CN103730160A

CN103730160A - 一种存储器及其读取方法、读取电路

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Publication number: CN103730160A
Application number: CN201410005972.XA
Authority: CN
Inventors: 张圣波; 杨光军; 肖军
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2014-01-07
Filing date: 2014-01-07
Publication date: 2014-04-16
Anticipated expiration: 2034-01-07
Also published as: US20150194193A1; CN103730160B

Abstract

本发明涉及一种存储器及其读取方法、一种存储器的读取电路。所述存储器包括存储阵列、行译码电路、用于根据读取操作的数据选择目标存储单元使用的源线的列译码电路及读取电路；所述读取电路包括：第一输入端，通过所述列译码电路与所述存储阵列中存储单元的源线相连，用于接入目标存储单元的读取电流；第二输入端，用于接入基准电流；比较节点，用于比较所述读取电流和参考电流以输出读取结果，所述参考电流与所述基准电流相关。本发明能够在低电压下驱动存储器以实现存储器的读取过程。

Description

一种存储器及其读取方法、读取电路

技术领域

本发明涉及半导体技术领域，特别涉及一种存储器及其读取方法、一种存储器的读取电路。

背景技术

存储器是数字集成电路中重要的组成部分，它更是构建基于微处理器的应用系统不可缺少的一部分。近年来，人们将各种存储器嵌入在处理器内部以提高处理器的集成度与工作效率，因此，存储器阵列及其外围电路的性能在很大程度上决定了整个系统的工作效率。

读取电路是存储器的外围电路的重要组成部分，读取电路通常被用来在对存储器的存储单元进行读操作时对存储单元位线(BL，Bit Line)上的微小信号进行采样变换并进行放大，从而确定存储单元内的存储信息。

读取电路的工作机制是通过将存储器的存储单元位线上的电流/电压与基准电流/电压比较而读取存储单元中的数据。更具体地说，读取电路在存储器中的作用主要体现在以下方面：

首先是放大作用，它将位线电流/电压与基准电流/电压的微小信号差放大为标准的逻辑“0”和“1”，然后输出；

其次，读取电路能够通过加快位线状态转换，补偿存储单元的扇出驱动能力，从而改善性能、提高速度；

读取电路还能够有效减小位线上的电压幅值，进而减小位线充放电功耗。

读取电路的工作分为两个阶段，一是预充电阶段，即对选中的存储单元的位线预充电，二是比较阶段，即将选中的存储单元的位线电流/电压与基准电流/电压比较。在预充电阶段中，将位线的电位提升至能够在存储单元中产生足够大小的位线电流的水平；而在比较阶段中，将位线电流/电压与基准电流/电压进行比较并输出标准逻辑电平，从而起到放大位线信号的作用，便于读取数据。

现有技术的存储器中，存储阵列的结构可参考图1，图1中示意了仅部分存储阵列：

存储单元100～115；

其中，存储单元100～103同行、存储单元104～107同行，存储单元108～111同行、存储单元112～115同行；

存储单元100、104、108、112同列、存储单元101、105、109、113同列、存储单元102、106、110、114同列、存储单元103、107、111、115同列。

字线WL0～WL3；

同行的存储单元共用一条字线。

位线BL0～BL3；

同列的存储单元共用一条位线。

源线SL0；

存储单元100～115共用源线SL0。

在存储器中，现有技术的一种读取电路的结构可参考图2，该读取电路包括：

比较单元200，包括正端201及负端202；

与所述比较单元200并联的预充电路203；

与所述比较单元200及预充电路203的并联端串联的钳位电路204；

与所述钳位电路204串联的列译码电路205；所述列译码电路205与存储单元相连，被选中的存储单元通过列译码电路205并经第一控制管M1和第二控制管M2与负端202连接；

行译码电路206，与存储单元相连；

基准单元207，用于产生基准电压Ref至正端201。

包括图1所示存储阵列及图2所示读取电路的存储器的读取过程为：

假设被选中存储单元为图1中的存储单元100，当读取电路处于预充电阶段，列译码电路205选择存储单元100的位线BL0，此时，存储单元100的源线SL0接地(或低电平)；存储器的行译码电路206把字线电压加载到字线WL0上。与此同时，预充电路203通过钳位电路204和列译码电路205，开始向位线BL0充电，直到位线BL0的位线电压达到预设的钳位电压值。

当读取电路预充电阶段结束，并进入比较阶段，第一控制管M1和第二控制管M2导通，使位线电压Mat导入比较单元200的负端202，位线电压Mat与比较单元200正端201接入的基准电压Ref进行比较，并在比较单元200的输出端输出比较结果Sout，比较结果Sout反映存储器中所存储的数据。

但上述存储器至少存在如下缺陷：

电源电压较大：如图2所示，电源电压VDD得在同时为一条串联支路上的存储单元100、第一控制管M1和第二控制管M2提供驱动电压，假设存储单元100源线电压和位线电压之间的压差为Vdr，第一控制管M1源漏压差为Vds1，第二控制管M2源漏压差为Vds2，则电源电压VDD至少得维持在(Vdr+Vds1+Vds2)以上；

读取过程包括预充电阶段，预充电阶段需要一定的充电时间，影响存储器的读取速率；并且，预充电阶段需要能耗；

存储器内的列译码电路控制端的驱动电压也较高，也需要能耗。

发明内容

本发明技术方案所解决的技术问题为：如何在低电压下驱动存储器，以实现读取过程。

为了解决上述技术问题，本发明技术方案提供了一种存储器，包括；

存储阵列；

行译码电路，用于在读取操作期间将字线电压加载到选中的字线上；

列译码电路，用于根据读取操作的数据选择目标存储单元使用的源线，所述目标存储单元使用被选中的字线；

读取电路，包括：

第一输入端，通过所述列译码电路与所述存储阵列中存储单元的源线相连，用于接入目标存储单元的读取电流；

第二输入端，用于接入基准电流；

比较节点，用于比较所述读取电流和参考电流以输出读取结果，所述参考电流与所述基准电流相关。

可选的，所述存储阵列包括：

按行和列排布的存储单元；

多条字线，同行的存储单元共用一条字线；

多条位线，同列的存储单元共用一条位线；

多条源线，同列的存储单元共用一条源线且在行上相邻的存储单元使用独立的源线。

可选的，所述存储阵列中的存储单元共用一条位线。

可选的，所述列译码电路包括第1至N个源漏串联的NMOS管；

其中，第1个NMOS管的漏极与对应存储单元的源线相连，第N个NMOS管的源极与所述第一输入端相连；

N为大于等于2的自然数。

可选的，所述读取电路还包括：

电流镜电路，包括由第一NMOS管和第二NMOS管构成的电流镜，所述第一NMOS管的漏极与所述第二输入端相连，所述第二NMOS管的漏极与所述第一输入端相连，所述第二NMOS管的漏极和第一输入端的联接点为所述比较节点；

比较放大器，包括：

正端，用于接入基准电压；

负端，与所述比较节点相连，用于接入比较节点上的比较电压，所述比较电压与流入至所述比较节点上的读取电流从比较节点流出的参考电流有关；

比较输出端，用于根据所述比较电压和基准电压输出所述读取结果。

为了解决上述技术问题，本发明技术方案还提供了一种存储器的读取电路，所述存储器包括存储阵列及其列译码电路，所述读取电路包括：

第一输入端，通过所述列译码电路与存储单元的源线相连，用于接入目标存储单元的读取电流；

第二输入端，用于接入基准电流；

可选的，上述读取电路还包括：

比较放大器，包括：

正端，用于接入基准电压；

为了解决上述技术问题，本发明技术方案还提供了一种存储器的读取方法，所述存储器上述存储器，该读取方法包括：

通过行译码电路加载字线电压至与目标存储单元连接的字线上；

加载位线电压至与所述目标存储单元连接的位线上；

通过列译码电路选择所述目标存储单元使用的源线以在第一输入端获得读取电流；

通过所述第二输入端接入基准电流；

通过所述比较节点获得读取结果。

可选的，所述位线电压为0.9V～1.1V。

本发明技术方案的有益效果至少包括：

不同于现有技术中存储器通过目标存储单元的位线获取目标存储单元的读取电压/电流，本发明技术方案的存储器通过源线获取读取电压/电流，使存储器的电源电压直接加载在目标存储单元的位线上，大大减小了存储器读取操作所需的电源电压(位线电压)。

本发明技术方案的列译码电路也不同于现有技术，列译码电路并非通过选中位线以选择存储单元，而是与存储单元的源线连接，通过对存储单元的源线提供低电平(接地电平)，以选择存储单元；本发明技术方案的列译码电路进一步是由若干NMOS管形成的，由于NMOS管的源极接低电平(接地电平)，因而所述NMOS管的控制端属低电平驱动，能够节省能耗。

由于仅需直接对存储单元的位线加载位线电压，本发明技术方案的读取电路不包括预充电路，因而在读取过程中省去了预充电阶段，大大提高了存储器的读取速率，也进一步节省了能耗。

附图说明

图1为现有技术存储器存储阵列的结构示意图；

图2为现有技术存储器读取电路的结构示意图；

图3为本发明技术方案提供的一种存储器以及读出电路的结构示意图；

图4为本发明技术方案提供存储器中存储阵列的结构示意图。

具体实施方式

为了使本发明的目的、特征和效果能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其他方式来实施，因此本发明不受下面公开的具体实施例的限制。

正如背景技术部分所述，现有技术的存储器的读取电路对电源电压(VDD)的高电平驱动实际是有很大的依赖性的，继续参考图2：

当电源电压VDD减小，会使得箝位电压值减小，从而使得被选中存储单元的位线电压值减小，从而使得存储单元产生的电流减小，因而影响存储器的读取速度，并且可能无法获得准确的位线电压，导致无法读取；并且，因电源电压VDD减小，列译码电路205中的串联晶体管的控制端信号会进一步降低，导致存储器的读取速度变慢。况且，在实际应用中，列译码电路的多个晶体管阈值电压可能存在差异，在数据读取时，还会影响数据的读取精度。

但是，设计高速低功耗的读取电路是存储器体积缩小化的趋势，当存储器各电路及结构的特征尺寸不断减小，电源电压必然减小。现有技术的存储器在读取电路上是存在上述瓶颈的。

为了可以让存储器更好地适应较低的电源驱动电压，本实施例提供了另一种存储器，该存储器不同于现有技术，能够在小电源电压中进行快速读取。

如图3所示的一种存储器，包括：

存储阵列300；

行译码电路301，用于在读取操作期间将字线电压加载到选中的字线(wl0)上；所述字线电压为读取操作时被选中字线所需加载的电平。

列译码电路302，用于根据读取操作的数据选择目标存储单元(100)使用的源线(sl0)，目标存储单元(100)使用被选中的字线；

读取电路303，包括：

第一输入端330，通过列译码电路302与存储单元的源线相连，用于接入目标存储单元(100)的读取电流(也即源线电流Is)；

第二输入端331，用于接入基准电流Ir；

比较节点332，用于比较所述读取电流和参考电流I0以输出读取结果，所述参考电流I0与所述基准电流Ir相关。

这里，参考电流I0可以等于基准电流Ir，也可以与基准电流Ir呈比例或呈函数关系。

结合图4，存储阵列300的具体结构不同于图1所示的存储阵列：存储阵列300包括：

存储单元100～115；

图4中，存储单元100～103同行、存储单元104～107同行，存储单元108～111同行、存储单元112～115同行；存储单元100、104、108、112同列、存储单元101、105、109、113同列、存储单元102、106、110、114同列、存储单元103、107、111、115同列。

继续参考图4，存储阵列300还包括：

字线wl0～wl3；

同行的存储单元共用一条字线。

源线sl0～sl3；

同列的存储单元共用一条源线。

位线bl0；

存储单元100～115共用位线bl0。

从图4可知：对于存储器中按按行和列排布的存储单元阵列，本发明技术方案各存储单元是共漏的，本发明是直接对各存储单元的漏极提供电源电压或驱动电压的，在本实施例中，各存储单元是共用一条位线的；但对于现有技术已具备同列的存储单元共用一条位线的存储阵列结构来说，可以将各条位线并联接入同一电源电压以获得位线电压，因而，存储器内具有多条位线且同列的存储单元共用一条位线的这种存储阵列的结构也是落入本发明技术方案的保护范围内的。

从另一方面来说，同列的存储单元共用一条位线的这种连接结构当然包含了各存储单元共用一条位线的存储阵列的情况了。

因此，本发明技术方案所提供的存储阵列结构至少涵盖了如下两种：

第一种存储阵列：

按按行和列排布的存储单元；

多条字线，同行的存储单元共用一条字线；

多条位线，同列的存储单元共用一条位线且在行上相邻的存储单元使用独立的位线；

第二种存储阵列：

按按行和列排布的存储阵列；

多条字线，同行的存储单元共用一条字线；

一条位线，所述存储单元共用一条位线，也即同列的存储单元共用一条位线且在行上相邻的存储单元也使用同一条位线；

仍设目标存储单元为存储单元100，第一种存储阵列可进一步将所述位线并联，在读取操作时，直接对所述位线提供位线电压，使用行译码电路301将字线电压加载到选中的字线wl0上；使用列译码电路302选择存储单元100使用的源线sl0，并提供源线电压(接地电平或低电平)至源线sl0。此时，存储单元100被选中，并从源线输出源线电流Is，该电流即为读取电流。而对于第二种存储阵列，其存储单元是共用一条位线的，在读取操作时，只要对该位线直接提供位线电压即可，而选中存储单元100的过程则与上述过程类似。

继续参考图3，列译码电路302可以包括第1至N个源漏串联的NMOS管；

其中，第1个NMOS管的漏极与对应存储单元的源线相连，第N个NMOS管的源极与第一输入端330相连；N为大于等于2的自然数。在本实施例中，N取3。

需要说明的是，在其他实施例中，列译码电路302也可以仅包括一个NMOS管(未示出)，该NMOS管的漏极与对应存储单元的源线相连，其源极与第一输入端330相连。

继续参考图3，读取电路还包括：

电流镜电路333，包括由第一NMOS管N1和第二NMOS管N2构成的电流镜，第一NMOS管N1的漏极与第二输入端331相连，第二NMOS管N2的漏极与第一输入端330相连，第二NMOS管N2的漏极和第一输入端330的联接点为比较节点332。

从上述结构可知，第二NMOS管N2内漏极至源极电流即为上述参考电流I0，参考电流I0是第一NMOS管N1内漏极至源极电流的镜像电流，也即基准电流Ir的镜像电流，因而，在上述结构中，参考电流I0与基准电流Ir是呈比例的，该比例与第一NMOS管N1和第二NMOS管N2晶体管尺寸的比例相关。

比较节点332根据第一输入端330接入的源线电流Is和参考电流I0产生比较电流/电压，所述比较电流为(Is-I0)，所述比较电压(Vs)是根据比较节点332输入的源线电流Is和输出的参考电流I0决定的，即比较电压(Vs)与流入至比较节点332上的源线电流Is和从比较节点流出的参考电流I0有关。

事实上，存储器对被选中存储单元的读取结果可以与所述比较电流有关，也可与所述比较电压有关。

当被选中存储单元的读取结果与所述比较电流有关时，所述读取电路还可以包括反相放大器单元，所述反相放大器单元包括若干串联的反向放大器，以接入所述比较电流，用以增强放大该比较信号，以读取该数据。

当被选中存储单元的读取结果与所述比较电压有关时，继续参考图3，所述读取电路还可以包括比较放大器334，包括：

正端340，用于接入基准电压Vr；

负端341，与比较节点332相连，用于接入比较节点332上的比较电压Vs；

比较输出端342，用于根据比较电压Vs和基准电压Vr输出读取结果。

在本实施例的存储器中，整个读取过程不需要预充电阶段。当存储器进入读取操作，开启电源电压vdd，此时，直接加载位线电压(即电源电压vdd)至存储单元连接的位线上；与此同时，行译码电路301加载字线电压至目标存储单元连接的字线上，列译码电路302则选择目标单元连接的源线并使之接入低电平(接地电平)，以获得读取电流(源线电流)。

在上述过程实际是一个存储器的上电过程，由于不需要对位线进行预充电过程，而是直接对存储阵列的位线置电源电压vdd的电压值，能够大大提高存储器的读取速率。

另外，根据上述方案，还可以进一步比较现有技术和本发明技术方案存储器所需电源电压的大小：

参考图2，现有技术的存储器为了进行读取操作，所需提供的位线电压，即电源电压VDD必须满足：Vdr+Vds1+Vds2(具体可参考背景技术部分的内容)，假使第一控制管M1源漏压差Vds1为0.1V，第二控制管M2源漏压差Vds2为0.6V(可以包括此时第二控制管M2具有阈值电压0.4V和过驱动电压0.2V)，目标存储单元100源线电压和位线电压之间的压差Vdr为0.7V，可知：现有技术电源电压至少得保持在1.4V以上。

但参考图3，本发明技术方案的存储器则仅需提供满足存储单元100源线电压和位线电压之间的压差Vdr的电源电压vdd，即电源电压vdd仅需满足：Vdr，假使目标存储单元100源线电压和位线电压之间的压差Vdr仍为0.7V，可知，本发明技术方案存储器的电源电压仅需保持在0.7V以上便可。一般可取0.9V～1.1V，能够满足小电源电压的驱动条件。当然，对于本领域普通技术人员来说，可以理解的是，本发明技术方案的存储器也是可以在高电源电压下进行读取操作的。

基于本发明技术方案的存储器，本实施例还提供有一种适应上述存储器的读取电路，该读取电路包括：

第一输入端，通过存储器的列译码电路与存储单元的源线相连，用于接入目标存储单元的读取电流；

第二输入端，用于接入基准电流；

进一步的，该读取电路还包括：

电流镜电路，包括由第一NMOS管和第二NMOS管构成的电流镜，所述第一NMOS管的漏极与所述第二输入端相连，所述第二NMOS管的漏极与所述第一输入端相连，所述第二NMOS管的漏极和第一输入端的联接点为所述比较节点；以及，

比较放大器。

该比较放大器包括：

正端，用于接入基准电压；

基于本发明技术方案的存储器，本实施例还提供有一种存储器的读取方法，包括如下步骤：

步骤S100，通过存储器的行译码电路加载字线电压至与目标存储单元连接的字线上。

步骤S101，加载位线电压至与所述目标存储单元连接的位线上。

在本步骤中，所述位线电压即为存储器的电源电压，且具体可取0.9V～1.1V。可以理解的是，本申请存储器的读取方法中所加载的位线电压(电源电压)并不局限于0.9V～1.1V的低电平电压，对于高电平电压也同样适用。

步骤S102，通过列译码电路选择所述目标存储单元使用的源线以在第一输入端获得读取电流；

步骤S103，通过所述第二输入端接入基准电流；

步骤S104，通过所述比较节点获得读取结果。

需要说明的是，在本实施例的读取方法中，一般步骤S100～S102属于存储器的上电阶段，因而，步骤S100～S102之间并无特定的先后顺序；当然，一般可以考虑对存储器接入电源电压(即通电)时，执行步骤S101，而步骤S100和步骤S102是选择目标存储单元的过程。在对存储器各个存储单元进行读取过程时，步骤S101实际执行一次即可，而在对各个存储单元进行选取并读取时，步骤S100和步骤S102是反复执行的。

因此，本实施例存储器的读取方法也是和现有技术不同的：

现有技术的读取过程其实也包括对存储器上电(通电源电压)的过程，但还包括预充电阶段和比较阶段。在对存储器各个存储单元进行读取过程时，对存储器上电(通电源电压)的过程实际是执行一次的，但在对各个存储单元进行选取并读取数据时预充电阶段和比较阶段却是根据读取的目标存储单元的不同，而反复执行的。

本实施例存储器的读取过程，包括对存储器上电(通电源电压)的过程和比较阶段；从步骤S100～S104的读取过程可知，步骤S101实际执行一次即可，本实施例的读取过程不包括预充电阶段；在对各个存储单元进行选取并读取数据时，反复执行的只是选择存储单元的步骤(步骤S100和步骤S102)和比较步骤(步骤S103和步骤S104)。这不但节省能耗，也能进一步提高读取速率。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims

1.一种存储器，其特征在于，包括；

存储阵列；

读取电路，包括：

第二输入端，用于接入基准电流；

2.如权利要求1所述的存储器，其特征在于，所述存储阵列包括：

按行和列排布的存储单元；

多条字线，同行的存储单元共用一条字线；

多条位线，同列的存储单元共用一条位线；

3.如权利要求2所述的存储器，其特征在于，所述存储阵列中的存储单元共用一条位线。

4.如权利要求1所述的存储器，其特征在于，所述列译码电路包括第1至N个源漏串联的NMOS管；

N为大于等于2的自然数。

5.如权利要求1所述的存储器，其特征在于，所述读取电路还包括：

比较放大器，包括：

正端，用于接入基准电压；

6.一种存储器的读取电路，所述存储器包括存储阵列及其列译码电路，其特征在于，所述读取电路包括：

第二输入端，用于接入基准电流；

7.如权利要求6所述的存储器的读取电路，其特征在于，还包括：

比较放大器，包括：

正端，用于接入基准电压；

8.一种存储器的读取方法，所述存储器为权利要求1至5任一项所述的存储器，其特征在于，包括：

加载位线电压至与所述目标存储单元连接的位线上；

通过所述第二输入端接入基准电流；

通过所述比较节点获得读取结果。

9.如权利要求8所述的读取方法，其特征在于，所述位线电压为0.9V～1.1V。