CN103715260B - 横向扩散金属氧化物半导体晶体管及其制造方法 - Google Patents

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Abstract

本发明公开了一种横向扩散金属氧化物半导体（LDMOS）晶体管及其制造方法。LDMOS晶体管包括：第一导电类型的第一阱；形成于第一阱内的第二导电类型的源极；形成于第一阱内并与源极分开的第二导电类型的漂移区；形成于漂移区内的第二导电类型的漏极；及形成于漂移区内并与漏极分开的第二导电类型的集中器，集中器至源极的第一距离小于漏极至源极的第二距离。本发明的LDMOS晶体管及其制造方法提升了LDMOS晶体管的ESD性能，延长了LDMOS晶体管的使用寿命。

Description

横向扩散金属氧化物半导体晶体管及其制造方法
技术领域
本发明涉及金属氧化物半导体晶体管领域，尤其涉及一种具有改进静电释放性能的横向扩散金属氧化物半导体晶体管及其制造方法。
背景技术
静电释放（ElectrostaticDischarge，ESD）是因接触、短路或介质击穿而引起的物体间突然的电流。集成电路由半导体材料（例如：硅）和绝缘材料（例如：二氧化硅）制成，当这些材料遇到由ESD现象引起的高电压时，将会受到永久性的损害。集成电路技术中的横向扩散金属氧化物半导体（LaterallyDiffusedMetal-Oxide-Semiconductor，LDMOS）晶体管被广泛用于功率放大器，以提供相对较高的输出功率。因此，相比例如砷化镓场效应晶体管（GalliumArsenideFieldEffectTransistor，GaAsFET）等其他设备，LDMOS晶体管具有较高的漏源击穿电压，如：60伏特以上。
图1A所示为现有技术中的LDMOS晶体管100的截面图。LDMOS晶体管100包括P型衬底110，衬底110中包括N型浅漂移区108。LDMOS晶体管100还包括衬底接触端102、源极104和漏极106，衬底接触端102是置于衬底110中的高掺杂的P型区，源极104是置于衬底110中的高掺杂的N型区，漏极106是置于浅漂移区108中的高掺杂的N型区，栅极124通过栅氧层120和厚氧化层122与晶体管的衬底110分开。其中，漏极106与浅漂移区108之间的边界为118，衬底110与浅漂移区108之间的边界为116。
当ESD脉冲（例如:在1微秒内达到1000伏特）加至漏极106时，例如，因意外的接触、短路或介质击穿，可能发生指示正反馈情况的反弹效应。更具体地说，如果ESD脉冲加至漏极106，衬底110中的第一区域耗尽（例如：空穴通过源极104流走），因此，负离子电荷出现在衬底110与浅漂移区108之间的边界116附近的第一区域（第一区域由图1A中的“-”表示）。此外，浅漂移区108中第二区域的电子耗尽（例如：电子通过漏极106流走），因此，正离子电荷出现在边界116附近的第二区域（第二区域由图1A中的“+”表示）。衬底110的第一区域和浅漂移区108的第二区域构成了LDMOS晶体管100中的耗尽区。负离子和正离子在耗尽区建立高电场。
图1B所示为LDMOS晶体管100的另一截面图120。晶体管100中的耗尽区包括边界116处的多个PN结。例如，区域A1和A2构成PN结A1-A2；区域B1和B2构成PN结B1-B2；区域C1和C2构成PN结C1-C2。一旦其中一个PN结的电场达到阈值（如：PN结电压达到击穿电压），该PN结被击穿，雪崩倍增效应被触发，从而产生了大量的电子空穴对。因此，从漏极106流至源极104的衬底电流急速增长，从而将源极104和衬底110之间的PN结正向偏置。源极108通过正向偏置的PN结持续向高电场区域提供电子，因此，构成正反馈状态（即反弹效应），期间衬底电流能够持续增长。此外，由于衬底110中出现大量空穴，衬底110的衬底电压升高，因而PN结的反向电压降低。
由于在制造过程中，衬底110或浅漂移区108的掺杂浓度分布不均匀，PN结A1-A2、B1-B2和C1-C2位于边界116不同深度的位置。举例来说，在衬底110中，P型区域A1的掺杂浓度可能高于区域B1的掺杂浓度，而区域B1的掺杂浓度可能高于区域C1的掺杂浓度。同理，在浅漂移区108中，N型区域A2的掺杂浓度可能高于区域B2的掺杂浓度，而区域B2的掺杂浓度可能高于区域C2的掺杂浓度。
图1C所示为LDMOS晶体管100中电场的示意图140。LDMOS晶体管100中某个指定位置的电场由该位置的掺杂浓度以及该位置与边界116之间的距离Xd决定。如图1C所示，直线142、144和146分别显示了具有掺杂浓度D142、D144和D146的区域的电场。其中，掺杂浓度D142高于掺杂浓度D144，掺杂浓度D144高于掺杂浓度D146。随着距离Xd增大，电场减小。XA2、XB2和XC2分别表示多个耗尽层边界至边界116的距离，在距离边界116为XA2、XB2和XC2的位置，电场分别降至零。举例来说，如图1A所示，由于点P1相比点P2更靠近边界116（此处假设点P1处和点P2处的掺杂浓度相等），所以点P1处的电场高于点P2处的电场。此外，对于具有相同距离Xd而不同掺杂浓度的不同位置，具有更低掺杂浓度的位置具有更高的电场。例如，如图1C中所示，对于相同距离Xd1，电场E146高于E144，电场E144高于E142。
PN结的击穿电压可根据电场对距离Xd的积分计算。换句话说，由轴Xd、轴E以及对应直线142、144或146围住的区域面积表示对应PN结的击穿电压。例如，由轴Xd、轴E和直线142围住的区域面积表示具有掺杂浓度D142的PN结的击穿电压V142；由轴Xd、轴E和直线144围住的区域面积表示具有掺杂浓度D144的PN结的击穿电压V144；由轴Xd、轴E和直线146围住的区域面积表示具有掺杂浓度D146的PN结的击穿电压V146。在图1C的例子中，电压V142小于电压V144，电压V144小于电压V146。因此，如图1B所示，PN结A1-A2的击穿电压VA1-A2小于PN结B1-B2的击穿电压VB1-B2，PN结B1-B2的击穿电压VB1-B2小于PN结C1-C2的击穿电压VC1-C2。
图1D所示为流过边界116处的PN结电流与PN结反向电压的关系曲线图160。曲线162、164和166分别表示流过PN结A1-A2、B1-B2和C1-C2的电流与PN结A1-A2、B1-B2和C1-C2反向电压的关系。以曲线162为例，当PN结A1-A2的反向电压从零伏特上升至击穿电压VA1-A2时，流过PN结A1-A2的电流缓慢地从零安培开始增大，一旦反向电压达到击穿电压VA1-A2，PN结A1-A2被击穿。此时，由于反弹效应，流过PN结A1-A2的电流迅速上升，同时PN结A1-A2的反向电压下降。PN结B1-B2和C1-C2的工作原理与PN结A1-A2相似，其各自的击穿电压为VB1-B2和VC1- C2。
然而，LDMOS晶体管100的ESD性能可能存在问题。如图1C的讨论，不同的PN结具有不同的击穿电压。因此，当ESD脉冲加至漏极106时，可能边界116处的一个PN结被击穿，而其他PN结没有被击穿。例如，当漏极106的电压上升至VA1-A2时，只有PN结A1-A2被击穿而产生迅速增大的电流。然而，此时，PN结B1-B2和PN结C1-C2只流过较小的电流。由于大部分的能量仅通过较小的区域A1和A2进行释放，PN结A1-A2中迅速上升的电流将会损坏区域A1和A2。因此，LDMOS晶体管100会被损坏，且LDMOS晶体管100的使用寿命会缩短。
发明内容
本发明要解决的技术问题在于提供一种横向扩散金属氧化物半导体（LDMOS）晶体管及其制造方法，可提升LDMOS晶体管的ESD性能，延长LDMOS的使用寿命。
为解决上述技术问题，本发明提供了一种LDMOS晶体管。LDMOS晶体管包括：
第一导电类型的第一阱；
形成于所述第一阱内的第二导电类型的源极；
形成于所述第一阱内并与所述源极分开的所述第二导电类型的漂移区；
形成于所述漂移区内的所述第二导电类型的漏极；及
形成于所述漂移区内并与所述漏极分开的所述第二导电类型的集中器，所述集中器至所述源极的第一距离小于所述漏极至所述源极的第二距离。
本发明还提供了一种制造LDMOS晶体管的方法。所述方法包括以下步骤：
在第一导电类型的第一阱内形成第二导电类型的源极；
在所述第一阱内形成所述第二导电类型的漂移区，所述漂移区与所述源极分开；
在所述漂移区内形成所述第二导电类型的漏极；及
在所述漂移区内形成所述第二导电类型的集中器，所述集中器与所述漏极分开，所述集中器至所述源极的第一距离小于所述漏极至所述源极的第二距离。
有利的是，采用本发明的LDMOS晶体管，如果ESD脉冲触发反弹效应，能量可以通过LDMOS晶体管中的多个PN结释放，由此，降低了流过单个PN结的击穿电流，从而保护LDMOS晶体管不被损坏，提升了LDMOS晶体管的ESD性能，延长了LDMOS晶体管的使用寿命。
附图说明
以下结合附图对本发明的一些实施例进行详细描述，可以进一步理解本发明的目的、具体结构特征和优点。
图1A所示为现有技术中的LDMOS晶体管的截面图；
图1B所示为现有技术中的LDMOS晶体管的另一截面图；
图1C所示为现有技术中的LDMOS晶体管中电场的示意图；
图1D所示为现有技术中的流过边界处的PN结电流与PN结反向电压的关系曲线图；
图2至图6B所示分别为根据本发明一个实施例的制造LDMOS晶体管各个阶段的截面图；
图7A所示为根据本发明一个实施例的用来形成源极、漏极和集中器的掩模示意图；
图7B和图7C所示为根据本发明一个实施例的图7A中的LDMOS晶体管的截面图；
图8A所示为根据本发明一个实施例的用来形成衬底接触端的掩模示意图；
图8B和图8C所示为根据本发明一个实施例的图8A中的LDMOS晶体管的截面图；
图9A所示为根据本发明一个实施例的LDMOS晶体管的截面图；
图9B所示为根据本发明一个实施例的图9A中LDMOS晶体管的版图；
图10所示为根据本发明一个实施例的LDMOS晶体管的第二截面图；
图11所示为根据本发明一个实施例的LDMOS晶体管的第三截面图；
图12所示为根据本发明一个实施例的LDMOS晶体管中的电场示意图；
图13所示为根据本发明一个实施例的LDMOS晶体管中流过边界处的PN结的电流与PN结反向电压的关系曲线图；
图14所示为根据本发明一个实施例的LDMOS晶体管的另一版图；
图15所示为根据本发明一个实施例的制造LDMOS晶体管的方法的流程示意图。
具体实施方式
以下将对本发明的实施例给出详细的参考。尽管本发明通过这些实施方式进行阐述和说明，但需要注意的是本发明并不仅仅只局限于这些实施方式。相反，本发明涵盖所附权利要求所定义的发明精神和发明范围内的所有替代物、变体和等同物。
另外，为了更好的说明本发明，在下文的具体实施方式中给出了众多的具体细节。本领域技术人员将理解，没有这些具体细节，本发明同样可以实施。在另外一些实例中，对于大家熟知的方法、流程、部件和电路未作详细描述，以便于凸显本发明的主旨。
图2至图8C显示了根据本发明一个实施例的制造LDMOS晶体管的（例如：图9A中的LDMOS晶体管900）各个生产阶段及掩模示意图。图2至图8C中标号相同的部件具有类似的功能。本领域技术人员可以理解的是，制造LDMOS晶体管的方法可通过其他步骤或技术实现，并不限于图2至图8C所示的实施例。
图2所示为根据本发明一个实施例的制造LDMOS晶体管初始阶段的晶体管体截面图200。图2显示了如何制造第二导电类型的埋层和第一导电类型的第一阱（例如，在衬底202上形成埋层204和阱206）。衬底202和阱206具有第一导电类型，埋层204具有第二导电类型。在以下描述中，P型被描述为第一导电类型，N型被描述为第二导电类型。然而，本发明并不限制于此，在另一个实施例中，第一导电类型可为N型，第二导电类型可为P型。
衬底202是例如硅、二氧化硅、氧化铝、蓝宝石、锗、砷化镓、硅合金或锗合金的材料的薄切片。为形成埋层204，首先在衬底202上淀积氧化层（图2未示出），接着在氧化层上淀积氮化层（图2未示出）。在一个实施例中，氮化层通过掩模来定义图形并刻蚀，从而曝光衬底202表面的指定区域，N型掺杂（例如：磷）被注入至衬底202的曝光区域，并使用推进机制将注入的N型掺杂扩散至期望深度，以形成埋层204。之后，去除氧化层和氮化层，如：通过刻蚀的方法。接着，可通过外延生长的方式在埋层204上方形成P型阱206。在一个实施例中，衬底202的掺杂浓度大约为2E15cm-3，埋层204的掺杂浓度大约为1E18cm-3，阱206的掺杂浓度大约为2E16cm-3。
图3所示为根据本发明一个实施例的制造LDMOS晶体管在图2所示的阶段后一个阶段的晶体管体截面图300。图3显示了如何制造第二导电类型的第二阱（例如阱306）。
在一个实施例中，首先在阱206上淀积氧化层302，接着在氧化层302上淀积光刻胶层304，并通过掩模来刻蚀光刻胶层304，以曝光阱206表面的区域310。N型掺杂（例如：磷）通过曝光区域310被注入至阱206，以形成N型深阱306。然后，使用推进机制扩散N型掺杂，使得N型深阱306的底部边界达到埋层204的边界，N型深阱306与P型阱206之间的边界308与曝光区域310的边缘对齐。因此，埋层204和N型深阱306将P型阱206和其他P型区域分开。阱306形成后，通过刻蚀去除光刻胶层304。在一个实施例中，阱306的掺杂浓度大约为3E16cm-3。
图4所示为根据本发明一个实施例的制造LDMOS晶体管在图3所示的阶段后一个阶段的晶体管体截面图400。图4显示了如何制造第二导电类型的漂移区（例如浅漂移区406）。
更具体地说，首先在氧化层302上淀积光刻胶层404。光刻胶层404根据掩模定义图形并刻蚀，以曝光区域410。N型掺杂（例如：磷）通过曝光区域410被注入阱306和阱206。接着使用推进机制将N型掺杂扩散至浅于阱306的深度。因此，阱306上形成了浅漂移区406，而N型浅漂移区406与P型阱206之间的边界408与曝光区域410的边缘对齐。浅漂移区406形成之后，通过刻蚀去除光刻胶层404。在一个实施例中，浅漂移区406的掺杂浓度大约为6E16cm-3。
图5A和图5B所示分别为根据本发明一个实施例的制造LDMOS晶体管在图4所示的阶段后一个阶段的晶体管体截面图500和520。图5A和图5B显示了如何制造厚氧化层（例如厚氧化层508）。
如图5A所示，首先在氧化层302上淀积氮化层504，接着在氮化层504上淀积光刻胶层，并根据另一掩模对光刻胶层进行图形定义和刻蚀，以曝光氮化层504表面上方的区域510。因此，光刻胶层中区域506a和506b的部分被留下，且区域506a和506b与曝光区域510的边缘对齐。接着，氮化层504中位于曝光区域510下方的部分根据剩余光刻胶层中区域506a和506b的掩模被刻蚀。然后，去除光刻胶层中区域506a和506b。如图5B所示，通过局部硅氧化（LocalOxidationofSilicon，LOCOS）的方法在曝光区域510生长厚氧化层508。厚氧化层508形成后，通过刻蚀去除氮化层504和氧化层302的剩余部分。
图6A和图6B所示分别为根据本发明一个实施例的制造LDMOS晶体管在图5A和图5B所示的阶段后一个阶段的晶体管体截面图600和620。图6A和图6B显示了如何制造栅极（例如栅极604）。
在一个实施例中，首先在LDMOS晶体管体上生长新的氧化层602。例如，氧化层602覆盖阱206、厚氧化层508和浅漂移区406的表面。接着，如图6A所示，在氧化层602上淀积栅极604。在一个实施例中，栅极604包括例如二氧化硅或氮的电介质层以及例如多晶硅或其他金属材料的导电层。然后，在栅极604上淀积光刻胶层606，并根据掩模对光刻胶层606进行图形定义并刻蚀，以曝光栅极604中区域604a和604b的部分。如图6B所示，栅极604中区域604a和604b的部分被刻蚀。栅极604形成后，去除光刻胶层606。
图7A至7C显示了根据本发明一个实施例的制造LDMOS晶体管在图6A和图6B所示的阶段后如何制造第二导电类型的源极（例如源极702）、第二导电类型的漏极（例如漏极704）以及第二导电类型的集中器（例如集中器706）。图7A显示了用来形成源极702、漏极704以及集中器706的掩模的示意图700，图7B显示了LDMOS晶体管沿图7A中的虚线A-A’的截面图720，图7C显示了LDMOS晶体管沿图7A中的虚线B-B’的截面图740。
在一个实施例中，首先在氧化层602、栅极604、厚氧化层508上淀积氧化层和光刻胶层（图7A-7C未示出），并根据掩模700定义图形并刻蚀。由此，晶体管中对应掩模700中的区域710被挡住，晶体管的剩余区域被曝光。N型掺杂（例如：磷）被注入至晶体管的曝光区域，以制造高掺杂的N型源极702、高掺杂的N型漏极704以及高掺杂的N型集中器706。
如图7A所示，漏极704包括一对漏极区域704a和704b。漏极区域704a和704b关于中线B-B’基本对称。此外，在一个实施例中，集中器706为N型且与漏极区域704a和704b分开的岛区域。在另一个实施例中，集中器706包括多个N型各自分开的岛区域。集中器706至源极702的距离L1小于漏极（包括漏极区域704a和704b）至源极702的距离L2。此外，集中器706与漏极区域704a和704b之间存在沟道，从而形成一对窗708a和708b。
如图7B和图7C所示，源极702被淀积在阱206内，漏极704和集中器706被淀积在浅漂移区406内。其中，漏极704的边界为712。在一个实施例中，源极702、漏极704和集中器706的掺杂浓度都大致为3E20cm-3，此掺杂浓度高于浅漂移区406的掺杂浓度。在一个实施例中，阱306的边界308至集中器706的边界714的水平距离L3小于浅漂移区406的边界408至边界714的水平距离L4。当源极702、漏极704和集中器706形成后，去除光刻胶层。
图8A至8C显示了根据本发明一个实施例的制造LDMOS晶体管在图7A至图7C所示的阶段后如何制造衬底接触端802。图8A显示了用来形成衬底接触端802的掩模800的示意图，图8B显示了LDMOS晶体管沿图8A中的虚线C-C’的截面图820，图8C显示了LDMOS晶体管沿图8A中的虚线D-D’的截面图840。
在一个实施例中，首先在氧化层上淀积光刻胶层（图8A-8C未示出），并根据掩模800定义图形并刻蚀。由此，晶体管中对应掩模800中的区域810被挡住，晶体管的剩余区域（例如区域802a和802b）被曝光。P型掺杂（例如：硼）被注入至晶体管的曝光区域，以形成高掺杂的P型衬底接触端802。如图8B和图8C的实施例所示，衬底接触端802被淀积在阱206内，且包括一对衬底接触区域802a和802b。在一个实施例中，衬底接触区域802a和802b关于中线D-D’基本对称。在一个实施例中，衬底接触端802的掺杂浓度大致为1E20cm-3。当衬底接触区域802a和802b形成后，去除光刻胶层和氧化层。
图9A所示为根据本发明一个实施例的LDMOS晶体管900的截面图。LDMOS晶体管900可根据图2至图8C所示的方法制造。图9B所示为根据本发明一个实施例的LDMOS晶体管900的版图920。图9A和图9B与图2至图8C中标号相同的部件具有类似的功能。图9A和图9B将结合图2至图8C进行描述。
在一个实施例中，LDMOS晶体管900包括P型衬底202、N型埋层204、P型阱206、N型深阱306、N型浅漂移区406、厚氧化层508、栅极604、N型源极702、N型漏极704以及N型集中器706。源极702位于阱206内，浅漂移区406位于阱206内且与源极702分开，漏极704和集中器706位于浅漂移区406内。在一个实施例中，集中器706包括N型岛区域，且N型岛区域与浅漂移区406内其他N型区域分开（例如集中器706与漏极704分开），集中器706至源极702的距离L1小于漏极704至源极702的距离L2。
阱306位于阱206内，且低于浅漂移区406。阱306的边界902延伸至埋层204，使得埋层204和阱306将阱206和其他P型区域分开。在一个实施例，阱306的边界308至集中器706的边界714的水平距离L3小于浅漂移区406的边界408至集中器706的边界714的水平距离L4。
如图9B所示，漏极704包括一对漏极区域704a和704b。集中器706位于漏极区域704a和704b之间。如图13将要描述的，浅漂移区406内位于集中器706与漏极704之间的一个或多个窗708a与708b构成了耦合于集中器706和漏极704间的电阻。其中，边界910与边界912为窗708a的边界，边界918与边界920为窗708b的边界，同时边界912、边界914、边界714、边界916及边界918均为集中器706的边界，从而形成了集中器706的岛区域。
图10所示为根据本发明一个实施例的LDMOS晶体管（例如：图9A中的LDMOS晶体管900）的第二截面图。图10与图9A中标号相同的部件具有类似的功能。图10将结合图9A进行描述。在图10的例子中，ESD脉冲VPULSE被加至漏极704。
在一个实施例中，当ESD脉冲加至漏极区域704a和704b时，P型阱206与N型浅漂移区406形成的PN结（例如：沿边界408的PN结）被反向偏置。同样地，P型阱206与N型阱306形成的PN结（例如：沿边界308的PN结）也被反向偏置。因此，阱206内的空穴、浅漂移区406内的电子以及阱306内的电子都被耗尽。如图10所示，负离子电荷（如图10中的“-”表示）出现在阱206内靠近边界408和边界308的第一区域，正离子电荷（如图10中的“+”表示）出现在浅漂移区406内靠近边界408的第二区域以及阱306内靠近边界308的第三区域。因此，正离子电荷和负离子电荷构成了边界408和边界308附近的耗尽区（例如：耗尽区包括第一区域、第二区域以及第三区域）。正离子电荷和负离子电荷在耗尽区内建立高电场。
正如图9A所描述的，集中器706至源极702的距离L1小于漏极704至源极702的距离L2。因此，浅漂移区406内的耗尽区（例如：第三区域）无法延伸至超过集中器706的边界714所在的平面。换句话说，不管掺杂浓度是否均匀分布，浅漂移区406内各深度的耗尽区都终止于边界714所在的平面。
图11所示为根据本发明一个实施例的LDMOS晶体管（例如：图9A中的LDMOS晶体管900）的第三截面图。图11将结合图9A和图10进行描述。
在图11的实施例中，区域D1-D2、E1-E2以及F1-F2形成边界408处的PN结，PN结D1-D2、E1-E2和F1-F2分别位于边界408不同深度的位置。举例来说，在阱206中，P型区域D1的掺杂浓度高于P型区域E1的掺杂浓度，而P型区域E1的掺杂浓度高于P型区域F1的掺杂浓度。类似地，在浅漂移区406中，N型区域D2的掺杂浓度高于N型区域E2的掺杂浓度，而N型区域E2的掺杂浓度高于N型区域F2的掺杂浓度。由于浅漂移区406内的区域D2、E2和F2都延伸至集中器706的边界714所在的平面，PN结D1-D2、E1-E2和F1-F2在浅漂移区406内的耗尽层宽度都被钳至基本相等的值XCLIPPED。
图12所示为根据本发明一个实施例的LDMOS晶体管（例如：图9A中的LDMOS晶体管900）的电场示意图1200。图12将结合图11进行描述。直线1202、1204和1206分别表示了区域D2、E2和F2内的电场。
如图12所示，区域D2、E2和F2的边界都被钳至XCLIPPED，而不是分别继续延伸至XD2、XE2和XF2。因此，PN结D1-D2、E1-E2和F1-F2的击穿电压可分别由轴Xd、轴E、竖线1208以及对应直线1202、1204或1206围住的梯形区域面积表示。与现有技术中的LDMOS晶体管100（例如，参考图1C）相比，不同PN结的击穿电压之间的差异减小。
图13所示为根据本发明一个实施例的LDMOS晶体管中流过边界408处的PN结的电流与PN结反向电压的关系曲线图1300。图13将结合图12进行描述。
在图13的实施例中，曲线1302、1304和1306分别表示流过PN结D1-D2、E1-E2和F1-F2的电流与PN结D1-D2、E1-E2和F1-F2反向电压的关系。以曲线1302为例，当PN结D1-D2的反向电压从零伏特上升至击穿电压VD1-D2时，流过PN结D1-D2的电流缓慢地从零安培开始增大。一旦反向电压达到击穿电压VD1-D2，PN结D1-D2被击穿。此时，由于反弹效应，流过PN结D1-D2的电流迅速上升。PN结E1-E2和F1-F2的工作原理与PN结D1-D2相似，其各自的击穿电压为VE1-E2和VF1-F2。
由于击穿电压VE1-E2和VF1-F2与VD1-D2的差异相对较小，当反向电压达到击穿电压VD1-D2后，反向电压稍许增大即可达到击穿电压VE1-E2和VF1-F2，此时PN结E1-E2和F1-F2也被击穿。因此，衬底电流也流过区域E1-E2和F1-F2。
有利的是，如果ESD脉冲触发反弹效应，能量可通过多个PN结释放。由此，降低了流过单个PN结的击穿电流，从而保护LDMOS晶体管900不被损坏。因此，提升了LDMOS晶体管900的ESD性能，延长了LDMOS晶体管900的使用寿命。
此外，窗708a构成了耦合于漏极区域704a和集中器706之间的电阻，以及窗708b构成了耦合于漏极区域704b和集中器706之间的电阻。当施加ESD脉冲时，衬底电流流过窗708a和708b，导致了电阻（窗708a和708b）上额外的电压降。因此，边界408处的反向电压增加，从而击穿更多的PN结。例如，尽管PN结E1-E2相对于PN结D1-D2具有更高的击穿电压，但由于窗708a和708b提高了PN结E1-E2的反向电压，PN结E1-E2也能够被击穿。由此，通过更多的PN结导通电流来释放能量，从而进一步提升LDMOS晶体管900的ESD性能。
此外，阱306为电子流提供了额外的电流通路，例如电流可依次流经漏极704、浅漂移区406、阱306、阱206和源极702。由于一些电子可流过阱306的边界308，边界408处的电流密度被进一步降低。因此，进一步提升了LDMOS晶体管900的ESD性能，并延长了LDMOS晶体管900的使用寿命。
图14所示为根据本发明一个实施例的LDMOS晶体管（例如：图9A中的LDMOS晶体管900）的另一版图1400。图14与图9B中标号相同的部件具有类似的功能。在图14的例子中，LDMOS晶体管900包括位于漏极704前方的集中器1406，其工作原理与图9B中对应部件类似。在一个实施例中，集中器1406和漏极704之间形成了窗1408。在一个实施例中，集中器1406的掺杂浓度与集中器706的掺杂浓度相同。LDMOS晶体管900可具有其他的版图设计，并不限于图9B和图14所示的实施例。
图15所示为根据本发明一个实施例的制造LDMOS晶体管的方法的流程示意图1500。图15将结合图2至图9B进行描述。尽管图15公开了某些特定的步骤，但这些步骤仅仅作为示例，本发明同样适用于图15所示步骤的变形或其他步骤。具体地，本发明实施例包括如下步骤：
在步骤1502中，在第一导电类型的第一阱（例如，阱206）内形成第二导电类型的源极（例如，源极702）。
在步骤1504中，在第一阱内形成第二导电类型的漂移区（例如，浅漂移区406），漂移区与源极分开。
在步骤1506中，在漂移区内形成第二导电类型的漏极（例如，漏极704）。
在步骤1508中，在漂移区内形成第二导电类型的集中器（例如，集中器706），且集中器与漏极分开，集中器至源极的第一距离小于漏极至源极的第二距离。在一个实施例中，漏极包括两个漏极区域（例如漏极区域704a和704b）。集中器形成于两个漏极区域之间。在一个实施例中，集中器为第二导电类型的岛区域。在另一个实施例中，集中器包括多个第二导电类型的各自分开的岛区域。在一个实施例中，在漂移区内集中器和漏极之间形成窗，例如：窗708a和708b。窗构成耦合于集中器和漏极之间的电阻。在一个实施例中，在第一阱内低于漂移区处形成第二导电类型的第二阱，例如：阱306。在一个实施例中，在第一阱和LDMOS晶体管的衬底（例如，衬底202）之间形成埋层，例如：埋层204。第二阱的边界延伸至埋层，使得埋层和第二阱将第一阱和第一导电类型的其他区域分开。在一个实施例中，第二阱的第一边界（例如，边界308）至集中器的第二边界（例如，边界714）的第一水平距离小于漂移区的第三边界（例如，边界408）至集中器的第二边界的第二水平距离。
如前所述，本发明的实施例公开了一种横向扩散金属氧化物半导体（LDMOS）晶体管及其制造方法。LDMOS晶体管包括：第一导电类型的第一阱；形成于第一阱内的第二导电类型的源极；形成于第一阱内并与源极分开的第二导电类型的漂移区；形成于漂移区内的第二导电类型的漏极；及形成于漂移区内并与漏极分开的第二导电类型的集中器。集中器至源极的第一距离小于漏极至源极的第二距离。有利的是，如果ESD脉冲触发反弹效应，能量通过LDMOS晶体管中的多个PN结释放。由此，降低了流过单个PN结的击穿电流，从而保护LDMOS晶体管不被损坏，提升了LDMOS晶体管的ESD性能，延长了LDMOS晶体管的使用寿命。
本领域技术人员应该理解，在此使用之措辞和表达都是用于说明而非限制，使用这些措辞和表达并不将在此图示和描述的特性之任何等同物（或部分等同物）排除在发明范围之外，在权利要求的范围内可能存在各种修改。其它的修改、变体和替换物也可能存在。因此，权利要求旨在涵盖所有此类等同物。

Claims (14)

1.一种横向扩散金属氧化物半导体晶体管，其特征在于，所述晶体管包括：
第一导电类型的第一阱；
形成于所述第一阱内的第二导电类型的源极；
形成于所述第一阱内并与所述源极分开的所述第二导电类型的漂移区；
形成于所述漂移区内的所述第二导电类型的漏极；及
形成于所述漂移区内并与所述漏极分开的所述第二导电类型的集中器，所述集中器至所述源极的第一距离小于所述漏极至所述源极的第二距离，所述集中器包括多个所述第二导电类型的各自分开的岛区域。
2.根据权利要求1所述的横向扩散金属氧化物半导体晶体管，其特征在于，所述晶体管还包括：
形成于所述漂移区内并位于所述集中器和所述漏极之间的窗，所述窗构成耦合于所述集中器和所述漏极之间的电阻。
3.根据权利要求1所述的横向扩散金属氧化物半导体晶体管，其特征在于，所述漏极包括两个漏极区域，所述集中器形成于所述两个漏极区域之间。
4.根据权利要求1所述的横向扩散金属氧化物半导体晶体管，其特征在于，所述集中器的掺杂浓度大于所述漂移区的掺杂浓度。
5.根据权利要求1所述的横向扩散金属氧化物半导体晶体管，其特征在于，所述晶体管还包括：
形成于所述第一阱内并低于所述漂移区的所述第二导电类型的第二阱。
6.根据权利要求5所述的横向扩散金属氧化物半导体晶体管，其特征在于，所述晶体管还包括：
形成于所述第一阱和所述横向扩散金属氧化物半导体晶体管的衬底之间的所述第二导电类型的埋层，所述第二阱的边界延伸至所述埋层，所述埋层和所述第二阱将所述第一阱和所述第一导电类型的其他区域分开。
7.根据权利要求5所述的横向扩散金属氧化物半导体晶体管，其特征在于，所述第二阱的第一边界至所述集中器的第二边界的第一水平距离小于所述漂移区的第三边界至所述第二边界的第二水平距离。
8.根据权利要求5所述的横向扩散金属氧化物半导体晶体管，其特征在于，所述第二阱的掺杂浓度低于所述漂移区的掺杂浓度。
9.一种制造横向扩散金属氧化物半导体晶体管的方法，其特征在于，所述方法包括以下步骤：
在第一导电类型的第一阱内形成第二导电类型的源极；
在所述第一阱内形成所述第二导电类型的漂移区，所述漂移区与所述源极分开；
在所述漂移区内形成所述第二导电类型的漏极；及
在所述漂移区内形成所述第二导电类型的集中器，所述集中器与所述漏极分开，所述集中器至所述源极的第一距离小于所述漏极至所述源极的第二距离，所述集中器包括多个所述第二导电类型的各自分开的岛区域。
10.根据权利要求9所述的制造横向扩散金属氧化物半导体晶体管的方法，其特征在于，所述方法还包括以下步骤：在所述第一阱内低于所述漂移区处形成所述第二导电类型的第二阱。
11.根据权利要求10所述的制造横向扩散金属氧化物半导体晶体管的方法，其特征在于，所述方法还包括以下步骤：
在所述横向扩散金属氧化物半导体晶体管的衬底上方形成所述第二导电类型的埋层；以及
在所述埋层上方形成所述第一阱；
其中，所述第二阱的边界延伸至所述埋层，所述埋层和所述第二阱将所述第一阱和所述第一导电类型的其他区域分开。
12.根据权利要求10所述的制造横向扩散金属氧化物半导体晶体管的方法，其特征在于，所述第二阱的第一边界至所述集中器的第二边界的第一水平距离小于所述漂移区的第三边界至所述第二边界的第二水平距离。
13.根据权利要求9所述的制造横向扩散金属氧化物半导体晶体管的方法，其特征在于，所述方法还包括以下步骤：
在所述漂移区内所述集中器和所述漏极之间形成窗，所述窗构成耦合于所述集中器和所述漏极之间的电阻。
14.根据权利要求9所述的制造横向扩散金属氧化物半导体晶体管的方法，其特征在于，所述漏极包括两个漏极区域，所述集中器形成于所述两个漏极区域之间。
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