CN103582952B - 半导体器件和显示装置 - Google Patents

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Abstract

本发明的一个方式涉及的半导体器件具备：具有沟道区域（121）和接触区域（122、123）的半导体层（120A）；配置在与沟道区域（122、123）重叠的位置的所述第1导电层的图案（141）；形成在第2导电层和第3导电层的一方、并与第1导电层的图案（141）连接的栅极线（18）；形成在第2导电层和第3导电层的另一方、并与接触区域（122、123）连接的所述源极线（17）。

Description

半导体器件和显示装置
技术领域
本发明涉及半导体器件，特别涉及形成有使多结晶硅为活性层的薄膜晶体管的半导体器件。
背景技术
近年来，对液晶显示器、利用有机材料的电致发光（EL：ElectroLuminescence）的有机EL显示器所代表的平板显示器，要求大型化、高精细化、显示频率的高速化的进一步的高功能化。
特别是，急待开发作为有源矩阵方式的显示装置的驱动电路具有优良特性的薄膜晶体管（TFT：ThinFilmTransistor）。在薄膜晶体管要求高电流驱动能力时，对活性层使用结晶化的半导体薄膜的薄膜晶体管已得到实用化，特别是具有通过准分子激光器等的激光照射而结晶化的半导体层的顶栅构造的低温多晶硅TFT，作为不仅具有高电流能力、还通过自整合工艺和LDD构造而兼顾高导通/截止电流比和非常小的寄生电容的设备被广泛利用。
现有技术文献
专利文献1：日本特开2003-338509号公报
发明内容
发明要解决的问题
对于顶栅TFT的制造方法，公开了以下内容（例如，专利文献1）。
在专利文献1中，首先，在基板将非晶硅薄膜形成为例如40～50nm左右的膜厚，进行脱氢退火。然后，在通过由准分子激光器等的激光照射进行的退火工序使之结晶化后，图案形成为预定的形状而成为TFT的活性层。
接着，在活性层上形成SiO2膜等绝缘膜来形成栅极绝缘膜，在活性层上隔着栅极绝缘膜形成由Cr、W、Mo等金属或它们的复合材料形成的栅电极层（以下称为栅极层）。然后，在栅极层上选择性地残留光致抗蚀剂，将栅极层形成为预定的形状而成为栅电极。
接着，以栅电极上的抗蚀剂作为掩模，穿过栅极绝缘膜向活性层导入高浓度的杂质离子，形成源极区域和漏极区域。栅电极的下方的区域由于栅电极上的抗蚀剂而被遮掩，因此形成没有注入杂质离子的沟道区域。
进而，在除去了栅电极上的抗蚀剂之后，以栅电极作为掩模，将低浓度的杂质离子越过栅极绝缘膜注入到露出的活性层中。由此，在活性层的形成于栅电极正下方的沟道区域和注入了高浓度的杂质离子而形成的源极区域及漏极区域之间，形成注入了低浓度的杂质离子的区域（LDD）。
在高浓度的杂质离子及低浓度的杂质离子的注入结束之后，再次通过准分子激光器和/或基板加热处理对活性层进行加热，由此使所注入的杂质活性化。
然后，在整个面形成SiNx及SiO2膜并形成了层间绝缘膜之后，为了使TFT特性稳定，通过加热处理将SiNx层的氢供给到活性层，将通过激光退火而结晶化的活性层的缺陷能级用氢封端。
然后，在源极区域及漏极区域的上方的栅极绝缘膜和层间绝缘膜开有接触孔，在开口部上分别图案形成由Al等金属材料形成的源极·漏极层（以下SD层），并与源极区域及漏极区域连接，由此成为源电极及漏电极。
如此，栅极层的材料必须具有对栅电极形成后的基板加热工序不会发生变形或变质的高耐热性。然而，作为一般的电极材料使用的金属，存在耐热性越高则导电性就越低的倾向。因此，在作为栅电极的材料使用耐热性高的材料、且在与栅电极同层由相同的金属材料形成栅极布线的情况下，栅极布线的布线电阻就会变高。高的布线电阻成为因布线时间常数增大导致信号延迟、因电压下降导致显示器光斑的原因。即，若面板面积大型化而驱动频率增大化，则布线电阻的影响增大。
另外，在将像素内的电压保持电容形成在栅极层、层间绝缘膜和SD层的情况下，为了防止串扰（crosstalk）并使1帧内的辉度稳定，优选电容值大。也就是说，需要提高栅极层上的层间绝缘膜的介电常数或者减小膜厚来增大每单位面积的电容值。
另一方面，例如在将栅极布线形成在栅极层并将源极布线形成在SD层的情况下，由栅极布线与源极布线的交叉部形成的布线寄生电容，与像素内的电压保持电容同样也形成在栅极层、层间绝缘膜和SD层，从减小布线时间常数的观点出发，优选电容值小。
即，在为了较大地保持像素内的保持电容而增大了栅极层上的层间绝缘膜的每单位面积的电容值的情况下，为了使面板工作而将布线时间常数设为规定值以下，需要降低控制线的电阻。然而，如上述的TFT制造工序的说明，特别是栅电极要求具有高耐热性，在栅极层形成的控制线成为电阻高的布线，越是要较大地保持像素内的保持电容，布线时间常数就会越大。
本发明是为了解决上述问题而完成的，其目的在于提供一种由分别适于栅电极和栅极布线的特性的材料形成并降低了栅极布线与源极布线之间的寄生电容的半导体器件。
用于解决问题的手段
本发明的一个方式涉及的半导体器件，具有：基板；半导体层，其形成于所述基板上，第1绝缘层，其形成于所述半导体层上；第1导电层，其形成于所述第1绝缘层上；第2绝缘层，其形成于所述第1导电层上；第2导电层，其形成于所述第2绝缘层上；第3绝缘层，其形成于所述第2导电层上；第3导电层，其形成于所述第3绝缘层上；栅极线；源极线，其配置成与所述栅极线交叉。所述半导体层至少具有沟道区域和接触区域。所述第1绝缘层在与所述接触区域重叠的位置具有第1接触孔，所述第1接触孔将所述第2导电层的图案或所述第3导电层的图案与所述半导体层的接触区域连接。所述第1导电层的图案配置在至少与所述沟道区域重叠的位置。所述第2绝缘层具有：第2接触孔，其形成为与所述第1接触孔连通，将所述第2导电层的图案或所述第3导电层的图案与所述半导体层的接触区域连接；和第3接触孔，其形成在与所述第1导电层的图案重叠的位置，将所述第2导电层的图案或所述第3导电层的图案与所述第1导电层的图案连接。所述第3绝缘层具有第4接触孔。所述栅极线形成在所述第2导电层和所述第3导电层的一方，至少穿过所述第3接触孔与所述第1导电层的图案连接。所述源极线形成在所述第2导电层和所述第3导电层的另一方，穿过所述第1接触孔～所述4接触孔的任一方与所述接触区域连接。
发明的效果
根据本发明，能够获得由分别适于第1导电层的图案和栅极布线的特性的材料形成并降低了栅极布线与源极布线之间的寄生电容的半导体器件。
附图说明
图1是实施方式1涉及的有机EL显示装置的局部剖切立体图。
图2是表示实施方式1涉及的像素电路的电路结构的图。
图3是实施方式1涉及的半导体器件的俯视图。
图4是从箭头方向观察图3的线段IV的剖面得到的图。
图5A是从箭头方向观察图3的线段V的剖面得到的图。
图5B是从图5A中省略了第2中继电极的示例图。
图5C是从图5B中省略了源电极的示例图。
图6A是实施方式1涉及的薄膜半导体器件的制造方法的基板准备工序中的与图4对应的剖面图。
图6B是实施方式1涉及的薄膜半导体器件的制造方法的半导体层形成工序中的与图4对应的剖面图。
图6C是实施方式1涉及的薄膜半导体器件的制造方法的栅极绝缘膜/栅电极形成工序中的与图4对应的剖面图。
图6D是实施方式1涉及的薄膜半导体器件的制造方法的沟道区域/接触区域形成工序中的与图4对应的剖面图。
图6E是实施方式1涉及的薄膜半导体器件的制造方法的第2绝缘层形成工序中的与图4对应的剖面图。
图6F是实施方式1涉及的薄膜半导体器件的制造方法的源电极/漏电极形成工序中的与图4对应的剖面图。
图6G是实施方式1涉及的薄膜半导体器件的制造方法的第3绝缘层形成工序中的与图4对应的剖面图。
图6H是实施方式1涉及的薄膜半导体器件的制造方法的中继电极形成工序中的与图4对应的剖面图。
图7A是实施方式1涉及的薄膜半导体器件的制造方法的基板准备工序中的与图5A对应的剖面图。
图7B是实施方式1涉及的薄膜半导体器件的制造方法的半导体层形成工序中的与图5A对应的剖面图。
图7C是实施方式1涉及的薄膜半导体器件的制造方法的栅极绝缘膜/栅电极形成工序中的与图5A对应的剖面图。
图7D是实施方式1涉及的薄膜半导体器件的制造方法的沟道区域/接触区域形成工序中的与图5A对应的剖面图。
图7E是实施方式1涉及的薄膜半导体器件的制造方法的第2绝缘层形成工序中的与图5A对应的剖面图。
图7F是实施方式1涉及的薄膜半导体器件的制造方法的源电极/漏电极/第2电容电极形成工序中的与图5A对应的剖面图。
图7G是实施方式1涉及的薄膜半导体器件的制造方法的第3绝缘层形成工序中的与图5A对应的剖面图。
图7H是实施方式1涉及的薄膜半导体器件的制造方法的中继电极形成工序中的与图5A对应的剖面图。
图7I是实施方式1涉及的薄膜半导体器件的制造方法的第4绝缘层形成工序中的与图5A对应的剖面图。
图7J是实施方式1涉及的薄膜半导体器件的制造方法的阳极形成工序中的与图5A对应的剖面图。
图8是实施方式1的变形例1涉及的半导体器件的与图4对应的剖面图。
图9是实施方式1的变形例2涉及的半导体器件的与图8对应的剖面图。
图10是实施方式1的变形例3涉及的半导体器件的与图9对应的剖面图。
图11是实施方式1的变形例4涉及的半导体器件的与图5A对应的剖面图。
图12是实施方式1的变形例5涉及的半导体器件的与图5A对应的剖面图。
图13是实施方式1的变形例6涉及的半导体器件的与图3对应的俯视图。
图14是实施方式1的变形例7涉及的半导体器件的与图2对应的电路结构图。
图15是实施方式1的变形例7涉及的半导体器件的与图3对应的俯视图。
图16是实施方式1的变形例8涉及的半导体器件的与图15对应的俯视图。
图17是表示液晶显示装置的像素电路的电路结构的图。
图18是实施方式2涉及的半导体器件的俯视图。
图19是实施方式2的变形例1涉及的半导体器件的与图18对应的俯视图。
附图标记说明
10有机EL显示装置
11有源矩阵基板
12像素
13像素电路
14阳极
15有机EL层
16阴极
17、34源极布线
18、33栅极布线
19电源布线
20、35共用布线
21驱动晶体管
22开关晶体管
23、32电容器
31晶体管
100、100A、100B、100C、100D、100E、100F、100G、100H、200、200A半导体器件
110基板
120A、120B、220A半导体层
121、124沟道区域
122、123、125、126接触区域
130栅极绝缘膜
131、132、133、134、151、152、153、154、155、171、172、173、174、175、176、177、191、231、232、251、252、253、271、291接触孔
141、142、241栅电极
143高度调整层
150第2绝缘层
161、164、183、186、261源电极
162、163、184、185、262漏电极
165、265第2电容电极
166第3中继电极
170第3绝缘层
181第1中继电极
182第2中继电极
190第4绝缘层
242第1电容电极
具体实施方式
本发明的一个方式涉及的半导体器件，具有：基板；半导体层，其形成于所述基板上，第1绝缘层，其形成于所述半导体层上；第1导电层，其形成于所述第1绝缘层上；第2绝缘层，其形成于所述第1导电层上；第2导电层，其形成于所述第2绝缘层上；第3绝缘层，其形成于所述第2导电层上；第3导电层，其形成于所述第3绝缘层上；栅极线；源极线，其配置成与所述栅极线交叉。所述半导体层至少具有沟道区域和接触区域。所述第1绝缘层在与所述接触区域重叠的位置具有第1接触孔，所述第1接触孔，将所述第2导电层的图案或所述第3导电层的图案与所述半导体层的接触区域连接。所述第1导电层的图案配置在至少与所述沟道区域重叠的位置。所述第2绝缘层具有：第2接触孔，其形成为与所述第1接触孔连通，将所述第2导电层的图案或所述第3导电层的图案与所述半导体层的接触区域连接；和第3接触孔，其在与所述第1导电层的图案重叠的位置，将所述第2导电层的图案或所述第3导电层的图案与所述第1导电层的图案连接。所述第3绝缘层具有第4接触孔。所述栅极线形成在所述第2导电层和所述第3导电层的一方，至少穿过所述第3接触孔与所述第1导电层的图案连接。所述源极线形成在所述第2导电层和所述第3导电层的另一方，穿过所述第1接触孔～所述4接触孔的任一方与所述接触区域连接。
根据上述结构，能够将第1导电层的图案和形成在第2导电层或第3导电层的栅极布线由分别适合的材料来形成。例如，使沟道区域结晶化时暴露于高温的第1导电层的图案，只要使用耐热性高的金属来形成即可。另外，栅极布线只要由低电阻的金属来形成即可。
另外，通过将栅极布线形成在第2导电层和第3导电层的一方，并将源极布线形成在第2导电层和第3导电层的另一方，栅极布线和源极布线隔着第3绝缘层交叉。因为第3绝缘层能够比较自由地设定膜厚，所以能够降低在栅极布线与源极布线的交叉部所产生的寄生电容。
此外，在本实施方式中，“图案”是指通过对构成导电层的金属膜进行图案形成而得到的图案。例如，图案的典型例子例如是电极、布线等，但并不限定于此。另外，本说明书中的“重叠”是指从上下方向观察具有相互重叠的位置关系。
该半导体器件还具有电容部，所述电容部由在所述第1导电层形成的第1电容电极、在所述第2绝缘层的与所述第1电容电极重叠的位置形成的电介体、和在所述第2导电层的与所述电介体重叠的位置形成的第2电容电极构成。
如上述结构，通过将构成电容部的电极形成在第1导电层和第2导电层，能够形成MIM（Metal-Insulator-Metal：金属-绝缘体-金属）型的电容部。
另外，所述第2绝缘层的每单位面积的静电电容可以比所述第3绝缘层的每单位面积的静电电容大。
由此，能够以小面积形成大容量的电容部。
另外，所述栅极线与所述源极线交叉的区域可以由所述第3绝缘层绝缘。
另外，所述第3接触孔可以形成在与所述沟道区域重叠的位置。
另外，所述栅极线可以至少穿过第3接触孔与配置在与所述沟道区域重叠的位置的所述第1导电层的图案连接。
作为一例可以是：所述栅极线形成在所述第3导电层，所述源极线形成在所述第2导电层。
另外，所述第4接触孔可以形成为与所述第3接触孔连通。而且，所述第3导电层的图案可以穿过所述第3及第4接触孔与配置在与所述沟道区域重叠的位置的所述第1导电层的图案直接连接。
另外，所述第4接触孔可以形成在与所述第2导电层的图案重叠的位置。而且，所述第3导电层的图案可以经由所述第2导电层的图案与配置在与所述沟道区域重叠的位置的所述第1导电层的图案连接。
作为另一例可以是：所述栅极线形成在所述第2导电层，所述源极线形成在所述第3导电层。
另外，所述第3导电层的薄膜电阻（sheetresistance）可以比所述第2导电层的薄膜电阻小。
另外，所述第3导电层的厚度可以比所述第2导电层的厚度厚。
另外，所述栅极线可以形成在所述第3导电层。
该半导体器件还可以具有：第4绝缘层，其形成于所述第3导电层上；和第4导电层，其形成于所述第4绝缘层上。而且，所述第4绝缘层可以在至少与所述第3导电层的图案重叠的位置具有第5接触孔。
另外，所述第5接触孔可以形成为与所述第4接触孔连通。进而，所述第4接触孔可以形成为与所述第2接触孔连通。而且，所述第4导电层的图案可以穿过所述第1接触孔、所述第2接触孔、所述第4接触孔以及所述第5接触孔与所述半导体层的所述接触区域直接连接。
另外，所述第5接触孔可以形成在与所述第3导电层的图案重叠的位置。而且，所述第4导电层的图案可以穿过所述第5接触孔与所述第3导电层的图案直接连接。
另外，所述第4接触孔可以形成为与所述第2接触孔连通。而且，所述第4导电层的图案可以经由所述第3导电层的图案与所述半导体层的所述接触区域连接。
另外，所述第4接触孔可以形成在与所述第2导电层的图案重叠的位置。而且，所述第4导电层的图案可以经由所述第3导电层的图案与所述第2导电层的图案连接。
另外，所述第2接触孔可以形成为与所述第1接触孔连通。进而，所述第2导电层的图案可以形成在与所述第2接触孔重叠的位置。而且，所述第4导电层的图案可以经由所述第2导电层的图案和所述第3导电层的图案与所述半导体层的所述接触区域连接。
另外，所述第5接触孔可以形成为与所述第4接触孔连通。进而，所述第4接触孔可以形成在与所述第2导电层的图案重叠的位置。而且，所述第4导电层的图案可以穿过所述第4接触孔和所述第5接触孔与所述第2导电层的图案直接连接。
另外，所述第3接触孔可以形成在与所述第2导电层的图案重叠的位置。而且，所述第4导电层的图案可以经由所述第2导电层的图案与所述第1导电层的图案连接。
另外，所述第2接触孔可以形成为与所述第1接触孔连通。进而，所述第2导电层的图案可以形成在与所述第2接触孔重叠的位置。而且，所述第4导电层的图案可以经由所述第2导电层的图案与所述半导体层的所述接触区域连接。
另外，所述第1导电层或所述半导体层可以在与所述第4接触孔重叠的位置具有高度调整层。
另外，所述第1导电层或所述半导体层可以在与所述第5接触孔重叠的位置具有高度调整层。
进而，所述第2导电层可以在与所述第5接触孔重叠的位置具有高度调整层。
如上述结构，通过在与接触孔重叠的位置设置高度调整层，层叠在高度调整层上的绝缘层被选择性地顶高。其结果，接触孔的深度变浅，因此能够减小接触孔的开口面积。由此，根据上述结构，能够使发光层的面积增大。
另外，所述栅极线和与所述栅极线平行配置的线可以形成在所述第3导电层。而且，与所述源极线平行配置的线可以形成在第1导电层和第2导电层的一方。
另外，所述栅极线可以形成在第2导电层。进而，与所述栅极线平行配置的线可以形成在第1导电层和第2导电层的一方。而且，与所述源极线平行配置的线可以形成在所述第3导电层。
本发明的一个方式涉及的显示装置将多个像素呈矩阵状配置而构成。具体而言，显示装置具有：各自平行配置的多条栅极线、各自平行配置、并与所述栅极线交叉的多条源极线、和对在所述多条栅极线和所述多条源极线的每个交点形成的所述像素进行驱动的上述记载的多个半导体器件。
所述半导体器件还可以具有：第4绝缘层，其形成于所述第3导电层上；和第4导电层，其形成于所述第4绝缘层上。而且，所述第4导电层的图案可以按每个所述像素孤立配置。
所述半导体器件还可以具有：第4绝缘层，其形成于所述第3导电层上；和第4导电层，其形成于所述第4绝缘层上。而且，所述第4导电层的图案可以遍及多个所述像素而配置。
以下，参照附图说明本发明涉及的半导体器件及其制造方法。此外，本发明基于权利要求的记载而特定。由此，以下的实施方式中的构成要素中没有记载在权利要求中的构成要素，对解决本发明的问题而言未必是必须的。也就是说，以下的实施方式是对本发明的较优选的方式进行说明的实施方式。另外，各图是示意图，不一定严密图示。
（实施方式1）
首先，参照图1，对将本发明的实施方式1涉及的半导体器件应用于有机EL显示装置的例子进行说明。图1是实施方式1涉及的有机EL显示装置的局部剖切立体图。
如图1所示，有机EL显示装置10具有：有源矩阵基板（TFT阵列基板）11；在有源矩阵基板11上呈矩阵状配置的多个像素12；在有源矩阵基板11上呈阵列状配置的与像素12连接的多个像素电路13；在像素12和像素电路13上依次层叠的像素电极14、有机EL层15及共用电极16；连接各像素电路13与控制电路（未图示）的多条源极布线17及栅极布线18。有机EL层15层叠电子输送层、发光层、空穴输送层等各层而构成。此外，在本实施方式1中，对按每个像素分别形成像素电极（阳极）14、按全部像素共同形成共用电极（阴极）16的例子进行说明，但本发明并不限定于此，也可以按全部像素共同形成阳极、按每个像素分别形成阴极。
另外，多条源极布线17配置成与呈矩阵状配置的多个像素12的各列对应。即，多条源极布线17互相平行配置。另一方面，多条栅极布线18配置成与呈矩阵状配置的多个像素的各行对应。即，多条栅极布线18互相平行配置。其结果，源极布线17和栅极布线18配置成互相交叉。而且，像素电路13配置在源极布线17和栅极布线18的每个交点。
接着，参照图2说明上述有机EL显示装置10的像素电路13的结构。图2是表示实施方式1涉及的像素电路13的电路结构的图。如图2所示，像素电路13具有驱动晶体管21、开关晶体管22和电容器（电容部）23。驱动晶体管21是驱动有机EL元件的晶体管，另外，开关晶体管22是用于选择像素的晶体管。
开关晶体管22的源电极161与源极布线17连接，栅电极141与栅极布线18连接，漏电极162与电容器23及驱动晶体管21的栅电极142连接。另外，驱动晶体管21的漏电极163与电源布线19连接，源电极164与像素电极14连接。
此外，在本实施方式1中，将驱动晶体管21和开关晶体管22作为N型晶体管来说明，因此源电极和漏电极成为图2所示的配置。然而，源电极和漏电极是由薄膜晶体管的类型（P型或N型）和施加于各电极的电压的关系而决定的，上述的位置关系只不过是一例。也就是说，在图2的开关晶体管22中，也可以是：附图标记“161”一侧为漏电极、附图标记“162”一侧为源电极。同样，在图2的驱动晶体管21中，也可以是：附图标记“163”一侧为源电极、附图标记“164”一侧为漏电极。
进而，电容器23的一方侧的电极与像素电路13内的一个节点连接。在图2的例子中，与栅电极142和开关晶体管22的漏电极162连接。另外，电容器23的另一方侧的电极与像素电路13内的另一节点或共用布线20连接。在图2的例子中，与共用布线20连接。
在该结构中，当对栅极布线18输入栅极信号、开关晶体管22变为导通状态时，输入到源极布线17的信号电压经由开关晶体管22被写入电容器23中。另外，从共用布线20对电容器23的另一方侧的电极一直施加一定的电位。而且，写入电容器23中的保持电压被保持1帧期间。通过该保持电压，驱动晶体管21的电导模拟地变化，与信号电压对应的驱动电流从有机EL元件的阳极流向阴极。由此，有机EL元件发光，能够显示预定的图像。接着，参照图3～图5C说明实施方式1涉及的半导体器件100的结构。图3是实施方式1涉及的半导体器件100的俯视图。图4是从箭头方向观察图3的线段IV的剖面得到的图。图5A是从箭头方向观察图3的线段V的剖面得到的图。图5B和图5C是表示图5A的其他例子的图。此外，图3～图5C所示的半导体器件100相当于图2的像素电路13。
实施方式1涉及的半导体器件100是将基板110、包括沟道区域121、124及接触区域122、123、125、126的半导体层120A、120B、栅极绝缘膜（第1绝缘膜）130、包括栅电极141、142的第1导电层、第2绝缘层150、包括源电极161、164、漏电极162、163以及第2电容电极165的第2导电层、第3绝缘层170、第1中继电极181及第2中继电极182、第4绝缘层190按该顺序层叠而构成的。另外，图5A中图示了在第4绝缘层190上的第4导电层所形成的像素电极14和在各像素的边界所配置的堤。此外，也可以将接触孔152、171设置于栅极布线18之下，使栅电极141延伸至接触孔152、171的位置。
基板110例如是由石英玻璃、无碱玻璃、高耐热性玻璃等玻璃材料形成的玻璃基板。或者，也可以是在塑料基板、金属薄膜上形成有绝缘体的柔性基板。此外，为了防止玻璃基板中所包含的钠、磷等杂质渗入结晶硅层54，可以在基板110上形成由氮化硅膜（SiNx）、氧化硅（SiOy）或氮氧化硅膜（SiOyNx）等形成的底涂层。另外，底涂层在激光退火等高温热处理工艺中也起到缓和热对基板110的影响的作用。底涂层的膜厚例如可以为10nm～100nm左右。
半导体层120A、120B图案形成于基板110上，分别具有沟道区域121、124和一对接触区域122、123、125、126。半导体层120A、120B的膜厚例如可以为30nm～100nm左右。
沟道区域121、124是通过栅电极141、142的电压控制载流子数的区域。沟道区域121、124是具有结晶性组织构造的结晶性硅薄膜，由微晶硅薄膜或多晶硅薄膜形成。沟道区域121、124例如可以通过使非晶硅（无定形硅）结晶化来形成。
接触区域122、123、125、126是包含高浓度杂质的非晶半导体膜，是包含高浓度杂质的n+层。更具体而言，N型驱动晶体管21和开关晶体管22的接触区域122、123、125、126可以由向无定形硅掺杂磷（P）作为杂质的n型半导体膜来构成。另一方面，P型驱动晶体管21和将开关晶体管22设为P型晶体管时的接触区域122、123、125、126可以由向无定形硅掺杂硼（B）作为杂质的p型半导体膜来构成。
此外，在接触区域122、123、125、126与沟道区域121、124之间也可以构成低浓度的杂质区域（LDD）。向低浓度的杂质区域掺杂磷。上述2层能够在CVD（ChemicalVaporDeposition：化学气相沉积）装置中连续地形成。
栅极绝缘膜（第1绝缘层）130形成在基板110上的整个区域，以覆盖半导体层120A、120B。另外，在栅极绝缘膜130的与各接触区域122、123、125、126重叠的位置形成有接触孔131、132、133、134。
栅极绝缘膜130例如可以由氧化硅（SiOy）、氮化硅（SiNx）、氮氧化硅膜（SiOyNx）、氧化铝（AlOz）或氧化钽（TaOw）等氧化物及氮化物的单层膜或它们的层叠膜来构成。此外，对于第2绝缘层150、第3绝缘层170以及第4绝缘层190，也可以由上述的材料构成。
第1导电层的栅电极141图案形成在与栅极绝缘膜130下的半导体层120A的沟道区域121重叠的位置。第1导电层的栅电极142图案形成在与栅极绝缘膜130下的半导体层120B的沟道区域124重叠的位置。
第1导电层（栅电极141、142）例如可以由钼（Mo）、铝（Al）、铜（Cu）、钨（W）、钛（Ti）、铬（Cr）以及钼钨（MoW）等构成。栅电极141、142的膜厚例如可以为20～500nm左右。另外，栅电极142也作为电容器23的第1电容电极发挥功能。
第2绝缘层150形成在栅极绝缘膜130上，以覆盖栅电极141、142。另外，在第2绝缘层150形成有接触孔151、153、154、155，以与栅极绝缘膜130的接触孔131、132、133、134连通。进而，在第2绝缘层150的与栅电极141及半导体层120A的沟道区域121重叠的位置形成有接触孔152。
第2导电层的源电极161、164、漏电极162、163以及第2电容电极165图案形成在第2绝缘层150上。另外，虽然在图4及图5A中省略图示，但在第2导电层，源极布线17和电源布线19互相平行地配置。
第2导电层可以为导电性材料及其合金等的单层构造或多层构造。例如由铝（Al）、金（Au）、银（Ag）、钼（Mo）、钨（W）、铜（Cu）、钛（Ti）以及铬（Cr）等构成。在本实施方式1中，第2导电层由MoW/Al/MoW的三层构造形成。第2导电层的膜厚例如可以为100nm～1000nm左右。
源电极161形成在与接触孔131、151重叠的位置，穿过接触孔131、151与半导体层120A的接触区域122连接。另外，源电极161与形成在与源电极161同层（即第2导电层）的源极布线17（图4中省略图示）连接。
漏电极162形成在与接触孔132、153重叠的位置，穿过接触孔132、153与半导体层120A的接触区域123连接。另外，漏电极162穿过形成于栅极绝缘膜130的接触孔（省略图示）与栅电极142连接。
漏电极163形成在与接触孔133、154重叠的位置，穿过接触孔133、154与半导体层120B的接触区域125连接。另外，漏电极163与形成在与漏电极163同层（即第2导电层）的电源布线19（图5A中省略图示）连接。
源电极164形成在与接触孔134、155重叠的位置，穿过接触孔134、155与半导体层120B的接触区域126连接。另外，源电极164经由第2中继电极182与形成于第4导电层的像素电极14连接。
第2电容电极165形成在与作为第1电容电极发挥功能的栅电极142重叠的位置，穿过接触孔（省略图示）与形成于第3导电层的共用布线20（图5A中省略图示）连接。另外，也可以将第1导电层图案和第2导电层图案设置在与沟道区域124上方不同的部位并配置成互相重叠，使其分别作为第1电容电极和第2电容电极发挥功能而成为电容器23。
第2绝缘层150的被第1电容电极142和第2电容电极165所夹的区域作为电容器23的电介体发挥功能。因此，第2绝缘层150的每单位面积的静电电容优选设定为比第3绝缘层170的每单位面积的静电电容大。
也就是说，图2的开关晶体管22是由半导体层120A、栅电极141、源电极161以及漏电极162构成的顶栅型的薄膜晶体管。另外，图2的驱动晶体管21是由半导体层120B、栅电极142、源电极164以及漏电极163构成的顶栅型的薄膜晶体管。进而，图2的电容器23由作为第1电容电极发挥功能的栅电极142和第2电容电极165构成。
第3绝缘层170层叠在第2绝缘层150上，以覆盖源电极161、164、漏电极162、163以及第2电容电极165。另外，在第3绝缘层170的与第2绝缘层150的接触孔152连通的位置形成有接触孔171。进而，在第3绝缘层170的与源电极164重叠的位置形成有接触孔172。
第3导电层的第1中继电极181和第2中继电极182图案形成在第3绝缘层170上。第3导电层例如可以由与第2导电层相同的材料构成。第3导电层的膜厚优选比第2导电层的膜厚厚，例如可以为300nm～2000nm左右。另外，第3导电层的薄膜电阻（每单位面积的电阻）优选比第2导电层的薄膜电阻小。
第1中继电极181形成在与接触孔152、171重叠的位置，穿过接触孔152、171在与半导体层120A的沟道区域121重叠的位置与栅电极141连接。另外，第1中继电极181与形成在与第1中继电极181同层（即第3导电层）的栅极布线18（图4中省略图示）连接。也就是说，第1中继电极181将栅极布线18和栅电极141电连接。
第2中继电极182形成在与接触孔172重叠的位置，与源电极164连接。另外，第2中继电极182与形成于第4导电层的像素电极14连接。也就是说，第2中继电极182将像素电极14和源电极164电连接。
此外，如图5B所示，也可以将接触孔172、191形成为相互连通，穿过连通的接触孔172、191将像素电极14和源电极164直接连接。在该情况下，可以省略图5A的第2中继电极182。进而，如图5C所示，也可以将接触孔134、155、172、191形成为相互连通，穿过连通的接触孔134、155、172、191将像素电极14和半导体层120B的接触区域126直接连接。在该情况下，因为像素电极14也作为源电极发挥功能，所以可以省略图5B的源电极164。
第4绝缘层190层叠在第3绝缘层170上，以覆盖第1中继电极181和第2中继电极182。另外，第4绝缘层190也可以作为使半导体器件100的上表面平坦的平坦化膜发挥功能。为了使第4绝缘层190作为平坦化膜发挥功能，优选通过使聚酰亚胺系、聚丙烯酸系等的感光性树脂单体或混合层叠来形成第4绝缘层190。另外也可以使前述的氧化膜、氮化膜等层叠在第4绝缘层190的上方或下方。进而为了提高第4绝缘层190的平坦度，第4绝缘层190的膜厚优选为500nm～10000nm的膜厚。进而，在第4绝缘层190的与第2中继电极182重叠的位置形成有接触孔191。而且，像素电极14穿过接触孔191与第2中继电极182连接。
第4导电层的像素电极14在第4绝缘层190上形成为按每个半导体器件100独立的图案。而且，像素电极14穿过接触孔191与第2中继电极182连接。另外，在第4导电层还可以形成有遍及多个半导体器件100（即多个像素电路13）形成的总线布线。该总线布线通过在多个部位与共用电极16或共用布线20连接，能够使共用电极16或共用布线20的中央区域与周边区域之间的电位差平均化。
接着，参照图6A～图6H以及图7A～图7J，说明本发明的实施方式1涉及的薄膜半导体器件的制造方法。图6A～图6H是示意性地表示本发明的实施方式1涉及的薄膜半导体器件的制造方法的各工序中的图4的剖面结构的剖面图。图7A～图7J是示意性地表示本发明的实施方式1涉及的薄膜半导体器件的制造方法的各工序中的图5A的剖面结构的剖面图。
首先，如图6A及图7A所示，准备基板110。此外，也可以在基板110的上表面通过等离子体CVD等形成由氮化硅膜、氧化硅膜或氮氧化硅膜等形成的底涂层。
接着，如图6B及图7B所示，在基板110的上面整个区域图案形成半导体层120A、120B。具体而言，首先，在基板110上通过等离子体CVD等成膜无定形硅（非晶硅），利用准分子激光器等的热退火，使半导体层120A、120B的温度上升到作为无定形硅的融点的1414℃以上的温度范围，由此使无定形硅结晶化成平均粒径为50nm以上的p-Si（多晶硅）。然后，可以通过对多结晶硅进行图案形成来形成半导体层120A、120B。
接着，如图6C及图7C所示，在基板110的上面形成栅极绝缘膜130，以覆盖半导体层120A、120B。进而，在栅极绝缘膜130上的与半导体层120A、120B重叠的位置图案形成栅电极141、142。
栅极绝缘膜130例如通过等离子体CVD等由氧化硅来成膜。氧化硅例如可以通过以预定的浓度比导入硅烷气体（SiH4）和一氧化二氮气体（N2O）来成膜。对于栅电极141、142，例如可以在栅极绝缘膜130上通过溅射成膜由MoW形成的栅极金属膜，使用光刻法和湿式蚀刻法或干式蚀刻法对栅极金属膜进行图案形成，由此形成预定形状的栅电极141、142。此外，在该工序中，可以不除去栅电极141、142上的抗蚀剂141R、142R而使其残留。
接着，如图6D及图7D所示，在半导体层120A、120B形成沟道区域121、124和接触区域122、123、125、126。具体而言，向半导体层120A、120B的成为接触区域122、123、125、126的区域，掺杂高浓度的磷等5价元素或硼等3价元素的杂质。由此，半导体层120A、120B的与栅电极141、142重叠的位置成为p-Si的沟道区域121、124，与沟道区域121、124相邻的区域成为接触区域122、123、125、126。
然后，若在残留了抗蚀剂141R、142R的状态下进一步对栅电极141、142进行蚀刻，则栅电极141、142的图案后退，成为比抗蚀剂141R、142R小的图案。然后，除去栅电极141、142上的抗蚀剂141R、142R，向半导体层120A、120B掺杂低浓度的磷等5价元素或硼等3价元素的杂质。
由此，在对开关晶体管22和驱动晶体管21的栅电极141、142施加截止电压的状态下，能够避免电场集中在沟道区域121、124与接触区域122、123、125、126之间，因此能够减小截止泄漏电流。
接着，如图6E及图7E所示，在基板110的上面整个区域形成第2绝缘层150，以覆盖栅电极141、142。具体而言，通过等离子体CVD法，对成为第2绝缘层150的绝缘膜进行堆积。另外，通过对栅极绝缘膜130和第2绝缘层150一起进行蚀刻，同时形成在厚度方向上贯通栅极绝缘膜130的接触孔131、132、133、134和在厚度方向上贯通第2绝缘层150的接触孔151、153、154、155以使其分别互相连通。在此，通过对栅极绝缘膜130和第2绝缘层150一起进行蚀刻，接触孔151、153、154、155的位置相对于接触孔131、132、133、134的位置的对准精度变得极高。其结果，能够在较小的区域形成接触孔131、132、133、134、151、153、154、155。
接着，如图6F及图7F所示，在第2绝缘层150上图案形成源电极161、164、漏电极162、163以及第2电容电极165。具体而言，通过溅射等成膜由成为源电极161、164、漏电极162、163以及第2电容电极165的材料形成的源极漏极金属膜，将源极漏极金属膜图案形成为预定形状。另外，在该工序中，也图案形成源极布线17和电源布线19。
由此，在与接触孔131、151重叠的位置形成源电极161，在与接触孔132、153重叠的位置形成漏电极162，在与接触孔133、154重叠的位置形成漏电极163，在与接触孔134、155重叠的位置形成源电极164，在与作为第1电容电极发挥功能的栅电极142重叠的位置形成第2电容电极165。
另外，源电极161、164和漏电极162、163分别穿过接触孔131、132、133、134、151、153、154、155与对应的接触区域122、123、125、126连接。
接着，如图6G及图7G所示，在基板110的上面整个域形成第3绝缘层170，以覆盖源电极161、164、漏电极162、163、以及第2电容电极165。具体而言，通过等离子体CVD法，对成为第3绝缘层170的绝缘膜进行堆积。另外，通过对第2绝缘层150和第3绝缘层170一起进行蚀刻，如图6G所示，同时形成在厚度方向上贯通第2绝缘层150的接触孔152和在厚度方向上贯通第3绝缘层170的接触孔171以使其相互连通。另外，与此同时，如图7G所示，在第3绝缘层170的与源电极164重叠的位置形成在厚度方向上贯通第3绝缘层170的接触孔172。
接着，如图6H及图7H所示，在第3绝缘层170上图案形成第1中继电极181及第2中继电极182。具体而言，通过溅射等成膜由成为第1中继电极181及第2中继电极182的材料构成的金属膜，将该金属膜图案形成为预定形状。另外，在该工序中，也图案形成栅极布线18及共用布线20。
由此，在与接触孔152、171重叠的位置形成第1中继电极181，在与接触孔172重叠的位置形成第2中继电极182。另外，第1中继电极181穿过接触孔152、172与栅电极141连接。进而，第2中继电极182穿过接触孔172与源电极164连接。
接着，如图7I所示，在基板110的像素区域的整个区域形成第4绝缘层190，以覆盖第1中继电极181及第2中继电极182。具体而言，在涂敷了聚酰亚胺系、聚丙烯酸系等的感光性树脂之后，通过隔着光掩模进行曝光并显影来形成图案，进行加热使之稳定化。由此，使所堆积的层间绝缘膜的上表面平坦化，在与第2中继电极182重叠的位置形成在厚度方向上贯通第4绝缘层190的接触孔191。
接着，如图7J所示，在第4绝缘层190上图案形成像素电极14。具体而言，通过溅射等成膜由成为像素电极14的材料构成的金属膜，将该金属膜图案形成为预定形状。由此，像素电极14穿过接触孔191与第2中继电极182连接。而且，通过在像素电极14上每隔开预定的间隔形成堤，能够得到图3～图5A所示的半导体器件100。
如上述结构所示，通过在第1导电层形成栅电极141、142，并在第3导电层形成栅极布线18，能够将栅电极141、142和栅极布线18由分别适合的材料来构成。例如，在对沟道区域121、122进行热退火而结晶化的情况下，形成于第1导电层的栅电极141、142只要由具有耐1100℃～1414℃的高温的高耐热性的材料来形成即可。另一方面，对于在热退火之后形成于第3导电层的栅极布线18而言，因为不需要高耐热性，所以只要使用低电阻的金属来形成即可。另外，对于形成于第2导电层的源极布线17及电源布线19、形成于第3导电层的共用布线20，同样也只要使用低电阻的金属来形成即可。
另外，形成于第2导电层的源极布线17和电源布线19互相平行配置，形成于第3导电层的栅极布线18和共用布线20互相平行配置。而且，源极布线17及电源布线19和栅极布线18及共用布线20配置成互相交叉。在此，因为在第2导电层与第3导电层之间介有第3绝缘层170，所以上述的各布线的交叉区域由第3绝缘层170绝缘。因此，如上所述，通过减小第3绝缘层170的每单位面积的静电电容，能够降低在各布线的交叉区域所产生的寄生电容。
进而，通过将电容器23的电容电极形成于第1导电层和第2导电层，能够形成MIM（Metal-Insulator-Metal）型的电容部。此时，通过增大第2绝缘层150的每单位面积的静电电容，能够以小面积形成大容量的电容部。
也就是说，通过减小第3绝缘层170的每单位面积的静电电容、并增大第2绝缘层150的每单位面积的静电电容，能够减小栅极布线18及源极布线17的布线时间常数，同时以有限的面积实现充分容量的电容器23。由此能够提高帧频率来提高动画显示性能，同时提高1帧的图像显示质量。
接着，参照图8～图16说明实施方式1的变形例1～8。此外，对与实施方式1及其他变形例共用的构成要素标注相同的附图标记，省略详细的说明。
（变形例1）
图8是实施方式1的变形例1涉及的半导体器件100A的与图4对应的剖面图。在图4中，形成于第1导电层的栅电极141，穿过接触孔152、171与形成于第3导电层的第1中继电极181连接。与此相对，图8所示的半导体器件100A，在第2导电层的与栅电极141及第1中继电极181重叠的位置还具有第3中继电极166。而且，第3中继电极166穿过接触孔152在与半导体层120A的沟道区域121重叠的位置与栅电极141连接。另外，第1中继电极181穿过接触孔171在与沟道区域121及栅电极141重叠的位置与第3中继电极166连接。由此，栅极布线18和栅电极141电连接。
此外，在图8的例子中，示出了将接触孔171形成在与第3中继电极166的中央区域重叠的位置，并将第1中继电极181连接于第3中继电极166的中央区域的例子，但并不限于此，也可以将接触孔171形成在与第3中继电极166的周边区域重叠的位置，并将第1中继电极181连接于第3中继电极166的周边区域（即与沟道区域121及栅电极141不重叠的位置）。
（变形例2）
图9是实施方式1的变形例2涉及的半导体器件100B的与图8对应的剖面图。在图9所示的半导体器件100B中，省略图8的第1中继电极181，将第3中继电极166与形成于第2导电层的栅极布线18（图9中省略图示）连接。另外，使形成于第3导电层的源极布线17穿过在第3绝缘层170的与源电极161重叠的位置所形成的接触孔173与源电极161连接。
也就是说，在图9的例子中，源极布线17和栅极布线18的位置关系不同于实施方式1。如此，在本发明中，只要源极布线17和栅极布线18的一方形成于第2导电层、另一方形成于第3导电层即可。
更具体而言，在例如实施方式1所示将栅极布线18形成于第3导电层的情况下，与栅极布线18平行配置的布线（例如共用布线20）形成于第3导电层，配置成与栅极布线18交叉的布线（例如源极布线17及电源布线19）形成于第1导电层和第2导电层的一方。
另一方面，在例如变形例2所示将栅极布线18形成于第2导电层的情况下，与栅极布线18平行配置的布线（例如共用布线20）形成于第1导电层和第2导电层的一方，配置成与栅极布线交叉的布线（例如源极布线17及电源布线19）形成于第3导电层。
（变形例3）
图10是实施方式1的变形例3涉及的半导体器件100C的与图9对应的剖面图。在图10所示的半导体器件100C中，在第3导电层形成源电极183（与图9的源电极161对应）和漏电极184（与图9的漏电极162对应），在第3绝缘层170的与接触孔131、151连通的位置形成有接触孔174，在第3绝缘层170的与接触孔132、153连通的位置形成有接触孔175。
而且，源电极183穿过接触孔131、151、174与接触区域122连接。另外，漏电极184穿过接触孔132、153、175与接触区域123连接。此外，接触孔131、151、174以及接触孔132、153、175也可以同时形成。
源电极和漏电极可以如实施方式1所示形成于第2导电层，也可以如变形例3所示形成于第3导电层。
（变形例4）
图11是实施方式1的变形例4涉及的半导体器件100D的与图5A对应的剖面图。在图11所示的半导体器件100D中，在第3导电层形成漏电极185（与图5A的漏电极163对应）和源电极186（与图5A的源电极164对应），在第3绝缘层170的与接触孔133、154连通的位置形成有接触孔176，在第3绝缘层170的与接触孔134、155连通的位置形成有接触孔177。
而且，漏电极185穿过接触孔133、154、176与接触区域125连接。另外，源电极186穿过接触孔134、155、177与接触区域126连接。进而，像素电极14穿过接触孔191与源电极186直接连接。此外，接触孔134、155、177以及接触孔133、154、176也可以同时形成。
（变形例5）
图12是实施方式1的变形例5涉及的半导体器件100E的与图5A对应的剖面图。图12所示的半导体器件100D，除了图5A的结构以外，在第1导电层的与接触孔191重叠的位置还具有高度调整层143。通过设为上述结构，在第2绝缘层150和第3绝缘层170中，与高度调整层143重叠的区域与其他区域相比被顶高。其结果，接触孔191的深度D2比图5A中的接触孔191的深度浅。
在此，通过感光性树脂的涂敷、显影而形成的接触孔191的深度D2越浅，则上面的开口面积就越小。如此，通过减小在与堤重叠的位置所形成的接触孔191的开口面积，能够减小像素电极14的形状的不稳定区域的面积，结果能够增大有效像素电极区域。在有机EL面板中，像素电极14的形状的不稳定区域被堤覆盖，在相邻的堤之间设置有发光层（省略图示），因此根据上述结构，能够使发光层的面积增大。
另外，在图12的例子中，示出了在第1导电层设置有高度调整层143的例子，但并不限于此，也可以在与半导体层120B同层的与接触孔191重叠的位置设置高度调整层。例如，在图12的例子中，源电极164的延伸至与接触孔191重叠的位置的部分不仅作为源电极164发挥功能，作为高度调整层也能发挥功能。此外，高度调整层并不限定于1个部位，也可以在与半导体层120B同层和第1导电层的一方或两方形成高度调整层。
同样，在通过进行感光性树脂的涂敷及显影使第3绝缘层170上表面平坦化来形成第3绝缘层170的情况下，在与接触孔172重叠的位置具有高度调整层143。通过设为上述结构，与高度调整层143重叠的区域，与其他区域相比被顶高。其结果，接触孔172的深度比图5A中的接触孔172的深度浅，与接触孔191同样，上面的开口面积变小。通过减小接触孔172的开口面积，能够将在第3布线层形成的布线、例如栅极布线18形成为较粗，结果能够减小布线电阻。
（变形例6）
图13是实施方式1的变形例6涉及的半导体器件100F的与图3对应的俯视图。图13所示的半导体器件100F，在将栅极布线18配置在与栅电极141重叠的位置这一点上不同于图3。由此，能够省略图3的第1中继电极181，使栅极布线18和栅电极141穿过接触孔152、171直接连接。
（变形例7）
图14及图15是实施方式1的变形例7涉及的半导体器件100G的与图2及图3对应的图。图14及图15涉及的半导体器件100G，在省略共用布线20并使电容器23的第2电容电极165与电源布线19连接这一点上不同于图2及图3。
另外，图15所示的半导体器件100G，取代省略图3的第1中继电极181，而使栅电极141延伸至与栅极布线18重叠的位置，使栅极布线18和栅电极141穿过在两者重叠的位置（与半导体层120A不重叠的位置）所形成的接触孔152、171连接。
（变形例8）
图16是实施方式1的变形例8涉及的半导体器件100H的与图15对应的俯视图。图16所示的半导体器件100H，在将栅极布线18配置在与栅电极141重叠的位置这一点上不同于图15。
（实施方式2）
接着，参照图17及图18说明本发明的实施方式2涉及的半导体器件。图17是表示液晶显示装置的像素电路的电路结构的图。图18是实施方式2涉及的半导体器件200的俯视图。
如图17所示，半导体器件200具有晶体管31、电容器32、栅极布线33、源极布线34和共用布线35。而且，栅电极241与栅极布线33连接，源电极261与源极布线34连接，漏电极262与电容器32的一方的电极和像素电极连接，共用布线35与电容器32的另一方侧的电极连接。
在该结构中，当对栅极布线33输入栅极信号、晶体管31变为导通状态时，经由源极布线34供给的信号电压被写入电容器32中。另外，从共用布线35对电容器32的另一方侧的电极一直施加一定的电位。而且，写入电容器32中的保持电压被保持1帧期间。通过将该保持电压供给到像素电极并使液晶配向变化，能够显示图像。
从箭头方向观察图18的线段IV’的剖面得到的图与图4共用。另外，从箭头方向观察图18的线段V’的剖面得到的图与图5A的电容器区域（中央区域）共用。即，栅电极241与图4的栅电极141对应，源电极261与图4的源电极161对应，漏电极262与图4的漏电极162对应，第1电容电极242与图5A的作为第1电容电极工作的栅电极142对应，第2电容电极265与图5A的第2电容电极165对应，接触孔231、232、251、252、253、271、291与图4及图5A的131、132、151、152、153、171、191对应。
（变形例1）
图19是实施方式2的变形例1涉及的半导体器件200A的与图18对应的俯视图。图19所示的半导体器件200A，在将栅极布线33配置在与栅电极241重叠的位置这一点上不同于图18。
如此，本发明的半导体器件不仅适用于使用有机EL元件的有机EL显示装置，也能够适用于液晶显示装置等使用有源矩阵基板的其他显示装置。另外，对于如此构成的显示装置，能够作为平板显示器来利用，能够适用于电视机、个人电脑、便携电话等所有的具有显示面板的电子设备。
以上，参照附图说明了本发明的实施方式，但本发明并不限定于图示的实施方式。在与本发明相同的范围内或者等同的范围内，能够对图示的实施方式进行各种修正、变形。
产业上的可利用性
本发明可有利地利用于显示装置中像素电路等所使用的薄膜半导体器件。

Claims (23)

1.一种半导体器件，具有：
基板；
半导体层，其形成于所述基板上，
第1绝缘层，其形成于所述半导体层上；
第1导电层，其形成于所述第1绝缘层上；
第2绝缘层，其形成于所述第1导电层上；
第2导电层，其形成于所述第2绝缘层上；
第3绝缘层，其形成于所述第2导电层上；
第3导电层，其形成于所述第3绝缘层上；
栅极线；和
源极线，其配置成与所述栅极线交叉，
所述半导体层至少具有沟道区域和接触区域，
所述第1绝缘层在与所述接触区域重叠的位置具有第1接触孔，所述第1接触孔将所述第2导电层的图案或所述第3导电层的图案与所述半导体层的接触区域连接，
所述第1导电层的图案配置在至少与所述沟道区域重叠的位置，
所述第2绝缘层具有：
第2接触孔，其形成为与所述第1接触孔连通，将所述第2导电层的图案或所述第3导电层的图案与所述半导体层的接触区域连接；和
第3接触孔，其形成在与所述第1导电层的图案重叠的位置，将所述第2导电层的图案或所述第3导电层的图案与所述第1导电层的图案连接，
所述第3绝缘层具有第4接触孔，
所述栅极线形成在所述第2导电层和所述第3导电层的一方，至少穿过所述第3接触孔与所述第1导电层的图案连接，
所述源极线形成在所述第2导电层和所述第3导电层的另一方，穿过所述第1接触孔～所述4接触孔的任一方与所述接触区域连接，
所述第1导电层或所述半导体层在与所述第4接触孔重叠的位置具有高度调整层。
2.根据权利要求1所述的半导体器件，
所述半导体器件还具有电容部，所述电容部由在所述第1导电层形成的第1电容电极、在所述第2绝缘层的与所述第1电容电极重叠的位置形成的电介体、和在所述第2导电层的与所述电介体重叠的位置形成的第2电容电极构成。
3.根据权利要求2所述的半导体器件，
所述第2绝缘层的每单位面积的静电电容比所述第3绝缘层的每单位面积的静电电容大。
4.根据权利要求1～3中任一项所述的半导体器件，
所述栅极线与所述源极线交叉的区域由所述第3绝缘层绝缘。
5.根据权利要求1～3中任一项所述的半导体器件，
所述第3接触孔形成在与所述沟道区域重叠的位置。
6.根据权利要求5所述的半导体器件，
所述栅极线至少穿过第3接触孔与配置在与所述沟道区域重叠的位置的所述第1导电层的图案连接。
7.根据权利要求1～3中任一项所述的半导体器件，
所述栅极线形成在所述第2导电层，
所述源极线形成在所述第3导电层。
8.根据权利要求1～3中任一项所述的半导体器件，
所述第3导电层的薄膜电阻比所述第2导电层的薄膜电阻小。
9.根据权利要求1～3中任一项所述的半导体器件，
所述第3导电层的厚度比所述第2导电层的厚度厚。
10.根据权利要求1～3中任一项所述的半导体器件，
所述栅极线形成在所述第3导电层。
11.根据权利要求1所述的半导体器件，
所述半导体器件还具有：
第4绝缘层，其形成于所述第3导电层上；和
第4导电层，其形成于所述第4绝缘层上，
所述第4绝缘层在至少与所述第3导电层的图案重叠的位置具有第5接触孔。
12.根据权利要求11所述的半导体器件，
所述第5接触孔形成为与所述第4接触孔连通，
所述第4接触孔形成为与所述第2接触孔连通，
所述第4导电层的图案穿过所述第1接触孔、所述第2接触孔、所述第4接触孔以及所述第5接触孔与所述半导体层的所述接触区域直接连接。
13.根据权利要求11所述的半导体器件，
所述第5接触孔形成在与所述第3导电层的图案重叠的位置，
所述第4导电层的图案穿过所述第5接触孔与所述第3导电层的图案直接连接。
14.根据权利要求13所述的半导体器件，
所述第4接触孔形成为与所述第2接触孔连通，
所述第4导电层的图案经由所述第3导电层的图案与所述半导体层的所述接触区域连接。
15.根据权利要求13所述的半导体器件，
所述第4接触孔形成在与所述第2导电层的图案重叠的位置，
所述第4导电层的图案经由所述第3导电层的图案与所述第2导电层的图案连接。
16.根据权利要求15所述的半导体器件，
所述第2接触孔形成为与所述第1接触孔连通，
所述第2导电层的图案形成在与所述第2接触孔重叠的位置，
所述第4导电层的图案经由所述第2导电层的图案和所述第3导电层的图案与所述半导体层的所述接触区域连接。
17.根据权利要求11所述的半导体器件，
所述第5接触孔形成为与所述第4接触孔连通，
所述第4接触孔形成在与所述第2导电层的图案重叠的位置，
所述第4导电层的图案穿过所述第4接触孔和所述第5接触孔与所述第2导电层的图案直接连接。
18.根据权利要求17所述的半导体器件，
所述第2接触孔形成为与所述第1接触孔连通，
所述第2导电层的图案形成在与所述第2接触孔重叠的位置，
所述第4导电层的图案经由所述第2导电层的图案与所述半导体层的所述接触区域连接。
19.根据权利要求11～18中任一项所述的半导体器件，
所述第1导电层或所述半导体层在与所述第5接触孔重叠的位置具有高度调整层。
20.根据权利要求19所述的半导体器件，
所述第2导电层在与所述第5接触孔重叠的位置具有高度调整层。
21.根据权利要求1～3中任一项所述的半导体器件，
所述栅极线形成在第2导电层，
与所述栅极线平行配置的线形成在第1导电层和第2导电层的一方，
与所述源极线平行配置的线形成在所述第3导电层。
22.一种显示装置，呈矩阵状配置多个像素而构成，具有：
各自平行配置的多条栅极线；
各自平行配置并与所述栅极线交叉的多条源极线；和
对在所述多条栅极线和所述多条源极线的每个交点形成的所述像素进行驱动的权利要求1～21中的任一项所述的多个半导体器件。
23.一种半导体器件，具有：
基板；
半导体层，其形成于所述基板上，
第1绝缘层，其形成于所述半导体层上；
第1导电层，其形成于所述第1绝缘层上；
第2绝缘层，其形成于所述第1导电层上；
第2导电层，其形成于所述第2绝缘层上；
第3绝缘层，其形成于所述第2导电层上；
第3导电层，其形成于所述第3绝缘层上；
栅极线；和
源极线，其配置成与所述栅极线交叉，
所述半导体层至少具有沟道区域和接触区域，
所述第1绝缘层在与所述接触区域重叠的位置具有第1接触孔，所述第1接触孔将所述第2导电层的图案或所述第3导电层的图案与所述半导体层的接触区域连接，
所述第1导电层的图案配置在至少与所述沟道区域重叠的位置，
所述第2绝缘层具有：
第2接触孔，其形成为与所述第1接触孔连通，将所述第2导电层的图案或所述第3导电层的图案与所述半导体层的接触区域连接；和
第3接触孔，其形成在与所述第1导电层的图案重叠的位置，将所述第2导电层的图案或所述第3导电层的图案与所述第1导电层的图案连接，
所述第3绝缘层具有第4接触孔，
所述栅极线形成在所述第3导电层，至少穿过所述第3接触孔与所述第1导电层的图案连接，
所述源极线形成在所述第2导电层和所述第3导电层的任一方，穿过所述第1接触孔～所述4接触孔的任一方与所述接触区域连接，
所述半导体器件还具有电容部，所述电容部由在所述第1导电层形成的第1电容电极、在所述第2绝缘层的与所述第1电容电极重叠的位置形成的电介体、和在所述第2导电层的与所述电介体重叠的位置形成的第2电容电极构成，
所述栅极线与所述源极线交叉的区域由所述第3绝缘层绝缘，
所述第2绝缘层的每单位面积的静电电容比所述第3绝缘层的每单位面积的静电电容大。
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