CN103579347A - 半导体器件及半导体器件的制造方法 - Google Patents

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Abstract

根据公开的实施例的一种半导体器件的制造方法，包括：将第一杂质注入到半导体衬底的第一区域中；在所述半导体衬底上形成半导体层；在所述半导体层中和所述半导体衬底中形成沟槽；在所述沟槽中形成隔离绝缘膜；将第二杂质注入到所述半导体层的第二区域中；在所述第一区域中形成第一栅绝缘膜和第一栅电极；在所述第二区域中形成第二栅绝缘膜和第二栅电极；在所述第一栅电极的两侧形成第一源极区和第一漏极区，以及在所述第二栅电极的两侧形成第二源极区和第二漏极区。本发明能够有效地抑制杂质变化和驼峰这两者。

Description

半导体器件及半导体器件的制造方法
技术领域
此处讨论的实施例涉及一种半导体器件及半导体器件的制造方法。
背景技术
诸如LSI等半导体器件包括各种MOS（Metal Oxide Semiconductor，金属氧化物半导体）晶体管。用于调节阈值电压的杂质被注入到这些MOS晶体管的沟道中。然而，杂质并非均匀地分布在沟道中。这导致了杂质的位置变化。这种变化被称为RDF（Random Dopant Fluctuation，随机掺杂波动）。
在具有长栅极长度的世代中，RDF对阈值电压的影响很小。然而随着栅极长度越短，阈值电压对RDF就越发敏感。阈值电压很容易因RDF而改变。
为了抑制由于RDF导致的阈值电压的变化，将具有低杂质浓度的非掺杂外延硅层用作沟道是有效的。
此外，使用这种非掺杂外延硅层的MOS晶体管在性能上仍有改进的空间。需要注意的是，与本申请相关的技术在日本特许专利公布第2012-79743号、第2002-9170号和第S63-169059号中被公开。
发明内容
在一个方案中，实施例的目的在于提供一种具有改进的MOS晶体管性能的半导体器件及该半导体器件的制造方法。
根据下面的实施例的一个方案，提供一种半导体器件的制造方法，包括：将第一杂质注入到包括第一区域和第二区域的半导体衬底的所述第一区域中；在所述半导体衬底的上表面上形成半导体层；在所述半导体层中和所述半导体衬底中形成沟槽；在所述沟槽中形成隔离绝缘膜；将第二杂质注入到所述第二区域中的所述半导体层中；在所述第一区域中的所述半导体层上形成第一栅绝缘膜；在所述第二区域中的所述半导体层上形成第二栅绝缘膜；在所述第一栅绝缘膜上形成第一栅电极；在所述第二栅绝缘膜上形成第二栅电极；在所述第一栅电极的两侧的所述半导体层中形成第一源极区和第一漏极区，所述第一源极区和所述第一漏极区具有与所述第一杂质的导电类型相反的导电类型；以及在第二栅电极的两侧的所述半导体层中形成第二源极区和第二漏极区，所述第二源极区和所述第二漏极区具有与所述第二杂质的导电类型相反的导电类型。
根据下面公开的实施例，在形成半导体层之后，将第二杂质离子注入到所述半导体层中。因此，控制所述注入条件使得所述第二杂质的浓度峰值的位置处在所述半导体层的上表面附近。这能够增加所述半导体层的上表面中的所述第二杂质的浓度。这种增加能够抑制所述上表面中的第二杂质的偏析，以及防止由于偏析在MOS晶体管的Vg-Id曲线中产生的驼峰（hump）。
附图说明
图1A到图1R是在半导体器件的制造过程中用于评测的半导体器件的剖面图；
图2示出在用于评测的半导体器件中包括的NMOS晶体管的Vg-Id曲线；
图3示出在用于评测的半导体器件中包括的PMOS晶体管的Vg-Id曲线；
图4是在用于评测的半导体器件中包括的NMOS晶体管的平面图；
图5A是沿图4中的线Y-Y的剖面图，以及图5B是有磨圆的肩部的元件隔离沟槽的剖面图；
图6A到图6G是根据第一实施例的半导体器件的制造过程中的半导体器件的剖面图；
图7A示出根据比较例的第三MOS晶体管的Vg-Id曲线，图7B示出根据第一实施例的第三MOS晶体管的Vg-Id曲线；
图8示出在将BF2用作形成第一实施例的第二p-型杂质区时的p-型杂质的情况下的第三MOS晶体管的Vg-Id曲线；
图9示出第二n-型晶体管形成区中的半导体层的杂质的浓度分布；
图10A到图10C是作为对如何基于离子注入到第一实施例中的第一p-型杂质区中的碳的剂量而改变第一MOS晶体管的Vg-Id曲线的检查结果而获得的视图；
图11是作为对第一p-型杂质区中的硼的浓度分布如何依赖于第一实施例中的碳的离子注入条件的检查结果而获得的视图；
图12A到图12D是示出通过改变第一实施例中的半导体层的膜厚度所获得的第一MOS晶体管的Vg-Id曲线的视图；
图13A到图13Q是根据第二实施例的半导体器件的制造过程中的半导体器件的剖面图；以及
图14示出第二实施例中的第三n-型晶体管形成区中的杂质的浓度分布。
具体实施方式
在对本实施例进行说明之前，将对由本申请的发明人所执行的评测结果进行说明。
图1A到图1R是在半导体器件的制造过程中用于评测的半导体器件的剖面图。半导体器件使用通过外延生长方法形成的半导体层作为沟道，且对该半导体层制造如下。
首先，如图1A所示，制备设置有第一区域I和第二区域II的硅衬底以做为半导体衬底1。
在这些区域中，第一区域I为待形成低压晶体管的区域，且被细分成第一p-型晶体管形成区Ip和第一n-型晶体管形成区In。同时，第二区域II为待形成高压晶体管的区域，且被细分成第二p-型晶体管形成区IIp和第二n-型晶体管形成区IIn。
此外，图案化半导体衬底1的上表面1x以形成对准标记1a。该对准标记1a被用在稍后描述的每个光刻工艺中，用于曝光装置与半导体衬底1之间的对准。
之后，半导体衬底1的上表面1x被热氧化或者被浸入到包含氧化剂的溶液中，以形成具有约0.5nm到10nm厚度的氧化膜2。
接着，如图1B所示，通过光刻在氧化膜2上形成第一抗蚀膜4。此外，通过离子注入并使用第一抗蚀膜4作为掩模，在第一n-型晶体管形成区In中形成第一p阱6和第一p-型杂质区8。
在加速能量为150keV且剂量为7.5×1012cm-2的条件下，从相对于衬底法线方向倾斜的四个方向，通过将作为p-型杂质的硼离子注入到半导体衬底1中而形成第一p阱6。
此外，第一p-型杂质区8用于调节稍后将在第一n-型晶体管形成区In中形成的晶体管的阈值电压，并通过按此顺序进行锗、碳和p-型杂质的离子注入而形成所述第一p-型杂质区8。
其中，在加速能量为50keV且剂量为5×1014cm-2的条件下执行锗的离子注入，以及在加速能量为5keV且剂量为5×1014cm-2的条件下执行碳的离子注入。此外，执行p-型杂质的离子注入，使得硼在加速能量为20keV且剂量为1×1013cm-2的条件下被注入，并且使得硼在加速能量为10keV且剂量为1×1013cm-2的条件下被注入。此外，作为p-型杂质的二氟化硼（BF2）在加速能量为10keV且剂量为1×1013cm-2的条件下被离子注入。
以这种方式首先执行锗的离子注入，导致了半导体衬底1的非晶表面层。这样可以防止硼的沟道效应，并且使得更有可能将碳布置在半导体衬底1的晶格点中。这样，布置在晶格点中的碳用于抑制硼的扩散。
此外，除了调节晶体管的阈值电压的作用之外，以这种方式形成的第一p-型杂质区8还用于防止击穿。
之后，去除第一抗蚀膜4。
接着，如图1C所示，通过光刻在氧化膜2上形成第二抗蚀膜10，以及通过离子注入并使用第二抗蚀膜10作为掩模，在第一p-型晶体管形成区Ip中形成第一n阱12和第一n-型杂质区14。
在加速能量为360keV且剂量为7.5×1012cm-2的条件下，从相对于衬底法线方向倾斜的四个方向，通过将作为n-型杂质的磷的离子注入到半导体衬底1中而形成第一n阱12。
此外，第一n-型杂质区14用于调节稍后将在第一p-型晶体管形成区Ip中形成的晶体管的阈值电压，并且通过作为n-型杂质的锑的离子注入而形成所述第一n-型杂质区14。在如下条件下多次注入锑。第一条件是加速能量为130keV且剂量为0.6×1013cm-2，第二条件是加速能量为80keV且剂量为0.9×1013cm-2，以及第三条件是加速能量为20keV且剂量为1×1013cm-2。
之后，去除第二抗蚀膜10。
随后，如图1D所示，通过光刻在氧化膜2上形成第三抗蚀膜16。此外，通过离子注入并使用第三抗蚀膜16作为掩模，在第二n-型晶体管形成区IIn中形成第二p阱18和第二p-型杂质区20。
在加速能量为150keV且剂量为7.5×1012cm-2的条件下，从相对于衬底法线方向倾斜的四个方向，通过将作为p-型杂质的硼的离子注入到半导体衬底1中而形成第二p阱18。
同时，第二p-型杂质区20用于调节稍后将在第二n-型晶体管形成区IIn中形成的晶体管的阈值电压，并且在加速能量为10keV且剂量为2×1012cm-2的条件下通过硼的离子注入而形成所述第二p-型杂质区20。
之后，去除第三抗蚀膜16。
接着，如图1E所示，通过光刻在氧化膜2上形成第四抗蚀膜22，以及通过离子注入并使用第四抗蚀膜22作为掩模，在第二p-型晶体管形成区IIp中形成第二n阱24和第二n-型杂质区26。
在加速能量为360keV且剂量为7.5×1012cm-2的条件下，从相对于衬底法线方向倾斜的四个方向，通过将作为n-型杂质的磷的离子注入到半导体衬底1中而形成第二n阱24。
此外，第二n-型杂质区26用于调节稍后将在第二p-型晶体管形成区IIp中形成的晶体管的阈值电压，并且通过作为n-型杂质的砷的离子注入而形成所述第二n-型杂质区26。砷的注入条件是加速能量为100keV且剂量为1×1012cm-2。
此外，磷可以被用作n-型杂质。
之后，去除第四抗蚀膜22。
接着，将对用于获得图1F中所示的剖面结构的步骤进行说明。
首先，在惰性气氛中对半导体衬底1执行热处理，以使半导体衬底1中通过如上所述的锗的离子注入而产生的非晶层重新结晶。例如，在氮气气氛中，在600℃下执行热处理150秒，然后，在1000°C下执行热处理0.1秒。
接着，通过湿蚀刻，用氢氟酸溶液来去除图1B到图1E中已通过每次离子注入被损坏的氧化膜2。
此外，在半导体衬底1的上表面1x上，通过外延生长方法，使用硅烷（SiH4）气体和氢气的混合气体作为沉积气体，形成用作半导体层28的非掺杂硅层以具有约25nm的厚度。
随后，如图1G所示，氧化半导体层28的表面以形成具有约3nm厚度的氧化膜30。此外，通过CVD方法，在氧化膜30上形成氮化硅膜32以具有约70nm的厚度。
此外，通过光刻方法在氧化膜30和氮化硅膜32中形成开口32a，此外，干蚀刻半导体层28和半导体衬底1以在区域In、Ip、IIn和IIp之间形成元件隔离沟槽1b。
接着，如图1H所示，通过高密度等离子体CVD方法在元件隔离沟槽1b中以及氮化硅膜32上形成用作元件隔离绝缘膜34的氧化硅膜，且元件隔离沟槽1b完全填满元件隔离绝缘膜34。
随后，如图1I所示，通过CMP（Chemical Mechanical Polishing，化学机械抛光）方法，抛光并去除氮化硅膜32上多余的元件隔离绝缘膜34，以使元件隔离绝缘膜34仅留在元件隔离沟槽1b中。
之后，通过湿蚀刻并使用氟酸溶液，使元件隔离绝缘膜34的上表面降低。
如上所述的第一p-型晶体管形成区Ip、第一n-型晶体管形成区In、第二p-型晶体管形成区IIp和第二n-型晶体管形成区IIn通过元件隔离绝缘膜34彼此电隔离。
接着，如图1J所示，通过湿蚀刻并使用热磷酸来去除氮化硅膜32。
接着，如图1K所示，在用氢氟酸溶液对如上所述的氧化膜30进行湿蚀刻之后，半导体层28的表面被热氧化以形成具有约7nm厚度的第一热氧化膜36。第一热氧化膜36是第二栅绝缘膜的一个示例，且在衬底温度为750°C以及热处理时间为52分钟的条件下形成。
接着，如图1L所示，在第一热氧化膜36上形成覆盖第二区域II的第五抗蚀膜38。进而，第五抗蚀膜38被用作掩模，以通过湿蚀刻并用氢氟酸溶液来去除第一区域I中的第一热氧化膜36。
在湿蚀刻完成之后，去除第五抗蚀膜38。
之后，如图1M所示，半导体层28的表面通过RTO（Rapid ThermalOxidation，快速热氧化）被再次热氧化，以在第一区域I中形成具有约2nm厚度的第二热氧化膜40。第二热氧化膜40是第一栅绝缘膜的一个示例。
此外，将衬底温度为810°C且热处理时间为8秒的条件作为第二热氧化膜40的沉积条件。
在该步骤中，热氧化增加了第一热氧化膜36的厚度。因此，获得了具有大于第二热氧化膜40的膜厚度的第一热氧化膜36。
之后，如图1N所示，通过CVD方法在第一热氧化膜36和第二热氧化膜40中的每一个上形成具有约100nm厚度的多晶硅膜的每一个。此外，图案化多晶硅膜以在第一区域I中形成第一栅电极42a，以及在第二区域II中同时形成第二栅电极42b。
接着，将对获得图1O中所示的剖面结构的步骤进行说明。
首先，作为n-型杂质的磷被离子注入到第二n-型晶体管形成区IIn中，以在半导体层28中的第二栅电极42b的两侧形成第二n-型扩展部48。例如，该离子注入的条件是加速能量为35keV且剂量为3×1013cm-2。
接着，作为n-型杂质的砷被离子注入到第一n-型晶体管形成区In中，以在半导体层28中的第一栅电极42a的两侧形成第一n-型扩展部44。例如，该离子注入的条件是加速能量为1keV且剂量为8×1014cm-2。
随后，在加速能量为0.3keV且剂量为4×1014cm-2的条件下，作为型杂质的硼被离子注入到第一p-型晶体管形成区Ip和第二p-型晶体管形成区IIp中。因此，在半导体层28的第一栅电极42a的两侧形成第一p-型扩展部46，以及在半导体层28的第二栅电极42b的两侧同时形成第二p-型扩展部50。
需要注意的是，使用未示出的抗蚀膜，对如上所述的p-型杂质和n-型杂质分开进行离子注入。
接着，如图1P所示，在第一区域I和第二区域II的每一个中形成绝缘膜，且该绝缘膜通过RIE（Reactive Ion Etching，反应离子刻蚀）被回蚀刻，绝缘膜被留在第一栅电极42a和第二栅电极42b中的每一个的侧面上以作为绝缘侧壁60。具有约80nm的膜厚度且在衬底温度为520°C的条件下形成的氧化硅膜被用作绝缘膜。
此外，在如上所述的回蚀刻中，第一热氧化膜36和第二热氧化膜40的没有被栅电极42a和42b覆盖的部分以及绝缘侧壁60也会被蚀刻。因此，在回蚀刻完成之后，暴露出了半导体层28的表面。
接着，将对获得图1Q中所示的剖面结构的步骤进行说明。
首先，作为n-型杂质的磷被离子注入到第一n-型晶体管形成区In和第二n-型晶体管形成区IIn的每一个中。
如此，第一n-型源极区62和第一n-型漏极区64形成在第一n-型晶体管形成区In的半导体层28的第一栅电极42a的两侧。进而，与此同时，第二n-型源极区70和第二n-型漏极区72形成在第二n-型晶体管形成区IIn中的半导体层28中的第二栅电极42b的两侧。
对于离子注入的条件，例如，可以使用加速能量为8keV且剂量为1.2×1016cm-2的条件。
接着，作为p-型杂质的硼被离子注入到第一p-型晶体管形成区Ip和第二p-型晶体管形成区IIp的每一个中。
通过离子注入，第一p-型源极区66和第一p-型漏极区68形成在第一p-型晶体管形成区Ip中的半导体层28的第一栅电极42a的两侧。进而，与此同时，第二p-型源极区74和第二p-型漏极区76形成在第二p-型晶体管形成区IIp中的半导体层28中的第二栅电极42b的两侧。
对于离子注入的条件，例如，可以使用加速能量为4keV且剂量为6×1015cm-2。
需要注意的是，使用未示出的抗蚀膜，对如上所述的p-型杂质和n-型杂质分开进行离子注入。
之后，在衬底温度为1025°C的条件下，半导体衬底1经受RTA（RapidThermal Anneal，快速热退火）以激活如上所述的所有杂质。
通过前述步骤，已经完成了第一到第四MOS晶体管81到84的基本结构。在这些晶体管中，第一MOS晶体管81和第三MOS晶体管83为NMOS晶体管，而第二MOS晶体管82和第四MOS晶体管84为PMOS晶体管。
此外，第三和第四MOS晶体管83和84通过高于第一和第二MOS晶体管81和82的电压被驱动。因此，第一热氧化膜36被设置为用于具有大于第二热氧化膜40的膜厚度的第三和第四MOS晶体管83和84的栅绝缘膜。
接着，将对获得图1R中所示的剖面结构的步骤进行说明。
首先，通过溅射方法在第一区域I和第二区域II中的每一个形成诸如钴层等高熔点金属层。进而，高熔点金属层被加热以与硅反应，从而在半导体层28上的每个第一栅电极42a和每个第二栅电极42b的侧面形成金属硅化物层78。
之后，通过湿蚀刻来去除在绝缘侧壁60等上未反应的高熔点金属层。
接着，在第一区域I和第二区域II的每一个中，按此顺序形成具有约50nm厚度的氮化硅膜和具有约50nm厚度的氧化硅膜，并将这些叠层膜用作层间绝缘膜79。
例如，在衬底温度为600°C的条件下，通过CVD方法形成层间绝缘膜79中的氮化硅膜。进而，例如，通过高密度等离子体CVD方法，形成在氮化硅膜上的氧化硅膜。
之后，通过CMP方法，对层间绝缘膜79的上表面进行抛光以使其平坦化。
此外进而，使用光刻方法，在层间绝缘膜79中形成接触孔，且接触塞80被嵌入在接触孔中。此外，形成连接到每个接触塞80的铜布线85以完成半导体器件的基本结构。
根据如上所述的示例，第一到第四MOS晶体管81到84（参见图1Q）都使用半导体层28作为沟道。
半导体层28在形成时是非掺杂的。然而，在已经形成半导体层28之后，由于该步骤中的热量，导致第二p-型杂质区20中的硼扩散到在第三MOS晶体管83中包括的半导体层28中。因此，第三MOS晶体管83使用通过扩散后的硼而具有p-型导电性的半导体层28作为沟道。
用这种方式，使用p-型半导体作为沟道的结构与使用位于半导体衬底1上的表面层的一部分作为沟道的MOS晶体管一样，该表面层为p-型掺杂且没有半导体层28形成。这种MOS晶体管被广泛地使用。因此，可以在该示例中获得在现有的电路中能够使用第三MOS晶体管83而不改变电路设计的优点。
同时，虽然第一MOS晶体管81也设置有第一p-型杂质区8，但是当形成第一p-型杂质区8时，用于抑制硼扩散的碳也被离子注入。因此，很少量的硼被扩散到第一p-型杂质区8中。
此外，在第一区域I中，在形成半导体层28之后与形成第一栅电极42a之前的时段之间没有执行将杂质离子注入到半导体层28中的步骤。因此，第一区域I中的第一MOS晶体管81使用具有上表面28x的半导体层28作为沟道，其中，该上表面28x实质上没有包括硼且具有低杂质浓度。
由于这种方式的沟道具有低杂质浓度，因此，能够防止第一MOS晶体管81的阈值电压由于杂质的位置变化（RDF）而改变。
特别地，具有小于第三MOS晶体管83的栅极长度的第一MOS晶体管81的阈值电压由于RDF而受到影响。因此，第一MOS晶体管81，特别是通过在如上所述的低杂质浓度下形成半导体层28，对于防止阈值电压的变化而言是有效的。
同时，MOS晶体管的特征之一是驼峰（hump）。该驼峰表示在MOS晶体管的Vg（栅极电压）-Id（漏极电流）曲线上出现的小波峰。
本申请的发明人根据如上所述的图1A到图1R来检查第三MOS晶体管83的Vg-Id曲线。
图2示出检查的结果。在所述检查中，在施加到第二p阱18（参见图1Q）的电压Vbb为0.0V和-3.3V这两种情况下，检查多个第三MOS晶体管83的Vg-Id曲线。
如图2所示，驼峰出现在第三MOS晶体管83的Vg-Id曲线上。
这种方式的驼峰的出现导致多个第三MOS晶体管83的Vg-Id曲线彼此不同。这导致了第三MOS晶体管83之间的阈值电压Vth或断态电流（off-state-current）Ioff的变化。
如前所述，虽然第三MOS晶体管83为NMOS晶体管，本申请的发明人还检查这样的驼峰是否在用作PMOS晶体管的第四MOS晶体管84中产生。
图3示出检查的结果。在该检查中，在施加到第二n阱24的电压Vbb为0.0V和+3.3V两种情况下，检查多个第四MOS晶体管84的Vg-Id曲线。
如图3所示，在用作PMOS晶体管的第四MOS晶体管84中，没有诸如图2中的驼峰产生。
如下是本申请的发明人对这种方式下仅在NMOS晶体管中产生驼峰而没有在PMOS晶体管中产生驼峰的原因的研究。
首先，将对杂质偏析（segregation）的概念进行说明。在Si与SiO之间的界面中，诸如B或As/P等杂质的浓度分布是不连续的。在B的情况下，Si中B的浓度变得小于SiO中B的浓度。在As/P的情况下，Si中As/P的浓度变得更大。这被称为偏析。应当理解，偏析是由上述存在于Si和SiO中的B的情况之间的自由能的差异所导致的。因此，Si中的B的浓度朝着其与SiO的界面而降低。
第三MOS晶体管83的半导体层28掺杂有如上所述的硼（B）。由于偏析效应，硼具有很容易地被吸入到元件隔离绝缘膜34和第一热氧化膜36中的特性。因此，在元件隔离绝缘膜34附近的部分中的硼的浓度会降低，从而降低了该部分中的阈值电压。这导致了这样的结果，即，即使在低栅极电压下，电流也可以流入到该部分中。因此，认为在第三MOS晶体管83中产生了驼峰。
同时，第四MOS晶体管84的半导体层28包括从位于半导体层28下方的第二n-型杂质区26中扩散的砷（As）或磷（P）。与硼相反，氧化膜界面附近的Si中的磷的浓度变得更大。这导致了元件隔离绝缘膜34附近的阈值电压高于其它部分。因此，可以认为在第四MOS晶体管84中没有驼峰产生。
用这种方式，虽然认为是半导体层28中的杂质浓度的偏差导致了驼峰，但也可以认为是电场集中到元件隔离沟槽1b的肩部上导致了驼峰的即将产生（如下所述）。
图4是第三MOS晶体管83的平面图，以及图5A是沿图4的线Y-Y的剖面图。
如图5A所示，元件隔离沟槽1b具有直角肩部1c。这导致电场E从第二栅电极42b集中到半导体层28上。认为这可能导致驼峰即将产生。
因此，如图5B所示，认为肩部1c被磨圆可以缓解（ease）电场E的集中。例如，在形成元件隔离绝缘膜34之前，元件隔离沟槽1b的肩部1c在约1000°C的高温下被热氧化，从而该肩部1c可以被磨圆。
然而，用这种方式在高温下在半导体衬底1上进行热处理会导致第一MOS晶体管81（参见图1Q）的第一p-型杂质区8中的硼扩散到半导体层28中。这就增加了半导体层28中的杂质浓度。因此，很难通过使用具有低浓度的半导体层28而防止在第一MOS晶体管81的阈值电压的变化。
之后，将对能够防止产生驼峰的半导体器件的制造方法进行说明，该制造方法，使得肩部1c无需通过这样的高温下的热氧化而被磨圆。
（第一实施例）
图6A到图6G是根据本实施例的半导体器件的制造过程中的半导体器件的剖面图。需要注意的是，在图6A到图6G中，相同的附图标记表示在图1A到图1R中已经说明过的相同的部件，且下面将省略其说明。
首先，执行如图1A到图1C所述的相同的步骤以获得图6A中所示的剖面结构。
在如图6A所示的情况下，如上所述的第一p阱6和第一p-型杂质区8形成在第一n-型晶体管形成区In的半导体衬底1中。如参见图1B所述，当形成第一p-型杂质区8时，碳也被离子注入到半导体衬底1中。碳可抑制硼扩散到第一p-型杂质区8中。
此外，第一n阱12和第一n-型杂质区14形成在第一p-型晶体管形成区Ip的半导体衬底1中。
接着，如图6B所示，通过湿蚀刻并使用氢氟酸溶液来去除在形成第一p阱6或第一n阱12期间损坏的热氧化膜2。
此外，在没有杂质被注入到第二p-型晶体管形成区IIp和第二n-型晶体管形成区IIn中的每一个的情况下，在半导体衬底1的上表面1x上形成作为半导体层28的硅层。
通过外延生长方法并使用硅烷气体和氢气的混合气体作为沉积气体，用这种方式形成硅层以具有约25nm的厚度，类似于图1F的步骤。
接着，如图6C所示，执行与上述图1G到图1J相同的步骤，以在半导体衬底1的元件隔离沟槽1b中形成用作元件隔离绝缘膜34的氧化硅膜，并作为约3nm厚度的氧化膜30留在半导体层28上的情况。
随后，如图6D所示，通过光刻在氧化膜30上形成第三抗蚀膜16。此外，通过离子注入并使用第三抗蚀膜16作为掩模，在第二n-型晶体管形成区IIn中形成第二p阱18和第二p-型杂质区20。
在加速能量为150keV且剂量为7.5×1012cm-2的条件下，从相对于衬底法线方向倾斜的四个方向，通过将作为p-型杂质的硼离子注入到半导体衬底1中而形成第二p阱18。
同时，第二p-型杂质区20用于调节稍后将在第二n-型晶体管形成区IIn中形成的晶体管的阈值电压，并且通过硼的离子注入在半导体层28中形成所述第二p-型杂质区20。例如，该离子注入的条件是加速能量为10keV且剂量为2×1012cm-2。
这里，为了抑制半导体层28的上表面28x中的硼的偏析，优选通过让硼的浓度峰值尽可能地靠近半导体层28的上表面来使上表面28x中的硼的浓度设置得尽可能高。
在本实施例中，不同于图1D的步骤，在形成半导体层28之后，在该半导体层28中形成第二p-型杂质区20。因此，对离子注入到第二p-型杂质区20中的条件进行调节，从而很容易地将硼的浓度峰值设置在上表面28x的附近。
此外，在形成元件隔离沟槽1b之后，形成第二p-型杂质区20。因此，第二p-型杂质区20中的硼可能不会因为在形成元件隔离沟槽1b期间的热量（例如，在形成氧化膜30期间的热量）而扩散。因此，硼的浓度峰值位于半导体层28的上表面28x中的情况得以保持。
之后，去除第三抗蚀膜16。
接着，如图6E所示，通过光刻在氧化膜30上形成第四抗蚀膜22。之后，通过离子注入并使用第四抗蚀膜22作为掩模，在第二p-型晶体管形成区IIp中形成第二n阱24和第二n-型杂质区26。
在加速能量为360keV且剂量为7.5×1012cm-2的条件下，从相对于衬底法线方向倾斜的四个方向，通过将作为n-型杂质的磷的离子注入到半导体衬底1中而形成第二n阱24。
此外，第二n-型杂质区26用于调节稍后将在第二p-型晶体管形成区IIp中形成的晶体管的阈值电压，并且通过将作为n-型杂质的砷的离子注入到半导体层28中而形成所述第二n-型杂质区26。例如，砷的注入条件是加速能量为100keV且剂量为1×1012cm-2。
之后，去除第四抗蚀膜22。
接着，如图6F所示，通过湿蚀刻并使用氢氟酸溶液来去除留在半导体层28上的氧化膜30。
接着，执行与图1K到图1R所示的相同的步骤，以完成根据本实施例的图6G中所示的半导体器件的基本结构。
根据如上所述的本实施例，如已经参照图6D所述，在形成半导体层28之后，通过硼的离子注入在该半导体层28中形成第二p-型杂质区20。
接着，为了对本实施例的效果加以确认，将对本申请的发明人执行的检查进行说明。
在该检查中，将根据如上所述的图1A到图1R的第三MOS晶体管83用作比较例，并检查根据该比较例的第三MOS晶体管83的Vg-Id曲线和根据本实施例的第三MOS晶体管83的Vg-Id曲线。
图7A和图7B示出检查的结果。
图7A示出比较例中的Vg-Id曲线，而图7B示出本实施例中的Vg-Id曲线。
需要注意的是，在比较例和本实施例这两者中，第三MOS晶体管83具有0.34μm的栅极长度和20μm的栅极宽度。
此外，在施加到第二p阱18的电压Vbb为0.0V和-3.3V这两种情况下，获得多个第三MOS晶体管83的Vg-Id曲线。
此外，在比较例和本实施例这两者中，将形成第二p-型杂质区20的硼的加速能量设置为10keV。
如图7A所示，驼峰出现在该比较例中。
与此相反，在本实施例中，如图7B所示，位于Vg-Id曲线上的波峰的高度得以减少。与比较例相比，更好地抑制了驼峰。
因此，可以确认，在本实施例中，在形成半导体层28和元件隔离沟槽1b之后再形成第二p-型杂质区20，能够有效地抑制用作PMOS晶体管的第三MOS晶体管83的驼峰。
这里，用这种方式可以抑制驼峰的原因可能是，第二p-型杂质区20中的硼的浓度的峰值位于半导体层28的上表面28x附近，因此，在上表面28x中硼的浓度为高。
为了增加上表面28x中的硼的浓度，减少形成第二p-型杂质区20中的p-型杂质的加速能量被认为有效，从而使p-型杂质的浓度峰值更接近上表面28x。
在本实施例的图7B中，将形成第二p-型杂质区20中的硼的加速能量设置为10keV。因此，将硼的加速能量设置为10keV或更低，以允许p-型杂质的浓度峰值更接近上表面28x。
此外，除了如上所述的硼之外，用于形成第二p-型杂质区20的p-型杂质的示例还包括BF2。
图8示出本实施例中在将BF2用作形成第二p-型杂质区20中的p-型杂质以及将BF2的加速能量设置为15keV的情况下，第三MOS晶体管83的Vg-Id曲线。
需要注意的是，在施加到第二p阱18的电压Vbb为0.0V和-3.3V这两种情况下，获得多个第三MOS晶体管83的Vg-Id曲线。此外，将每个第三MOS晶体管83的栅极长度和栅极宽度分别设置为0.34μm和30μm。
由于BF2具有大于硼的质量，因此，在如上所述的加速能量（15keV）下注入的BF2的厚度比在相同的加速能量下注入的硼的厚度更薄，且基本上相当于在10keV或更低的能量下注入的硼的厚度。
如图8所示，在这种情况下，在Vg-Id曲线上出现的波峰变得比图7B的情况更低。因此，没有驼峰产生。
因此，在将BF2用作形成第二p-型杂质区20中的p-型杂质的情况下揭示出的是，将BF2的加速能量设置为15keV或更低的能够抑制驼峰。
图9示出第二n-型晶体管形成区IIn中的半导体层28的杂质的浓度分布，且为示出距上表面28x的厚度与p-型杂质的浓度之间的关系的视图。
在图9中，第一实施例I表示为了形成第二p-型杂质区20，在以10keV的加速能量进行硼的离子注入的情况下硼的浓度分布。此外，第一实施例II表示为了形成第二p-型杂质区20，在以15keV的加速能量进行BF2的离子注入的情况下BF2的浓度分布。此外，比较例示出图7A的比较例中的硼的浓度分布。
如图9所示，在三个分布中，比较例的分布在上表面28x中具有最低的杂质浓度。
同时，为了获得更高性能的半导体器件，优选地不仅抑制以高压驱动的第三MOS晶体管83的驼峰，而且还要抑制以低压驱动的第一MOS晶体管81的驼峰。
因此，下面将对抑制根据本实施例的第一MOS晶体管81的驼峰的方法进行说明。
如前文所述，第一MOS晶体管81为PMOS晶体管，并且在第一p-型杂质区8（参见图1Q）中调节阈值电压。进而，当形成第一p-型杂质区8时，碳还被离子注入到半导体衬底1中，且碳可以抑制第一p-型杂质区8中的硼的扩散。
本申请的发明人对第一MOS晶体管81的Vg-Id曲线如何基于用这种方式离子注入的碳的剂量而变化进行检查。
图10A到图10C示出检查的结果。
在图10A到图10C中，图10A示出在形成第一p-型杂质区8时将碳的加速能量设置为3keV且剂量设置为1.0×1014cm-2的情况下的Vg-Id曲线。
此外，图10B示出在将碳的加速能量设置为3keV且剂量设置为2.0×1014cm-2的情况下的Vg-Id曲线，以及图10C示出在将碳的加速能量设置为3keV且剂量设置为3.0×1014cm-2的情况下的Vg-Id曲线。
需要注意的是，在图10A到图10C的任一个中，将第一MOS晶体管81的栅极长度设置为1.03μm并将栅极宽度设置为1μm。此外，在施加到第一p阱6（参见图1Q）的电压Vb为0.0V和-0.9V这两者的情况下，获得多个第一MOS晶体管81的Vg-Id曲线。
如图10A所示，驼峰出现在碳的剂量为1.0×1014cm-2的情况下。
同时，如图10B所示，如果碳的剂量增加到2.0×1014cm-2，则驼峰会减少。此外，如图10C所示，如果碳的剂量增加到3.0×1014cm-2，则驼峰几乎消失。
图11是作为对第一p-型杂质区8中的硼的浓度分布如何依赖于如上所述的碳的离子注入条件的检查结果而获得的视图。
需要注意的是，在该检查中，作为在形成第一p-型杂质区8中的硼（B）的剂量，可以使用3.0×1013cm-2和6.0×1013cm-2两种不同的剂量。此外，将不同剂量的碳（C）与这两种不同剂量中的每一种一起使用。
如图11所示，在以3.0×1014cm-2的剂量对碳进行离子注入的情况（C）下，碳抑制硼的扩散以使半导体层28的上表面28中的硼的浓度保持在1×1017atms/cc。
特别地，在这种情况（C）下，半导体层28的硼的浓度至少在从半导体层28的上表面28x到厚度为半导体层28的一半膜厚度的部分可以保持在3×1017atms/cc或更低。
同时，在碳的剂量低于如上所述的3.0×1014cm-2的剩余三种情况（A）、（B）和（D）下，硼会扩散从而导致上表面28x中的硼的浓度增加到约1×1018atms/cc。
这些结果表示，为了使第一MOS晶体管81的驼峰消失，尽可能增加形成在第一p-型杂质区8中的碳的剂量是有效的。
需要注意的是，作为对用这种方式增加碳的剂量的代替，可以通过这样形成半导体层28以具有较厚的膜厚度（如下所述）来防止硼从第一p-型杂质区8被扩散到半导体层28的上表面28x。
图12A到图12D是示出通过改变半导体层28的膜厚度获得的第一MOS晶体管81的Vg-Id曲线的视图。
需要注意的是，用于获得Vg-Id曲线的第一MOS晶体管81具有1.01μm的栅极长度和1μm的栅极宽度。此外，在施加到第一p阱6（参见图1Q）的电压Vbb为0.0V和0.9V这两者的情况下，获得多个第一MOS晶体管81的Vg-Id曲线。
图12A是示出在半导体层28的膜厚度设置为15nm的情况下的Vg-Id曲线的视图。在这种情况下，驼峰出现在Vg-Id曲线上。
图12B是示出在半导体层28的膜厚度设置为20nm的情况下的Vg-Id曲线的视图。在这种情况下，驼峰也出现在Vg-Id曲线上。
同时，图12C是示出在半导体层28的膜厚度设置为25nm的情况下的Vg-Id曲线的视图。在这种情况下，驼峰从Vg-Id曲线消失。
此外，图12D是示出在半导体层28的膜厚度设置为30nm的情况下的Vg-Id曲线的视图。在这种情况下，驼峰也消失了。
这些结果表示，第一MOS晶体管81的驼峰随着半导体层28的膜厚度的增加而被进一步抑制，而将半导体层28的膜厚度设置为25nm或高于25nm会导致驼峰几乎完全消失。
（第二实施例）
在第一实施例中，如图6D和图6E所示，将诸如硼、磷等杂质引入到以高压驱动的第三MOS晶体管83或第四MOS晶体管84的半导体层28中。
在本实施例中，除了设置有用这种方式掺杂了杂质的半导体层28的MOS晶体管之外，设置有非掺杂半导体层28且以高压驱动的MOS晶体管也被一起安装。
图13A到图13Q是在根据本实施例的半导体器件的制造过程中的半导体器件的剖面图。需要注意的是，在图13A到图13Q中，相同的附图标记表示已经在图1A到图1R中说明过的相同的部件，且下面将省略其说明。
首先，如图13A所示，制备设置有第一到第三区域I到III的硅衬底以作为半导体衬底1。
在这些区域中，第三区域III是待要形成使用非掺杂的半导体层作为沟道且以高压驱动的MOS晶体管的区域，且该第三区域III被细分为第三p-型晶体管形成区IIIp和第三n-型晶体管形成区IIIn。
进而，以类似于第一实施例的方式在半导体衬底1的上表面1x上形成氧化膜2。
接着，如图13B所示，通过光刻在氧化膜2上形成第六抗蚀膜87。
进而，通过离子注入并使用第六抗蚀膜87作为掩模，使第一p阱6形成在第一n-型晶体管形成区In中以及使第三p阱88同时形成在第三n-型晶体管形成区IIIn中。
对离子注入的条件没有特别限制。在本实施例中，在加速能量为150keV且剂量为7.5×1012cm-2的条件下，从相对于衬底法线方向倾斜的四个方向，将作为p-型杂质的硼离子注入到半导体衬底1中。
之后，将第六抗蚀膜87连续用作掩模以分别在第一n-型晶体管形成区In和第三n-型晶体管形成区IIIn中形成第一p-型杂质区8和第三p-型杂质区89。
这些p-型杂质区8和89用于调节晶体管的阈值电压，并按此顺序通过锗、碳和p-型杂质的离子注入而形成。
其中，例如，在加速能量为50keV且剂量为5×1014cm-2的条件下进行锗的离子注入，以及例如，在加速能量为5keV且剂量为5×1014cm-2的条件下进行碳的离子注入。进而，在p-型杂质的离子注入中，例如，在加速能量为20keV且剂量为0.9×1013cm-2的条件下注入硼，并且接着，在加速能量为10keV且剂量为1×1013cm-2的条件下注入硼。此外，在加速能量为10keV且剂量为0.7×1013cm-2的条件下注入作为p-型杂质的二氟化硼（BF2）。
如前所述，在该步骤中所离子注入的碳用于防止在第一p-型杂质区8和第三p-型杂质区89的每一个中包含的硼的扩散。需要注意的是，作为对硼的替代，可以将BF2用作p-型杂质。
之后，去除第六抗蚀膜87。
接着，如图13C所示，通过光刻在氧化膜2上形成第七抗蚀膜90，并且使用第七抗蚀膜90作为掩模将二氟化硼离子注入到第一n-型晶体管形成区In中，以增加第一p-型杂质区8中的杂质浓度。
对于离子注入的条件，例如，可以使用加速能量为10keV且剂量为0.4×1013cm-2的条件。
之后，去除第七抗蚀膜90。
随后，如图13D所示，通过光刻在氧化膜2上形成第八抗蚀膜91。
进而，通过离子注入并使用第八抗蚀膜91作为掩模，使第一n阱12形成在第一p-型晶体管形成区Ip中，以及使第三n阱92同时形成在第三p-型晶体管形成区IIIp中。
对离子注入的条件没有特别限制。在加速能量为360keV且剂量为7.5×1012cm-2的条件下，从相对于衬底法线方向倾斜的四个方向，作为n-型杂质的磷被离子注入到半导体衬底1中。
之后，使用第八抗蚀膜91作为掩模，将n-型杂质连续地离子注入到半导体层28中，以在第一p-型晶体管形成区Ip和第三p-型晶体管形成区IIIp中分别形成第一n-型杂质区14和第三n-型杂质区93。
在这些杂质区中，第三n-型杂质区93用于调节稍后在第三p-型晶体管形成区IIIp中形成的晶体管的阈值电压，并通过作为n-型杂质的锑的离子注入而形成。在如下条件下在多个时间注入锑。第一注入条件是加速能量为130keV且剂量为0.6×1013cm-2，而第二注入条件使加速能量为80keV且剂量为0.9×1013cm-2。进而，第三注入条件是加速能量为20keV且剂量为0.8×1013cm-2。
之后，去除第八抗蚀膜91。
接着，如图13E所示，在通过光刻在氧化膜2上形成第九抗蚀膜100之后，通过使用第九抗蚀膜100作为掩模来增加第一n-型杂质区14中的n-型杂质的浓度。例如，可以在20keV的加速能量和5×1012cm-2的剂量下注入作为n-型杂质的锑。
之后，去除第九抗蚀膜100。
接着，在氮气气氛中且在600°C下，在半导体衬底1上执行热处理150秒以重新结晶在半导体衬底1中通过如上所述的锗的离子注入而产生的非晶层。接着，在氮气气氛中且在1000°C下，在半导体衬底1上执行热处理0.1秒或更少。
接着，如图13F所示，通过湿蚀刻且使用用氢氟酸溶液来去除氧化膜2。此外，在半导体衬底1的上表面1x上，通过外延生长方法这样形成用作半导体层28的硅层以具有约25nm的厚度。在该外延生长方法中，将硅烷气体和氢气的混合气体用作沉积气体。
随后，如图13G所示，执行与上述图1G到图1J相同的步骤，以在半导体衬底1的元件隔离沟槽1b中形成用作元件隔离绝缘膜34的氧化硅膜，并作为具有约3nm厚度的氧化膜30留在半导体层28上的情况。
需要注意的是，由于为了使区域In、Ip、IIn、IIp、IIIn和IIIp彼此电隔离而设置元件隔离沟槽1b，元件隔离沟槽1b形成在区域In、Ip、IIn、IIp、IIIn和IIIp之间。
之后，如图13H所示，通过光刻在氧化膜30上形成第十抗蚀膜101。进而，通过离子注入并使用第十抗蚀膜101作为掩模，在第二n-型晶体管形成区IIn中形成第二p阱18和第二p-型杂质区20。
在加速能量为150keV且剂量为7.5×1012cm-2的条件下，从相对于衬底法线方向倾斜的四个方向，通过将作为型杂质的硼的离子注入到半导体衬底1中而形成第二p阱18。
同时，通过将作为p-型杂质的BF2离子注入到半导体层28中而形成第二p-型杂质区20。例如，该离子注入的条件是加速能量为15keV且剂量为3×1012cm-2。
用于BF2的加速能量（15keV）与用在图8的检查中的加速能量相同。正如已经参照图8进行的说明，使用该加速能量能够有效地抑制稍后在第二n-型晶体管形成区IIn中形成的第三MOS晶体管83的驼峰。
之后，去除第十抗蚀膜101。
接着，如图13I所示，通过光刻在氧化膜30上形成第十一抗蚀膜102。之后，通过离子注入并使用第十一抗蚀膜102作为掩模，在第二p-型晶体管形成区IIp中形成第二n阱24和第二n-型杂质区26。
在加速能量为360keV且剂量为7.5×1012cm-2的条件下，从相对于衬底法线方向倾斜的四个方向，通过将作为n-型杂质的磷的离子注入到半导体衬底1中而形成第二n阱24。
此外，通过将作为n-型杂质的砷的离子注入到半导体层28中而形成第二n-型杂质区26。例如，砷注入条件是加速能量为100keV且剂量为1×1012cm-2。
之后，去除第十一抗蚀膜102。
接着，如图13J所示，在用氢氟酸溶液对氧化膜30进行湿蚀刻之后，半导体层28的表面被热氧化，以形成具有约7nm厚度的第一热氧化膜36。对热氧化的条件没有特别限制。在本实施例中，在衬底温度为750°C且热处理时间为52分钟的条件下形成第一热氧化膜36。
接着，如图13K所示，在第一热氧化膜36上形成覆盖第二区域II和第三区域III的第十二抗蚀膜103。此外，将第十二抗蚀膜103用作掩模，以通过湿蚀刻并使用氢氟酸溶液来去除第一区域I中的第一热氧化膜36。
在湿蚀刻完成之后，去除第十二抗蚀膜103。
之后，如图13L所示，半导体层28的表面通过RTO被再次热氧化，以在第一区域I中形成具有约2nm厚度的第二热氧化膜40。例如，对于第二热氧化膜40的沉积条件，可以使用衬底温度为810°C且热处理时间为八秒的条件。
在该步骤中，第一热氧化膜36的厚度由于热氧化而增加。因此，获得具有大于第二热氧化膜40的膜厚度的第一热氧化膜36。需要注意的是，形成在第三区域III中的部分第一热氧化膜36为第三栅绝缘膜的示例。
接着，如图13M所示，通过CVD方法在第一热氧化膜36和第二热氧化膜40中的每一个上形成每个具有约100nm厚度的多晶硅膜。进而，图案化多晶硅膜以在第一到第三区域I到III中分别形成第一到第三栅电极42a到42c。
接着，将对获得图13N中所示的剖面结构的步骤进行说明。
首先，将作为n-型杂质的磷离子注入到第二n-型晶体管形成区IIn中，以在半导体层28中的第二栅电极42b的两侧形成第二n-型扩展部48。
在离子注入中，还将磷离子注入到第三n-型晶体管形成区IIIn中。因此，第二n-型扩展部48还形成在区域IIIn的半导体层28的第三栅电极42c的两侧。
对离子注入的条件没有特别限制。在本实施例中，在加速能量为35keV且剂量为3×1013cm-2的条件下进行离子注入。
接着，作为n-型杂质的砷被离子注入到第一n-型晶体管形成区In中，以在半导体层28中的第一栅电极42a的两侧形成第一n-型扩展部44。例如，该离子注入的条件是加速能量为1keV且剂量为8×1014cm-2。
随后，在加速能量为0.3keV且剂量为4×1014cm-2的条件下，作为p-型杂质的硼被离子注入到第一p-型晶体管形成区Ip、第二p-型晶体管形成区IIp和第三p-型晶体管形成区IIIp中。用这种方式，分别在半导体层28中的第一栅电极42a、第二栅电极42b和第三栅电极42c的两侧形成第一p-型扩展部46、第二p-型扩展部50和第三p-型扩展部51。
需要注意的是，使用未示出的抗蚀膜来对如上所述的p-型杂质和n-型杂质分开进行离子注入。
接着，如图13O所示，在第一到第三区域I到III的每一个中形成绝缘膜，且该绝缘膜通过RIE被回蚀刻，使绝缘膜留在第一到第三栅电极42a到42c中的每一个的侧面上以作为绝缘侧壁60。该绝缘膜例如是具有约80nm膜厚度的氧化硅膜，且在520°C的衬底温度下形成。
需要注意的是，在回蚀刻中，没有被第一到第三栅电极42a到42c和绝缘侧壁60覆盖的第一热氧化膜36和第二热氧化膜40的那些部分也被蚀刻。因此，在回蚀刻完成之后，暴露出半导体层28的表面。
接着，将对获得图13P中所示的剖面结构的步骤进行说明。
首先，作为n-型杂质的磷被离子注入到第一n-型晶体管形成区In、第二n-型晶体管形成区IIn和第三n-型晶体管形成区IIIn中的每一个。
用这种方式，第一到第三n-型源极区62、70和95以及第一到第三n-型漏极区64、72和96形成在半导体衬底1的各个区域In到IIIn中。
对于离子注入的条件，例如，可以使用加速能量为8keV且剂量为1.2×1016cm-2的条件。
接着，作为p-型杂质的硼被离子注入到第一p-型晶体管形成区Ip、第二p-型晶体管形成区IIp和第三p-型晶体管形成区IIIp的每一个中。
用这种方式，第一到第三p-型源极区66、74和98以及第一到第三p-型漏极区68、76和99形成在半导体衬底1的各个区域Ip到IIIp中。
对于离子注入的条件，例如，可以使用加速能量为4keV且剂量为6×1015cm-2的条件。
之后，半导体衬底1在衬底温度为1025°C的条件下经受RTA（RapidThermal Anneal，快速热退火）以激活杂质。
通过前述步骤，设置有第三区域III中的第三栅电极42c的第五和第六晶体管105和106的基本结构与第一实施例中说明的第一到第四MOS晶体管81到84一起完成。
在这些晶体管中，第五MOS晶体管105为NMOS晶体管，以及第六MOS晶体管106为PMOS晶体管。
此外，第五和第六MOS晶体管105和106以高于第一和第二MOS晶体管81和82的电压来驱动。因此，为了这些栅绝缘膜而设置的第一热氧化膜36具有大于第二热氧化膜40的膜厚度。
接着，通过执行与图1R所示相同的步骤来形成如图13Q所示的接触塞80和铜布线85，以完成根据本实施例的半导体器件的基本结构。
通过本实施例的上述说明，如图13P所示，用作NMOS晶体管的第五MOS晶体管105形成在第三区域III中。
虽然第五MOS晶体管105设置有第三p-型杂质区89，当形成第三p-型杂质区89时，用于抑制硼的扩散的碳也被离子注入。因此，很少量的硼被扩散到第三p-型杂质区89中。
此外，在第三区域III中，在形成半导体层28之后和形成三栅电极42c之前的时段之间，没有执行将杂质离子注入到半导体层28中的步骤。因此，第三区域III中第五MOS晶体管105使用具有实质上没有包含硼且具有低杂质浓度的上表面28x的半导体层28作为沟道。
图14示出第三n-型晶体管形成区IIIn中的半导体层28的杂质的浓度分布，且图14为示出距半导体层28的上表面28x的厚度与p-型杂质的浓度之间的关系的视图。
需要注意的是，在图14中，除了示出根据本实施例的硼的浓度分布之外，还示出用于比较的图9中所示的第一实施例I、第一实施例II和比较例的浓度分布。
如图14所示，在这些浓度分布中，本实施例在半导体层28的上表面28x中的浓度分布具有最低的杂质浓度，且p-型杂质实质上没有被包含在本实施例的上表面28x中。
通过这种方式，将具有低杂质浓度的半导体层28用作沟道。因此，类似于第一实施例中的第一MOS晶体管，在根据本实施例的第五MOS晶体管105中不太容易产生驼峰。特别地，由于模拟电路受到MOS晶体管的阈值电压的变化的影响，因此，使用MOS晶体管105能够有效地抑制杂质变化（RDF）和驼峰这两者。
同时，在与第五MOS晶体管105一起安装的第三MOS晶体管83和第四MOS晶体管84中，将杂质注入到用作沟道的半导体层28中。用这种方法将杂质注入到沟道中的结构与没有形成半导体层28的MOS晶体管是相同的，并且将杂质注入到半导体衬底1的表面层中以将表面层部分用作沟道。这种MOS晶体管被广泛地使用。因此，在本实施例中可以获得的优点是，能够在现有电路中使用第三MOS晶体管83和第四MOS晶体管84而无需改变电路的设计。

Claims (20)

1.一种半导体器件的制造方法，包括：
将第一杂质注入到包括第一区域和第二区域的半导体衬底的所述第一区域中；
在所述半导体衬底的上表面上形成半导体层；
在所述半导体层和所述半导体衬底中形成沟槽；
在所述沟槽中形成元件隔离绝缘膜；
将第二杂质注入到所述第二区域中的所述半导体层中；
在所述第一区域中的所述半导体层上形成第一栅绝缘膜；
在所述第二区域中的所述半导体层上形成第二栅绝缘膜；
在所述第一栅绝缘膜上形成第一栅电极；
在所述第二栅绝缘膜上形成第二栅电极；
在所述第一栅电极的两侧的所述半导体层中形成第一源极区和第一漏极区，所述第一源极区和所述第一漏极区具有与所述第一杂质的导电类型相反的导电类型；以及
在第二栅电极的两侧的所述半导体层中形成第二源极区和第二漏极区，所述第二源极区和所述第二漏极区具有与所述第二杂质的导电类型相反的导电类型。
2.根据权利要求1所述的半导体器件的制造方法，其中在形成所述元件隔离绝缘膜之后执行所述第二杂质的注入。
3.根据权利要求1所述的半导体器件的制造方法，其中在所述第二杂质的离子注入中，所述第二杂质的浓度峰值位于所述半导体层中。
4.根据权利要求3所述的半导体器件的制造方法，其中注入所述第二杂质包括在15keV或低于15keV的加速能量下将BF2注入到所述半导体层中。
5.根据权利要求3所述的半导体器件的制造方法，其中注入所述第二杂质包括在10keV或低于10keV的加速能量下将硼注入到所述半导体层中。
6.根据权利要求1-5中任一项所述的半导体器件的制造方法，其中在形成所述半导体层与形成所述第一栅电极之间，没有执行将杂质注入到所述第一区域的所述半导体层中。
7.根据权利要求6所述的半导体器件的制造方法，其中
所述第一杂质为硼或BF2，以及
所述半导体器件的制造方法还包括：
将碳注入到所述半导体衬底的所述第一区域中。
8.根据权利要求1-5中任一项所述的半导体器件的制造方法，其中在形成所述第二栅绝缘膜时，所述第二栅绝缘膜比所述第一栅绝缘膜厚。
9.根据权利要求1-5中任一项所述的半导体器件的制造方法，其中所述半导体层为通过外延生长方法形成的硅层。
10.根据权利要求9所述的半导体器件的制造方法，其中所述半导体层具有25nm或大于25nm的厚度。
11.根据权利要求1-5中任一项所述的半导体器件的制造方法，其中在形成所述隔离沟槽时，所述隔离沟槽形成在所述第一区域与所述第二区域之间。
12.根据权利要求1-5中任一项所述的半导体器件的制造方法，其中
所述半导体衬底还包括第三区域，以及
所述半导体器件的制造方法还包括：
将第三杂质注入到所述半导体衬底的所述第三区域中；
在所述第三区域中的所述半导体层上形成第三栅绝缘膜；
在所述第三栅绝缘膜上形成第三栅电极；以及
在所述第三栅电极的两侧的所述半导体层中形成第三源极区和第三漏极区，所述第三源极区和所述第三漏极区具有与所述第三杂质的导电层的导电类型相反的导电类型。
13.根据权利要求12所述的半导体器件的制造方法，其中在形成所述半导体层与形成所述第三栅电极之间，没有执行将杂质注入到所述第三区域中的所述半导体层中。
14.根据权利要求13所述的半导体器件的制造方法，其中
所述第三杂质为硼或BF2，以及
所述半导体器件的制造方法还包括：
将碳注入到所述半导体衬底的所述第三区域中。
15.一种半导体器件，包括：
半导体衬底，包括第一区域和第二区域；
半导体层，形成在所述半导体衬底的上表面上；
第一杂质区，形成在所述半导体衬底的所述第一区域中且包括第一杂质；
第二杂质区，形成在所述半导体衬底的所述第二区域中且包括第二杂质；
第一栅绝缘膜，形成在所述第一区域中的所述半导体层上；
第二栅绝缘膜，形成在所述第二区域中的所述半导体层上；
第一栅电极，形成在所述第一栅绝缘膜上；
第二栅电极，形成在所述第二栅绝缘膜上；
第一源极区和第一漏极区，形成在所述第一栅电极的两侧的所述半导体层中，且具有与所述第一杂质区的导电类型相反的导电类型；以及
第二源极区和第二漏极区，形成在所述第二栅电极的两侧的所述半导体层中，且具有与所述第二杂质区的导电类型相反的导电类型，以及其中
所述第二杂质区中的所述第二杂质的浓度峰值位于所述半导体层中。
16.根据权利要求15所述的半导体器件，其中所述第二栅绝缘膜比所述第一栅绝缘膜厚。
17.根据权利要求15或16所述的半导体器件，其中
所述半导体层具有第一膜厚度，以及
在从所述半导体层的上表面到厚度为所述第一膜厚度的一半的至少一部分的所述第一区域中，所述第一杂质的浓度为3×1017atoms/cc或低于3×1017atoms/cc。
18.根据权利要求17所述的半导体器件，其中
所述第一杂质为硼或BF2，以及
碳被包含在所述第一区域中的所述半导体衬底中。
19.根据权利要求15-18中任一项所述的半导体器件，还包括：
第三杂质区，形成在所述半导体衬底的第三区域中且包括第三杂质；
第三栅绝缘膜，形成在所述第三区域中的所述半导体层上；
第三栅电极，形成在所述第三栅绝缘膜上；以及
第三源极区和第三漏极区，形成在位于所述第三栅电极的两侧的所述半导体层中，且具有与所述第三杂质区的导电类型相反的导电类型，其中
在所述第三区域中，所述第三杂质基本上未被包含在所述半导体层的上表面中。
20.根据权利要求19所述的半导体器件，其中
所述第三杂质为硼或BF2，以及
碳被包含在所述第三区域中的所述半导体衬底中。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115954358A (zh) * 2023-03-14 2023-04-11 合肥晶合集成电路股份有限公司 一种半导体装置的制造方法及半导体装置
CN118335802A (zh) * 2024-06-07 2024-07-12 杭州积海半导体有限公司 一种mos器件及其形成方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6354363B2 (ja) * 2014-06-12 2018-07-11 富士通セミコンダクター株式会社 半導体装置の製造方法
KR102437779B1 (ko) * 2015-08-11 2022-08-30 삼성전자주식회사 3차원 반도체 메모리 장치
US10205000B2 (en) * 2015-12-29 2019-02-12 Globalfoundries Singapore Pte. Ltd. Semiconductor device with improved narrow width effect and method of making thereof
US9831134B1 (en) 2016-09-28 2017-11-28 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device having deep wells

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070059908A1 (en) * 2005-09-14 2007-03-15 Texas Instruments Inc. Transistor design self-aligned to contact
US20090134468A1 (en) * 2007-11-28 2009-05-28 Renesas Technology Corp. Semiconductor device and method for controlling semiconductor device
US20110248352A1 (en) * 2010-04-12 2011-10-13 Lucian Shifren Low power semiconductor transistor structure and method of fabrication thereof
CN102446856A (zh) * 2010-09-30 2012-05-09 富士通半导体股份有限公司 半导体器件及制造半导体器件的方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63169059A (ja) 1987-01-06 1988-07-13 Seiko Instr & Electronics Ltd 半導体装置及びその製造方法
JP2002009170A (ja) 2000-06-22 2002-01-11 Asahi Kasei Microsystems Kk アナログ回路及びその製造方法
US6773999B2 (en) * 2001-07-18 2004-08-10 Matsushita Electric Industrial Co., Ltd. Method for treating thick and thin gate insulating film with nitrogen plasma
US20040053456A1 (en) * 2002-09-17 2004-03-18 Wen-Yueh Jang Mosfet with short channel structure and formation method thereof
WO2004112145A1 (ja) * 2003-06-10 2004-12-23 Fujitsu Limited パンチスルー耐性を向上させた半導体集積回路装置およびその製造方法、低電圧トランジスタと高電圧トランジスタとを含む半導体集積回路装置
JP2006066510A (ja) 2004-08-25 2006-03-09 Seiko Epson Corp 半導体装置および半導体装置の製造方法
JP2007081301A (ja) 2005-09-16 2007-03-29 Renesas Technology Corp 半導体装置の製造方法および半導体装置
KR100933812B1 (ko) * 2007-07-02 2009-12-24 주식회사 하이닉스반도체 반도체 소자의 제조방법
JP2011044503A (ja) * 2009-08-19 2011-03-03 Sharp Corp 半導体装置の製造方法、及び、半導体装置
US8759872B2 (en) * 2010-06-22 2014-06-24 Suvolta, Inc. Transistor with threshold voltage set notch and method of fabrication thereof
US8377807B2 (en) * 2010-09-30 2013-02-19 Suvolta, Inc. Method for minimizing defects in a semiconductor substrate due to ion implantation

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070059908A1 (en) * 2005-09-14 2007-03-15 Texas Instruments Inc. Transistor design self-aligned to contact
US20090134468A1 (en) * 2007-11-28 2009-05-28 Renesas Technology Corp. Semiconductor device and method for controlling semiconductor device
US20110248352A1 (en) * 2010-04-12 2011-10-13 Lucian Shifren Low power semiconductor transistor structure and method of fabrication thereof
CN102446856A (zh) * 2010-09-30 2012-05-09 富士通半导体股份有限公司 半导体器件及制造半导体器件的方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115954358A (zh) * 2023-03-14 2023-04-11 合肥晶合集成电路股份有限公司 一种半导体装置的制造方法及半导体装置
CN115954358B (zh) * 2023-03-14 2023-05-26 合肥晶合集成电路股份有限公司 一种半导体装置的制造方法及半导体装置
CN118335802A (zh) * 2024-06-07 2024-07-12 杭州积海半导体有限公司 一种mos器件及其形成方法

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