JP2006066510A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】 絶縁層上に形成された半導体層の膜厚がばらついた場合においても、半導体層に注入される不純物濃度のばらつきを抑制できるようにする。
【解決手段】 イオン通過膜４を半導体層３上に堆積し、イオン通過膜４を通して異なるエネルギーで不純物のイオン注入ＩＰ１〜ＩＰ４を半導体層３に行うことにより、不純物濃度のトータルのピークＰ１が半導体層３の深さ方向の全体に渡って平坦化されるように、半導体層３に不純物を分布させ、半導体層３に注入された不純物の濃度を均一化する。
【選択図】 図１

Description

本発明は半導体装置および半導体装置の製造方法に関し、特に、絶縁層上に形成された薄膜半導体層の不純物プロファイルの制御方法に適用して好適なものである。
従来の半導体装置では、例えば、特許文献１に開示されているように、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、ＳＯＩ基板上に電界効果型トランジスタを形成することが行われている。
特に、完全空乏型ＳＯＩトランジスタは、低消費電力化および高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。
ここで、ＳＯＩトランジスタのしきい値電圧Ｖｔｈを調整するために、不純物のイオン注入をＳＯＩ層に行うことが行われている。そして、しきい値電圧Ｖｔｈと不純物濃度Ｎとの関係は、以下の式で与えることができる。
Ｖｔｈ＝ΨFB＋２ψF＋Ｑｄｅｐ／Ｃｏｘ ・・・（１）
ただし、
ψF＝（ｋＴ／ｑ）ｌｎ（Ｎ／ｎi） ・・・（２）
である。また、
ΨFB ：フラットバンド電圧
ｋ ：ボルツマン係数
ｑ ：電子の電荷量
Ｔ ：絶対温度
ｎi ：真性不純物濃度
Ｑｄｅｐ ：空乏層の電荷量
Ｃｏｘ ：単位面積当たりのゲート容量
である。（１）式から判るように、不純物濃度Ｎを変化させることにより、しきい値電圧Ｖｔｈを調整することができる。
特開２００１−３０８３３１号公報
しかしながら、ＳＯＩトランジスタを完全空乏化するには、ＳＯＩ層の膜厚を薄くする必要があり、膜厚のばらつきの割合が増大する。例えば、膜厚のばらつきが５０Åの場合、ＳＯＩ層の膜厚が１０００Åでは膜厚のばらつきの割合は５％であるのに対して、ＳＯＩ層の膜厚が２００Åでは膜厚のばらつきの割合は２５％となる。
このため、ＳＯＩ層の膜厚が薄くなると、ＳＯＩ層に注入されるトータルの不純物の注入量のばらつきが大きくなるとともに、チャネリング効果の影響も受け易くなり、空乏層の電荷量Qdepが変化し、しきい値電圧のばらつきが増大するという問題があった。
また、ＳＯＩ層の熱処理を行うと、ＳＯＩ層に注入された不純物はＳＯＩ層の深さ方向に均一に広がるようになる。このため、ＳＯＩ層の膜厚がばらつくと、ＳＯＩ層に注入されるトータルの不純物の注入量が同じでも、ボディ領域の不純物濃度Ｎがばらつくようになり、ΨFBとψFが変化し、しきい値電圧のばらつきが増大するという問題があった。
ＳＯＩトランジスタの微細化が進んだ場合、ゲート膜が薄くなりゲート容量Ｃｏｘが増大する。また、微細化に伴いＳＯＩ層が極薄膜化する。一方、モビリテイー劣化の観点からボデイ領域の不純物濃度Nを上げることができない。このことから、空乏領域の電荷（ボデイ領域の電荷）が減少する。従って、Ｖthを決定するQdep/Coxの効果が小さくなる。このため、微細化が進んだ完全空乏型SOIでは、Vthのばらつき低減に、ΨFBとψFの安定化がより重要になってくる。従って、ΨFBとψFを決めるボデイ領域の不純物濃度Nのばらつきを抑えるデバイス構造と技術が必要になってくる。
そこで、本発明の目的は、絶縁層上に形成された半導体層の膜厚がばらついた場合においても、半導体層の不純物濃度のばらつきを抑制することが可能な半導体装置および半導体装置の製造方法を提供することである。
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、絶縁体上に形成された半導体層と、濃度のピークの深さ方向の広がりが前記半導体層の膜厚より大きくなるように前記半導体層に導入された不純物と、前記半導体層上に形成されたゲート電極と、前記ゲート電極の側方に配置され、前記半導体層に形成されたソース／ドレイン層とを備えることを特徴とする。
これにより、絶縁層上に形成された半導体層の膜厚がばらついた場合においても、不純物濃度のピークを深さ方向に一定に保つことができる。このため、半導体層が薄膜化された場合においても、半導体層に注入される不純物濃度のばらつきを抑制することが可能となり、しきい値電圧のばらつきの増大を抑制しつつ、電界効果型トランジスタの低消費電力化、低電圧駆動化および高速化を図ることができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、絶縁体上に形成された半導体層に異なるエネルギーで不純物をイオン注入することにより、濃度のピークが前記半導体層の深さ方向の全体に渡って平坦化されるように、前記半導体層に前記不純物を分布させる工程と、前記不純物が注入された半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極の側方に配置されたソース／ドレイン層を前記半導体層に形成する工程とを備えることを特徴とする。
これにより、エネルギーを変えながらイオン注入を繰り返すことで、不純物濃度のピークを半導体層の深さ方向に一定に保つことができる。このため、半導体層が薄膜化された場合においても、半導体層に注入される不純物濃度のばらつきを抑制することが可能となり、しきい値電圧のばらつきの増大を抑制しつつ、電界効果型トランジスタの低消費電力化、低電圧駆動化および高速化を図ることができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、絶縁体上に形成された半導体層にＳｉ、ＧｅまたはＡｒをイオン注入することにより半導体層の表層にアモルファス層を形成する工程と、前記アモルファス層が形成された半導体層に不純物をイオン注入する工程と、前記不純物が注入された半導体層の熱処理を行うことにより、前記アモルファス層を結晶化する工程と、前記不純物が注入された半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極の側方に配置されたソース／ドレイン層を前記半導体層に形成する工程とを備えることを特徴とする。
これにより、チャネリング効果を抑制しつつ、半導体層に不純物をイオン注入することが可能となり、半導体層に注入されるトータルの不純物の注入量および濃度を安定させることができる。このため、半導体層が薄膜化された場合においても、半導体層に注入される不純物濃度のばらつきを抑制することが可能となり、しきい値電圧のばらつきの増大を抑制しつつ、電界効果型トランジスタの低消費電力化、低電圧駆動化および高速化を図ることができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、絶縁体上に形成された半導体層にＳｉ、ＧｅまたはＡｒをイオン注入することにより半導体層の表層にアモルファス層を形成する工程と、前記アモルファス層が形成された半導体層に異なるエネルギーで不純物をイオン注入することにより、濃度のピークが前記半導体層の深さ方向の全体に渡って平坦化されるように、前記半導体層に前記不純物を分布させる工程と、前記不純物が注入された半導体層の熱処理を行うことにより、前記アモルファス層を結晶化する工程と、前記不純物が注入された半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極の側方に配置されたソース／ドレイン層を前記半導体層に形成する工程とを備えることを特徴とする。
これにより、チャネリング効果を抑制しつつ、半導体層に不純物をイオン注入することが可能となり、半導体層に注入されるトータルの不純物の注入量及び濃度を安定させることが可能となるとともに、不純物濃度のピークを半導体層の深さ方向に一定に保つことができる。このため、半導体層が薄膜化された場合においても、半導体層に注入される不純物濃度のばらつきを抑制することが可能となり、しきい値電圧のばらつきの増大を抑制しつつ、電界効果型トランジスタの低消費電力化、低電圧駆動化および高速化を図ることができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、絶縁体上に形成された半導体層にＳｉ、ＧｅまたはＡｒをイオン注入することにより半導体層の表層にアモルファス層を形成する工程と、深さ方向の濃度のピークが前記アモルファス層内にくるように、前記アモルファス層が形成された半導体層に不純物をイオン注入する工程と、前記不純物が注入された半導体層の熱処理を行うことにより、前記アモルファス層を結晶化する工程と、前記不純物が注入された半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極の側方に配置されたソース／ドレイン層を前記半導体層に形成する工程とを備えることを特徴とする。
これにより、チャネリング効果を抑制しつつ、半導体層に不純物をイオン注入することが可能となり、半導体層に注入されるトータルの不純物の注入量を安定させることができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記半導体層の膜厚は５００Å以下であることを特徴とする。
これにより、半導体層に存在する欠陥の極近傍に半導体層と絶縁層との界面を配置することができ、半導体層に存在する点欠陥を効率よく界面に吸い込ませたり、転移などの結晶欠陥を滑り易くさせたりすることができる。このため、イオン注入時に発生した欠陥を除去するための熱処理の温度を下げることが可能となり、半導体層からの不純物の外方拡散を減らすことができる。このため、半導体層に存在する欠陥を除去しながら、不純物濃度の均一化を図ることが可能となり、半導体層の膜厚がばらついた場合においても、電界効果型トランジスタの信頼性を維持しつつ、しきい値電圧のばらつきを抑制することができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記不純物を前記半導体層に注入する前に、前記半導体層上にイオン通過膜を形成する工程をさらに備えることを特徴とする。
これにより、イオン通過膜を通して半導体層に不純物をイオン注入することが可能となる。このため、半導体層に不純物をイオン注入する時のエネルギーを大きくすることが可能となり、不純物濃度プロファイルを深さ方向にブロード化することができる。この結果、半導体層に注入された不純物の濃度を深さ方向に均一化することが可能となり、半導体層が薄膜化された場合においても、半導体層に注入される不純物濃度のばらつきを抑制することが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記イオン通過膜の膜厚は２００Å以上であることを特徴とする。
これにより、不純物濃度プロファイルが深さ方向に平坦となっている領域を、半導体層の深さ方向の位置に対応させることができる。このため、半導体層に注入された不純物の濃度を深さ方向に均一化することが可能となり、半導体層が薄膜化された場合においても、半導体層に注入される不純物濃度のばらつきを抑制することが可能となる。
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
図１（ａ）において、半導体基板１上には絶縁層２が形成され、絶縁層２上には半導体層３が形成されている。なお、半導体基板１および半導体層３の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅなどを用いることができ、絶縁層２としては、例えば、ＳｉＯ2、ＳｉＯＮまたはＳｉ3Ｎ4などの絶縁層または埋め込み絶縁膜を用いることができる。また、半導体層３が絶縁層２上に形成された半導体基板１としては、例えば、ＳＯＩ基板を用いることができ、ＳＯＩ基板としては、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｇｅｎ）基板、貼り合わせ基板またはレーザアニール基板などを用いることができる。また、半導体基板１の代わりに、サファイア、ガラスまたはセラミックなどの絶縁性基板を用いるようにしてもよい。また、半導体層３としては、単結晶半導体の他、多結晶半導体またはアモルファス半導体を用いるようにしてもよい。なお、半導体層３の膜厚は５００Å以下に設定することが好ましい。
そして、例えば、プラズマＣＶＤなどの方法により、イオン通過膜４を半導体層３上に堆積する。なお、イオン通過膜４としては、例えば、酸化膜や窒化膜などの絶縁膜を用いることができる。また、イオン通過膜４の膜厚は２００Å以上に設定することが好ましい。
次に、図１（ｂ）に示すように、イオン通過膜４を通して異なるエネルギーで不純物のイオン注入ＩＰ１〜ＩＰ４を半導体層３に行うことにより、不純物濃度のトータルのピークＰ１が半導体層３の深さ方向の全体に渡って平坦化されるように、半導体層３に不純物を分布させる。ここで、不純物濃度のトータルのピークＰ１を半導体層３の深さ方向の全体に渡って平坦化することにより、絶縁層２上に形成された半導体層３の膜厚がばらついた場合においても、半導体層３に注入された不純物濃度のピークを深さ方向に一定に保つことができる。
また、半導体層３の膜厚がばらついた場合においても、半導体層３上の表面酸化膜や絶縁層２にも半導体層３と同じ濃度の不純物を注入することができる。このため、半導体層３と表面酸化膜との界面や半導体層３と絶縁層２との界面における不純物の挙動を熱処理条件のみで決定することができ、半導体層３の膜厚に依存することなく、半導体層３の不純物濃度を決定することができる。
さらに、半導体層３の膜厚を５００Å以下に設定することにより、点欠陥（格子間元素や空孔）を吸収したり、転移などの結晶欠陥を滑らせたりする役割を持つ半導体層３と絶縁層２との界面を、半導体層３に存在する欠陥の極近傍に配置することができる。このため、イオン注入時に発生した欠陥を除去するための熱処理の温度を下げることが可能となり、半導体層３からの不純物の外方拡散を減らすことができる。このため、半導体層３に存在する欠陥を除去しながら、半導体層３に注入された不純物の濃度を均一化することが可能となり、半導体層３の膜厚がばらついた場合においても、しきい値電圧のばらつきを抑制することができる。
さらに、イオン通過膜４の膜厚を２００Å以上に設定することにより、不純物濃度プロファイルが深さ方向に平坦となっている領域を半導体層３の深さ方向の位置に対応させることができ、半導体層３に注入された不純物の濃度を深さ方向に均一化することが可能となる。
図２は、本発明の一実施形態に係る不純物プロファイルを示す図である。
図２において、Ｂをイオン注入した場合、Ｂの注入深さが２００Å以上の範囲で不純物濃度が均一化することが判る。このため、イオン通過膜４の膜厚を２００Å以上に設定することにより、不純物濃度プロファイルが深さ方向に平坦となっている領域を半導体層３の深さ方向の位置に対応させることができる。
次に、図１（ｃ）に示すように、半導体層３上のイオン通過膜４を除去する。そして、フォトリソグラフィー技術およびエッチング技術を用いて半導体層３をパターニングすることにより、半導体層３をメサ素子分離する。
そして、半導体層３の熱酸化を行うことにより、半導体層３の表面にゲート絶縁膜５を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜５が形成された半導体層３上に多結晶シリコン層を形成し、フォトリソグラフィー技術およびドライエッチング技術を用いて、多結晶シリコン層のパターニングを行うことにより、ゲート絶縁膜５上にゲート電極６を形成する。そして、ゲート電極６をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体層３内にイオン注入することにより、ゲート電極６の両側に配置された低濃度不純物導入層からなるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）層７を半導体層３に形成する。
そして、ＣＶＤなどの方法により、ＬＤＤ層７が形成された半導体層３上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極６の側壁にサイドウォール８をそれぞれ形成する。そして、ゲート電極６およびサイドウォール８をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体層３内にイオン注入することにより、サイドウォール９の側方に配置された高濃度不純物導入層からなるソース層９ａおよびドレイン層９ｂを半導体層３に形成する。
これにより、絶縁層２上に形成された半導体層３の膜厚がばらついた場合においても、不純物濃度のピークを深さ方向に一定に保つことができる。このため、半導体層３が薄膜化された場合においても、半導体層３に注入される不純物濃度のばらつきを抑制することが可能となり、しきい値電圧のばらつきの増大を抑制しつつ、電界効果型トランジスタの低消費電力化、低電圧駆動化および高速化を図ることができる。
なお、上述した実施形態では、イオン通過膜４を通してイオン注入ＩＰ１〜ＩＰ４を行う方法について説明したが、イオン通過膜４はなくてもよい。
また、上述した実施形態では、不純物濃度のトータルのピークＰ１を平坦化するために、異なるエネルギーで不純物のイオン注入ＩＰ１〜ＩＰ４を行う方法について説明したが、重さの異なる元素を組み合わせてイオン注入を行うようにしてもよい。例えば、半導体層３の膜厚を３００Å以下に設定し、膜厚が２００Å以上のイオン通過膜４を半導体層３上に形成する。そして、11Ｂおよび31Ｐをそれぞれ３ｋｅＶ、１０ｋｅＶ以上のエネルギーでイオン注入するようにしてもよい。
図３および図４は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
図３（ａ）において、半導体基板１１上には絶縁層１２が形成され、絶縁層１２上には半導体層１３が形成されている。そして、例えば、プラズマＣＶＤなどの方法により、イオン通過膜１４を半導体層１３上に堆積する。
次に、図３（ｂ）に示すように、Ｓｉ、ＧｅまたはＡｒのイオン注入ＩＰ１０を半導体層１３に行うことにより、半導体層１３の表層にアモルファス層を１３´を形成する。
次に、図３（ｃ）に示すように、イオン通過膜１４およびアモルファス層を１３´を通して異なるエネルギーで不純物のイオン注入ＩＰ１１〜ＩＰ１４を半導体層１３に行うことにより、不純物濃度のトータルのピークＰ２が半導体層１３の深さ方向の全体に渡って平坦化されるように、半導体層１３に不純物を分布させる。
ここで、アモルファス層を１３´を通して不純物のイオン注入ＩＰ１１〜ＩＰ１４を半導体層１３に行うことにより、チャネリング効果を抑制することが可能となり、半導体層１３に注入されるトータルの不純物の注入量を安定させることが可能となるとともに、不純物濃度のピークを半導体層１３の深さ方向に一定に保つことができる。このため、半導体層１３が薄膜化された場合においても、半導体層１３に注入される不純物濃度のばらつきを抑制することが可能となり、しきい値電圧のばらつきの増大を抑制しつつ、電界効果型トランジスタの低消費電力化、低電圧駆動化および高速化を図ることができる。
次に、図４（ａ）に示すように、アモルファス層１３´の熱処理を行うことにより、アモルファス層１３´を固層成長し結晶化する。
次に、図４（ｂ）に示すように、半導体層１３上のイオン通過膜１４を除去する。そして、フォトリソグラフィー技術およびエッチング技術を用いて半導体層１３をパターニングすることにより、半導体層１３をメサ素子分離する。
そして、半導体層１３の熱酸化を行うことにより、半導体層１３の表面にゲート絶縁膜１５を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜１５が形成された半導体層１３上に多結晶シリコン層を形成し、フォトリソグラフィー技術およびドライエッチング技術を用いて、多結晶シリコン層のパターニングを行うことにより、ゲート絶縁膜１５上にゲート電極１６を形成する。そして、ゲート電極１６をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体層１３内にイオン注入することにより、ゲート電極１６の両側に配置された低濃度不純物導入層からなるＬＤＤ層１７を半導体層１３に形成する。
そして、ＣＶＤなどの方法により、ＬＤＤ層１７が形成された半導体層１３上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極１６の側壁にサイドウォール１８をそれぞれ形成する。そして、ゲート電極１６およびサイドウォール１８をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体層１３内にイオン注入することにより、サイドウォール１９の側方に配置された高濃度不純物導入層からなるソース層１９ａおよびドレイン層１９ｂを半導体層１３に形成する。
なお、上述した実施形態では、アモルファス層１３´を結晶化するために、アモルファス層１３´の熱処理を行う方法について説明したが、イオン注入ＩＰ１１〜ＩＰ１４を行った後、イオン通過膜１４とともにアモルファス層１３´をエッチング除去するようにしもよい。
また、上述した実施形態では、不純物のイオン注入ＩＰ１１〜ＩＰ１４を４回だけ繰り返す方法について説明したが、不純物のイオン注入ＩＰ１１〜ＩＰ１４の回数は４回より少なくてもよいし、４回より多くてもよい。また、アモルファス層１３´を通して不純物のイオン注入ＩＰ１１〜ＩＰ１４を行う場合、深さ方向の濃度のピークがアモルファス層１３´内にくるようにすることが好ましい。
本発明の第１実施形態に係る半導体装置の製造方法を示す断面図。 本発明の一実施形態に係る不純物プロファイルを示す図。 本発明の第２実施形態に係る半導体装置の製造方法を示す断面図。 本発明の第２実施形態に係る半導体装置の製造方法を示す断面図。
符号の説明
１、１１ 半導体基板、２、１２ 絶縁層、３、１３ 半導体層、４、１４ イオン通過膜、５、１５ ゲート絶縁膜、６、１６ ゲート電極、７、１７ ＬＤＤ層、８、１８ サイドウォールスペーサ、９ａ、１９ａ ソース層、９ｂ、１９ｂ ドレイン層、１３´ アモルファス層、ＩＰ１〜ＩＰ４、ＩＰ１０〜ＩＰ１４ イオン注入、Ｐ１、Ｐ２ ピーク

Claims (8)

  1. 絶縁体上に形成された半導体層と、
    濃度のピークの深さ方向の広がりが前記半導体層の膜厚より大きくなるように前記半導体層に導入された不純物と、
    前記半導体層上に形成されたゲート電極と、
    前記ゲート電極の側方に配置され、前記半導体層に形成されたソース／ドレイン層とを備えることを特徴とする半導体装置。
  2. 絶縁体上に形成された半導体層に異なるエネルギーで不純物をイオン注入することにより、濃度のピークが前記半導体層の深さ方向の全体に渡って平坦化されるように、前記半導体層に前記不純物を分布させる工程と、
    前記不純物が注入された半導体層上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上にゲート電極を形成する工程と、
    前記ゲート電極の側方に配置されたソース／ドレイン層を前記半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
  3. 絶縁体上に形成された半導体層にＳｉ、ＧｅまたはＡｒをイオン注入することにより半導体層の表層にアモルファス層を形成する工程と、
    前記アモルファス層が形成された半導体層に不純物をイオン注入する工程と、
    前記不純物が注入された半導体層の熱処理を行うことにより、前記アモルファス層を結晶化する工程と、
    前記不純物が注入された半導体層上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上にゲート電極を形成する工程と、
    前記ゲート電極の側方に配置されたソース／ドレイン層を前記半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
  4. 絶縁体上に形成された半導体層にＳｉ、ＧｅまたはＡｒをイオン注入することにより半導体層の表層にアモルファス層を形成する工程と、
    前記アモルファス層が形成された半導体層に異なるエネルギーで不純物をイオン注入することにより、濃度のピークが前記半導体層の深さ方向の全体に渡って平坦化されるように、前記半導体層に前記不純物を分布させる工程と、
    前記不純物が注入された半導体層の熱処理を行うことにより、前記アモルファス層を結晶化する工程と、
    前記不純物が注入された半導体層上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上にゲート電極を形成する工程と、
    前記ゲート電極の側方に配置されたソース／ドレイン層を前記半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
  5. 絶縁体上に形成された半導体層にＳｉ、ＧｅまたはＡｒをイオン注入することにより半導体層の表層にアモルファス層を形成する工程と、
    深さ方向の濃度のピークが前記アモルファス層内にくるように、前記アモルファス層が形成された半導体層に不純物をイオン注入する工程と、
    前記不純物が注入された半導体層の熱処理を行うことにより、前記アモルファス層を結晶化する工程と、
    前記不純物が注入された半導体層上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上にゲート電極を形成する工程と、
    前記ゲート電極の側方に配置されたソース／ドレイン層を前記半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
  6. 前記半導体層の膜厚は５００Å以下であることを特徴とする請求項２から５のいずれか１項記載の半導体装置の製造方法。
  7. 前記不純物を前記半導体層に注入する前に、前記半導体層上にイオン通過膜を形成する工程をさらに備えることを特徴とする請求項２から６のいずれか１項記載の半導体装置の製造方法。
  8. 前記イオン通過膜の膜厚は２００Å以上であることを特徴とする請求項７記載の半導体装置の製造方法。
JP2004245189A 2004-08-25 2004-08-25 半導体装置および半導体装置の製造方法 Pending JP2006066510A (ja)

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* Cited by examiner, † Cited by third party
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JP2007027200A (ja) * 2005-07-12 2007-02-01 Seiko Instruments Inc 半導体装置の製造方法
KR101614580B1 (ko) 2012-08-03 2016-04-21 후지쯔 세미컨덕터 가부시키가이샤 반도체 장치와 그 제조 방법

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* Cited by examiner, † Cited by third party
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JP2007027200A (ja) * 2005-07-12 2007-02-01 Seiko Instruments Inc 半導体装置の製造方法
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