CN103579119A - 一种eeprom存储单元的制造方法 - Google Patents
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Abstract
本发明公开了一种EEPROM存储单元的制造方法，在场氧形成后，直接生长高压氧化层,在隧道区域光刻定义隧道区窗口，以高压氧化层作为隧道区离子注入的阻挡层进行离子注入，然后进行自对准的隧道区窗口湿法刻蚀,然后生长隧道氧化层。由于高压氧化层经离子注入后蚀刻率会相对较快，并且湿法蚀刻各向同性的影响相对减小，所以本发明的EEPROM存储单元的制造方法可改善隧道区窗口的图形更圆滑，制造的EPROM存储单元可靠性高。同时本发明的EEPROM存储单元的制造方法，以隧道区窗口处的高压氧化层作为隧道区离子注入的隔离层离子注入的阻挡层，使隧道区窗口经过一次光刻就能形成，工艺流程简单，生产成本低。
Description
技术领域
本发明涉及半导体技术，特别涉及一种EEPROM存储单元的制造方法。
背景技术
一种EEPROM（Electrically Erasable Programmable Read-Only Memory，电可擦可编程只读存储器）的存储单元如图l所示，包括一存储晶体管和一选择晶体管。其中所述选择晶体管的栅极接字线，漏极接位线，源区和所述存储晶体管的漏区共用一个扩散区；所述存储晶体管包括源区、漏区以及源漏间的隧道区，还包括多晶硅浮栅、控制栅介质层、控制栅，所述存储晶体管源区接一源极，控制栅接一控制栅极，漏区和所述选择晶体管的源区共用一个扩散区。控制栅介质层的结构通常为0N0（氧化硅-氮化硅-氧化硅）结构。
该种EEPROM（Electrically Erasable Programmable Read-Only Memory，电可擦可编程只读存储器）存储单元的制造方法通常如图2到图12所示，包括以下步骤：
一.在P型硅衬底10上形成场氧11；
二.在场氧11间的P型硅衬底10上生长一层较薄（如210埃）的牺牲氧化层12；
三．通过光刻胶13在牺牲氧化层12上定义相隔离的第一离子注入区域和第二离子注入区域，第一离子注入区域位于第二离子注入区域左侧，如图2所示；
四.在定义的第一离子注入区域、第二离子注入区域注入N型离子，如图3所示；如果N型离子采用As，注入能量可以为70Kev，注入剂量可以为2.5E14个原子每平方厘米；如果N型离子采用P，注入能量可以为60Kev，注入剂量可以为7E13个原子每平方厘米；
五.去除光刻胶13，做离子活化，第一离子注入区域离子活化形成N阱区25，第二离子注入区域离子活化形成隧道区26，N阱区25同隧道区26相隔离，如图4所示；离子活化的温度可以为1000摄氏度，时间可以为50分钟；
六.去除牺牲氧化层12，在场氧11间的P型硅衬底10上生长一层较厚（如300埃）的高压氧化层14，如图5所示；因为经过步骤三到五，硅片的表面会有很多损伤，牺牲氧化层损伤12也很严重，因此需要去掉牺牲氧化层12后生长一层高压氧化层14来消除这些损伤；
七.通过光刻胶13在隧道区26定义遂道区窗口，如图6所示；
八.湿法刻蚀，去除遂道区窗口的高压氧化层14，如图7所示；
九.去除光刻胶13，在硅片上生长遂道氧化层15，如图8所示，遂道区窗口处的遂道氧化层15厚度约83埃；
十.在遂道氧化层15上形成多晶硅浮栅16，多晶硅浮栅16位于N阱区25右部到遂道区窗口上方，如图9所示，多晶硅浮栅16厚度约为1500埃；
十一.在多晶硅浮栅16上面及侧面形成控制栅介质层17,如图10所示；控制栅介质层17为0N0（氧化硅-氮化硅-氧化硅）结构；
十二.在硅片上依次淀积控制栅多晶硅层18、WSi层19，如图11所示，控制栅多晶硅层18厚度约为1500埃，WSi层19厚度约为1500埃；
十三.光刻刻蚀后进行N型离子注入，形成存储晶体管的源区21、扩散区22、选择晶体管的漏区23；存储晶体管的源区21形成在控制栅介质层17左侧的N阱区25，扩散区22形成在控制栅介质层17右侧的P型硅衬底10，并与隧道区26右部连通，如图12所示。
十四.进行后续工艺，形成EEPROM存储单元。
上述EEPROM存储单元的制造方法，在场氧后到多晶硅浮栅形成之前需要两次光刻工艺，工艺流程复杂，生产成本高。
发明内容
本发明要解决的技术问题是提供一种EEPROM存储单元的制造方法，工艺流程简单，生产成本低。
为解决上述技术问题，本发明提供的一种EEPROM存储单元的制造方法，其包括以下步骤：
一.在P型硅衬底上形成场氧；
二.在场氧间的P型硅衬底上生长一层高压氧化层；
三．通过光刻胶在高压氧化层上定义隧道区窗口；
四.在定义的隧道区窗口下的P型硅衬底注入N型离子；
五.湿法刻蚀，去除遂道区窗口的高压氧化层；
六.去除光刻胶，在硅片上生长遂道氧化层；
七.进行离子活化，隧道区窗口周边的P型硅衬底形成遂道区；
八.在遂道氧化层上形成多晶硅浮栅，多晶硅浮栅位于遂道区窗口到遂道区左侧的P型硅衬底上方；
九.在多晶硅浮栅上面及侧面形成控制栅介质层；
十.在硅片上依次淀积控制栅多晶硅层、WSi层；
十一.光刻刻蚀后进行N型离子注入，形成存储晶体管的源区、扩散区、选择晶体管的漏区；存储晶体管的源区形成在控制栅介质层左侧的P型硅衬底中并与遂道区隔离，扩散区形成在控制栅介质层右侧的P型硅衬底中并与隧道区右部连通；
十二.进行后续工艺，形成EEPROM存储单元。
本发明的EEPROM存储单元的制造方法，在场氧形成后，直接生长高压氧化层,在隧道区域光刻定义隧道区窗口，以高压氧化层作为隧道区离子注入的阻挡层进行离子注入，然后进行自对准的隧道区窗口湿法刻蚀,然后生长隧道氧化层。由于高压氧化层经离子注入后蚀刻率会相对较快，并且湿法蚀刻各向同性的影响相对减小，所以本发明的EEPROM存储单元的制造方法可改善隧道区窗口的图形更圆滑，制造的EPROM存储单元可靠性高。同时本发明的EEPROM存储单元的制造方法，以隧道区窗口处的高压氧化层作为隧道区离子注入的隔离层离子注入的阻挡层，使隧道区窗口经过一次光刻就能形成，工艺流程简单，生产成本低。
附图说明
为了更清楚地说明本发明的技术方案，下面对本发明所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是一种EEPROM存储单元的结构示意图；
图2是现有的一种EEPROM存储单元的制造方法的步骤三示意图；
图3是现有的一种EEPROM存储单元的制造方法的步骤四示意图；
图4是现有的一种EEPROM存储单元的制造方法的步骤五示意图；
图5是现有的一种EEPROM存储单元的制造方法的步骤六示意图；
图6是现有的一种EEPROM存储单元的制造方法的步骤七示意图；
图7是现有的一种EEPROM存储单元的制造方法的步骤八示意图；
图8是现有的一种EEPROM存储单元的制造方法的步骤九示意图；
图9是现有的一种EEPROM存储单元的制造方法的步骤十示意图；
图10是现有的一种EEPROM存储单元的制造方法的步骤十一示意图；
图11是现有的一种EEPROM存储单元的制造方法的步骤十二示意图；
图12是现有的一种EEPROM存储单元的制造方法的步骤十三示意图；
图13是本发明的一种EEPROM存储单元的制造方法一实施方式的步骤三示意图；
图14是本发明的一种EEPROM存储单元的制造方法一实施方式的步骤四示意图；
图15是本发明的一种EEPROM存储单元的制造方法一实施方式的步骤五示意图；
图16是本发明的一种EEPROM存储单元的制造方法一实施方式的步骤六示意图；
图17是本发明的一种EEPROM存储单元的制造方法一实施方式的步骤七示意图；
图18是本发明的一种EEPROM存储单元的制造方法一实施方式的步骤八示意图；
图19是本发明的一种EEPROM存储单元的制造方法一实施方式的步骤九示意图；
图20是本发明的一种EEPROM存储单元的制造方法一实施方式的步骤十示意图；
图21是本发明的一种EEPROM存储单元的制造方法一实施方式的步骤十一示意图。
具体实施方式
下面将结合附图，对本发明中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。
一种EEPROM（Electrically Erasable Programmable Read-Only Memory，电可擦可编程只读存储器）的存储单元如图l所示，包括一存储晶体管和一选择晶体管。其中所述选择晶体管的栅极接字线，漏极接位线，源区和所述存储晶体管的漏区共用一个扩散区；所述存储晶体管包括源区、漏区以及源漏间的隧道区，还包括多晶硅浮栅、控制栅介质层、控制栅，所述存储晶体管源区接一源极，控制栅接一控制栅极，漏区和所述选择晶体管的源区共用一个扩散区。
该种EEPROM（Electrically Erasable Programmable Read-Only Memory，电可擦可编程只读存储器）存储单元的制造方法一实施方式如图13到图21所示，包括以下步骤：
一.在P型硅衬底10上形成场氧11；
二.在场氧11间的P型硅衬底10上生长一层厚的高压氧化层14，较佳的，高压氧化层14的厚度在290埃到310埃之间，如可以为300埃；
三．通过光刻胶13在高压氧化层14上定义隧道区窗口，如图13所示；
四.以高压氧化层14作为离子注入的牺牲层，在定义的隧道区窗口下的P型硅衬底10注入N型离子，如图14所示；如果N型离子采用As，注入能量可以为70Kev到90Kev，注入剂量可以为2E14到3E14个原子每平方厘米；如果N型离子采用P，注入能量可以为50Kev到70Kev，注入剂量可以为6E14到8E14个原子每平方厘米；
五.湿法刻蚀，去除遂道区窗口的高压氧化层14，如图15所示；湿法刻蚀可以避免损伤硅衬底，保证存储单元的可靠性；
六.去除光刻胶13，在硅片上生长遂道氧化层15，如图16所示，在遂道区窗口处生长的遂道氧化层15厚度约为80埃到86埃；
七.进行离子活化，隧道区窗口周边的P型硅衬底形成遂道区26，如图17所示；离子活化的温度可以为1000摄氏度，时间可以为50分钟；
八.在遂道氧化层15上形成多晶硅浮栅16，多晶硅浮栅16位于遂道区窗口到遂道区26左侧的P型硅衬底10上方，如图18所示，多晶硅浮栅16的厚度约为1450埃到1550埃；
九.在多晶硅浮栅16上面及侧面形成控制栅介质层17,如图19所示；控制栅介质层17可以为0N0（氧化硅-氮化硅-氧化硅）结构；
十.在硅片上依次淀积控制栅多晶硅层18、WSi层19，如图20所示，控制栅多晶硅层18的厚度约为1500埃，WSi层19的厚度约为1500埃；
十一.光刻刻蚀后进行N型离子注入，形成存储晶体管的源区21、扩散区22、选择晶体管的漏区23；存储晶体管的源区21形成在控制栅介质层17左侧的P型硅衬底10中并与遂道区26隔离，扩散区22形成在控制栅介质层17右侧的P型硅衬底10中并与隧道区26右部连通，如图21所示；
十二.进行后续工艺，形成EEPROM存储单元。
本发明的EEPROM存储单元的制造方法，在场氧形成后，直接生长高压氧化层,在隧道区域光刻定义隧道区窗口，以高压氧化层作为隧道区离子注入的阻挡层进行离子注入，然后进行自对准的隧道区窗口湿法刻蚀,然后生长隧道氧化层。由于高压氧化层经离子注入后蚀刻率会相对较快，并且湿法蚀刻各向同性的影响相对减小，所以本发明的EEPROM存储单元的制造方法可改善隧道区窗口的图形更圆滑，制造的EPROM存储单元可靠性高。同时本发明的EEPROM存储单元的制造方法，以隧道区窗口处的高压氧化层作为隧道区离子注入的隔离层离子注入的阻挡层，使隧道区窗口经过一次光刻就能形成，工艺流程简单，生产成本低。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。
Claims (9)
1.一种EEPROM存储单元的制造方法，其特征在于，包括以下步骤：
一.在P型硅衬底上形成场氧；
二.在场氧间的P型硅衬底上生长一层高压氧化层；
三．通过光刻胶在高压氧化层上定义隧道区窗口；
四.在定义的隧道区窗口下的P型硅衬底注入N型离子；
五.湿法刻蚀，去除遂道区窗口的高压氧化层；
六.去除光刻胶，在硅片上生长遂道氧化层；
七.进行离子活化，隧道区窗口周边的P型硅衬底形成遂道区；
八.在遂道氧化层上形成多晶硅浮栅，多晶硅浮栅位于遂道区窗口到遂道区左侧的P型硅衬底上方；
九.在多晶硅浮栅上面及侧面形成控制栅介质层；
十.在硅片上依次淀积控制栅多晶硅层、WSi层；
十一.光刻刻蚀后进行N型离子注入，形成存储晶体管的源区、扩散区、选择晶体管的漏区；存储晶体管的源区形成在控制栅介质层左侧的P型硅衬底中并与遂道区隔离，扩散区形成在控制栅介质层右侧的P型硅衬底中并与隧道区右部连通；
十二.进行后续工艺，形成EEPROM存储单元。
2.根据权利要求1所述的一种EEPROM存储单元的制造方法，其特征在于，
所述高压氧化层的厚度在290埃到310埃之间。
3.根据权利要求1所述的一种EEPROM存储单元的制造方法，其特征在于，
步骤四中，注入N型离子为As，注入能量为70Kev到90Kev，注入剂量为2E14到3E14个原子每平方厘米。
4.根据权利要求1所述的一种EEPROM存储单元的制造方法，其特征在于，
步骤四中，注入N型离子为P，注入能量为50Kev到70Kev，注入剂量为6E14到8E14个原子每平方厘米。
5.根据权利要求1所述的一种EEPROM存储单元的制造方法，其特征在于，
步骤六中，在遂道区窗口处生长的遂道氧化层厚度为80埃到86埃。
6.根据权利要求1所述的一种EEPROM存储单元的制造方法，其特征在于，
步骤七中，离子活化的温度为1000摄氏度，时间为50分钟。
7.根据权利要求1所述的一种EEPROM存储单元的制造方法，其特征在于，
步骤八中，多晶硅浮栅的厚度为1450埃到1550埃。
8.根据权利要求1所述的一种EEPROM存储单元的制造方法，其特征在于，步骤九中，控制栅介质层为0N0结构。
9.根据权利要求1所述的一种EEPROM存储单元的制造方法，其特征在于，步骤十中，控制栅多晶硅层的厚度为1500埃，WSi层的厚度约为1500埃。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| ASS | Succession or assignment of patent right |
Owner name: SHANGHAI HUAHONG GRACE SEMICONDUCTOR MANUFACTURING Free format text: FORMER OWNER: HUAHONG NEC ELECTRONICS CO LTD, SHANGHAI Effective date: 20140117 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| COR | Change of bibliographic data |
Free format text: CORRECT: ADDRESS; FROM: 201206 PUDONG NEW AREA, SHANGHAI TO: 201203 PUDONG NEW AREA, SHANGHAI |
|
| TA01 | Transfer of patent application right |
Effective date of registration: 20140117 Address after: 201203 Shanghai city Zuchongzhi road Pudong New Area Zhangjiang hi tech Park No. 1399 Applicant after: Shanghai Huahong Grace Semiconductor Manufacturing Corporation Address before: 201206, Shanghai, Pudong New Area, Sichuan Road, No. 1188 Bridge Applicant before: Shanghai Huahong NEC Electronics Co., Ltd. |
|
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |