CN103515531B - 具有多水平单元的非易失性存储装置及其编程方法 - Google Patents

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Abstract

本发明提供了包括多水平单元的非易失性存储装置及其编程方法。该装置包括第一导电图案和第二导电图案。另外，该装置包括在第一导电图案与第二导电图案之间的电极结构和数据存储图案。数据存储图案可包括相变材料，数据存储图案的第一部分的第一垂直厚度可以小于数据存储图案的第二部分的第二垂直厚度。电极结构可包括第一电极和第二电极，第一电极的垂直厚度可以大于第二电极的垂直厚度。

Description

具有多水平单元的非易失性存储装置及其编程方法
技术领域
本公开总体地涉及电子技术领域，具体地涉及半导体器件。
背景技术
因为多水平单元（multi-level unit）能够在一个单元中存储多位数据而不增大存储器尺寸，所以可考虑具有多水平单元的相变随机存取存储器（PRAM），以增大存储密度。PRAM中的多水平单元可以由具有几个电阻水平的单元实现。
发明内容
一种非易失性存储装置可包括：在衬底上的第一导电图案；在第一导电图案上的开关器件；以及在开关器件上的电极结构。该装置可还包括：自对准于电极结构的数据存储图案；以及在数据存储图案上的第二导电图案。电极结构可包括第一电极和第二电极，第一电极电连接到开关器件并且与数据存储图案接触，第二电极电连接到开关器件并且与数据存储图案接触，第二电极具有比第一电极大的电阻率。
在不同实施例中，第二电极可包括具有比包括在第一电极中的材料大的电阻率的材料。
根据不同实施例，该装置可还包括：第一电阻图案，在第一电极与第二电极之间；以及第二电阻图案，在第二电极的与第一电阻图案相反的表面上。
在不同实施例中，第一电阻图案和第二电阻图案可包括具有比第一电极和第二电极大的电阻率的材料。
根据不同实施例，第一电阻图案和第二电阻图案可包括绝缘材料。
在不同实施例中，第一电阻图案可包括与第二电阻图案包括的材料不同的材料。
根据不同实施例，第一电阻图案和第二电阻图案可具有不同的宽度。
一种非易失性存储装置的编程方法，该非易失性存储装置包括数据存储图案，数据存储图案相应于施加到电极结构的电流而具有第一电阻水平、大于第一电阻水平的第二电阻水平、大于第二电阻水平的第三电阻水平以及大于第三电阻水平的第四电阻水平，其中电流是可选择的，以提供第一置位电流、大于第一置位电流的第二置位电流、第一复位电流以及大于第一复位电流的第二复位电流或者其顺序组合，该编程方法可包括：将第二置位电流和第一复位电流顺序地施加到电极结构以使得数据存储图案具有第二电阻水平。
在不同实施例中，非易失性存储装置可还包括在电极结构的侧面上的第一导电图案和第二导电图案。在电流脉冲被施加在第一导电图案与第二导电图案之间之后，第一置位电流和第二置位电流的每个可具有骤降波形，该骤降波形具有与第一复位电流和第二复位电流相比更低的骤降速度。在电流脉冲被施加在第一导电图案与第二导电图案之间之后，第一复位电流和第二复位电流的每个可具有骤降波形，该骤降波形具有与第一置位电流和第二置位电流相比更高的骤降速度。
根据不同实施例，该编程方法可还包括：将第二置位电流施加到电极结构以使得数据存储图案具有第一电阻水平。
在不同实施例中，该编程方法可还包括：将第二复位电流和第一置位电流顺序地施加到电极结构以使得数据存储图案具有第三电阻水平。
根据不同实施例，该编程方法可还包括：将第二复位电流施加到电极结构以使得数据存储图案具有第四电阻水平。
在不同实施例中，该非易失性存储装置可还包括电连接到电极结构的开关器件，该电极结构可包括：第一电极，与数据存储图案接触；以及第二电极，与数据存储图案接触。第二电极可具有小于第一电极的垂直高度。
根据不同实施例，当数据存储图案具有第二电阻水平时，数据存储图案的接触第一电极的部分可处于非晶态，数据存储图案的剩余部分可处于结晶态。
在不同实施例中，电极结构可还包括第一电阻图案和第二电阻图案。此外，第一电极可包括第一上部和第一下部，该第一上部具有大于水平宽度的垂直高度，该第一下部具有大于垂直高度的水平宽度。第二电极可包括第二上部和第二下部，该第二上部具有大于水平宽度的垂直高度，该第二下部具有大于垂直高度的水平宽度。第一电阻图案可接触第一上部的侧壁和第一下部的顶表面，第二电阻图案可以接触第二上部的侧壁和第二下部的顶表面。
一种非易失性存储装置可包括：在衬底上的第一导电图案。该装置可还包括在第一导电图案上的电极结构，该电极结构可电连接到第一导电图案。该装置可还包括在电极结构上的第二导电图案和在电极结构与第二导电图案之间的包括相变材料的数据存储图案。数据存储图案的第一部分的第一垂直厚度可以小于数据存储图案的第二部分的第二垂直厚度。
在不同实施例中，电极结构可包括：第一电极，接触数据存储图案的第一部分；以及第二电极，接触数据存储图案的第二部分。
根据不同实施例，第一电极的垂直厚度可以大于第二电极的垂直厚度。
在不同实施例中，第一电极和第二电极的下表面可以在相等的水平上接触第一导电图案。
根据不同实施例，相对于第一导电图案，第一电极的上表面可设置得比第二电极的上表面高。
在不同实施例中，第一电极和第二电极可具有L形状。
根据不同实施例，第一电极可具有不同于第二电极的电阻率。
在不同实施例中，第一电极和第二电极可具有不同的宽度。
根据不同实施例，该装置可还包括：第一电阻图案，在第一电极与第二电极之间；以及第二电阻图案，在第二电极的与第一电阻图案相反的表面上。
在不同实施例中，第一电阻图案和第二电阻图案可包括具有比第一电极和第二电极大的电阻率的材料。
根据不同实施例，第一电阻图案和第二电阻图案可包括绝缘材料。
在不同实施例中，第一电阻图案可包括与第二电阻图案包括的材料不同的材料。
根据不同实施例，第一电阻图案和第二电阻图案可具有不同的宽度。
在不同实施例中，数据存储图案可包括第一数据存储图案，该装置还包括直接相邻于第一数据存储图案设置的第二数据存储图案。第一数据存储图案和第二数据存储图案可具有关于在第一数据存储图案与第二数据存储图案之间延伸的轴而相对于彼此对称的形状。
根据不同实施例，电极结构可包括第一电极结构，该装置可还包括直接相邻于第一电极结构设置的第二电极结构。第一电极结构和第二电极结构可具有关于在第一电极结构与第二电极结构之间延伸的轴而相对于彼此对称的形状。
附图说明
图1是示出根据本发明构思的一些实施例的非易失性存储装置的透视图；
图2是示出根据本发明构思的一些实施例的非易失性存储装置的分解透视图；
图3是示出根据本发明构思的一些实施例的非易失性存储装置的布局；
图4是沿着图3的线I-I'截取的截面图；
图5至图15、图16A至图16C以及图17A至图17E是放大图，示出根据本发明构思的一些实施例的图4的部分；
图18至图21是截面图，示出根据本发明构思的一些实施例的非易失性存储装置的操作方法；
图22至图35是沿着图3的线I-I'和II-II'截取的截面图，示出根据本发明构思的一些实施例的非易失性存储装置的制造方法；
图36是系统框图，示出包括根据本发明构思的一些实施例的非易失性存储装置的电子设备的示例；以及
图37以及图38分别是透视图和系统框图，示出包括根据本发明构思的一些实施例的非易失性存储装置的电子设备的示例。
具体实施方式
以下参考附图描述示例实施例。许多不同的形式和实施例是可能的而没有背离此公开的精神和教导，因此该公开不应被解释为限于在此阐述的示例实施例。而是，这些示例实施例被提供而使得此公开将是彻底的和完整的，并且将向本领域技术人员传达公开的范围。在附图中，为了清楚可以夸大层和区域的尺寸和相对尺寸。通篇相似的附图标记指代相似的元件。
在此参照截面图示描述本发明构思的示例实施例，该截面图示是理想化的实施例的示意图和示例实施例的中间结构。这样，由于例如制造技术和/或容差导致的图示的形状的变化是被预期的。因此，本发明构思的示例实施例不应被解释为限于在此图示的具体形状，而是包括例如由制造导致的形状上的偏差。
除非另有界定，这里使用的所有术语（包括技术术语和科学术语）具有本发明所属领域的普通技术人员一般理解的相同的涵义。还将理解，诸如那些在通用字典中定义的术语应被解释为具有与在相关技术的上下文中它们的涵义一致的涵义，而不应解释为理想化或过度形式化的意义，除非在这里明确地如此界定。
在此使用的术语仅出于描述特定实施例的目的，而不意欲限制实施例。当在此使用时，单数术语“一”和“该”旨在也包括复数形式，除非上下文另外清楚地指明。还将理解，当在此说明书中使用时，术语“包括”和/或“包含”表明所述特征、整体、步骤、操作、元件和/或部件的存在，但是不排除存在或添加一个或更多其它特征、整体、步骤、操作、元件、部件和/或其组。
将理解，当一个元件被称为“耦合到”、“连接到”或“响应于”另一元件，或者在另一元件“上”时，它可以直接耦合到、连接到或响应于其它元件，或直接在其它元件上，或者也可以存在中间的元件。相反，当一个元件被称为“直接耦合到”、“直接连接到”、“直接相邻于”或“直接响应于”另一元件、或者“直接”在另一元件“上”时，则没有中间元件存在。如在此使用的，术语“和/或”包括相关列举项目的一个或更多的任何和所有组合。
将理解，虽然术语第一、第二等可在此用于描述各种元件，但是这些元件不应受到这些术语限制。这些术语只用于区分一个元件与另一个元件。因此，第一元件可被称为第二元件，而不背离本实施例的教导。
在这里为了描述的方便，可使用空间相对术语，诸如“下面”、“下方”、“下”、“上方”、“上”等，来描述一个元件或特征与另一个元件或特征如图中所示的关系。将理解，空间相对术语旨在涵盖除了在图中所绘的方向之外装置在使用或操作中的不同方向。例如，如果在图中的装置被翻转，被描述为在其它元件或特征的“下方”或“下面”的元件则应取向在其它元件或特征的“上方”。因此，示范性术语“下方”可以涵盖下方和上方两个方向。装置也可以有其它取向（旋转90度或其它取向），并且可相应地解释这里所使用的空间相对描述语。
参照图1和图2，二极管33可形成在字线25上。二极管33可包括顺序地堆叠的第一半导体图案31和第二半导体图案32。金属硅化物图案35可形成在二极管33上。下衬垫39可形成在金属硅化物图案35上。下衬垫39可包括顺序地堆叠的第一阻挡金属图案37和导电图案38。电极结构47可形成在下衬垫39上。电极结构47可包括第一电极43、第一电阻图案44、第二电极45以及第二电阻图案46。数据存储图案63可形成在电极结构47上。数据存储图案63可以是断线形（dash shape）或条形。上电极65可形成在数据存储图案63上。位线75可形成在上电极65上。位线75可包括第二阻挡金属图案71、籽晶层72以及位导电层73。
二极管33可用作开关器件。金属硅化物图案35可以自对准于二极管33，使得金属硅化物图案35的侧壁与二极管33的侧壁对准。金属硅化物图案35可具有与二极管33相同的形状。下衬垫39可以自对准于金属硅化物图案35。下衬垫39可具有与金属硅化物图案35相同的形状。例如，二极管33、金属硅化物图案35以及下衬垫39可具有圆柱形。
第一电极43可以与下衬垫39接触。第一电阻图案44可形成在第一电极43的侧面上。第一电极43可在第一电阻图案44与下衬垫39之间延伸。第一电极43可具有L形状。第二电极45可以与下衬垫39接触。第二电阻图案46可形成在第二电极45的侧面上。第二电极45可插置在第一电阻图案44与第二电阻图案46之间。第二电极45可在第二电阻图案46与下衬垫39之间延伸。第二电极45可以具有L形状。
第一电极43和第二电极45可具有彼此不同的电阻。例如，第二电极45的垂直高度可以小于第一电极43的垂直高度。上电极65与第一电极43之间的距离可以比上电极65与第二电极45之间的距离窄。第一电极43可包括具有不同于第二电极45的电阻率的材料。第一电极43可包括具有比第二电极45低的电阻率的材料。第一电极43和第二电极45可以与数据存储图案63接触。
第一电阻图案44和第二电阻图案46可包括具有比第一电极43和第二电极45大的电阻的材料。第一电阻图案44和第二电阻图案46可具有彼此不同的水平宽度。第一电阻图案44和第二电阻图案46可包括具有彼此不同的蚀刻选择性的材料。例如，第二电阻图案46的垂直高度可以小于第一电阻图案44的垂直高度。第二电阻图案46的水平宽度可以大于第一电阻图案44的水平宽度。
数据存储图案63可以自对准于电极结构47。数据存储图案63的侧壁可以与电极结构47的侧壁垂直对准。当数据存储图案63的第一部分和第二部分的下表面对准时或者当数据存储图案63的第一部分和第二部分的上表面对准时，数据存储图案63的第一部分的第一垂直厚度可以小于数据存储图案63的第二部分的第二垂直厚度。
在应用的实施例中，字线25可相应于第一导电图案，位线75可相应于第二导电图案。
参照图3，彼此平行对准的字线25可形成在非易失性存储装置的单元阵列区域上。上电极65可形成为跨过字线25。位线75可形成在上电极65上。位线75可以以直角与字线25交叉。二极管33、电极结构47以及数据存储图案63可形成在字线25与位线75的交叉处。
参照图3和图4，字线25可形成在衬底21上。模制层29可形成在字线25上。可形成穿过模制层29的接触孔29H。第一半导体图案31、第二半导体图案32、金属硅化物图案35以及下衬垫39可顺序地形成在每个接触孔29H之内。第一半导体图案31和第二半导体图案32可构成二极管33。下衬垫39可包括导电图案38和围绕导电图案38的侧面和底部的第一阻挡金属图案37。下衬垫39和模制层29的上表面可形成在同一水平上。二极管33、金属硅化物图案35以及下衬垫39可完全填充接触孔29H。
第一绝缘图案42和第二绝缘图案49可形成在模制层29上。第一绝缘图案42和第二绝缘图案49可交替地形成。第一绝缘图案42可部分地覆盖下衬垫39。电极结构47和数据存储图案63可形成在第一绝缘图案42与第二绝缘图案49之间。每个电极结构47可包括第一电极43、第一电阻图案44、第二电极45以及第二电阻图案46。
与数据存储图案63接触的上电极65可形成在第一绝缘图案42和第二绝缘图案49上。上绝缘层67可形成在第一绝缘图案42、第二绝缘图案49以及上电极65上。可形成穿过上绝缘层67并且与上电极65接触的位线75。每条位线75可包括顺序堆叠的第二阻挡金属图案71、籽晶层72以及位导电层73。
参照图5，数据存储图案63可以自对准于电极结构47。数据存储图案63和电极结构47可在第一绝缘图案42与第二绝缘图案49之间垂直对准。电极结构47可包括第一电极43、第一电阻图案44、第二电极45以及第二电阻图案46。数据存储图案63可具有单个体。数据存储图案63可包括下部63L和形成在下部63L上的上部63U。上部63U的水平宽度可以大于下部63L的水平宽度。上电极65可以与数据存储图案63的上端接触。上电极65可以与数据存储图案63的上部63U接触。
第一电极43可包括第一上部43U和第一下部43L，该第一上部43U具有比水平宽度大的垂直高度，该第一下部43L具有比垂直高度大的水平宽度。第一电极43可具有L形状。第一下部43L可以与下衬垫39接触。第一上部43U可以与数据存储图案63的上部63U接触。第一电阻图案44可以与第一上部43U的侧表面和第一下部43L的顶表面接触。第一上部43U可插置在第一电阻图案44与第一绝缘图案42之间。第一电阻图案44的水平宽度可以大于第一上部43U的水平宽度。第一上部43U和第一电阻图案44的上端可形成在相等的水平上。第一电阻图案44可包括具有比第一电极43大的电阻率的材料。第一电阻图案44的顶表面可以与数据存储图案63的上部63U接触。第一电阻图案44的侧面可以与数据存储图案63的下部63L接触。
第二电极45可包括第二上部45U和第二下部45L，该第二上部45U具有比水平宽度大的垂直高度，该第二下部45L具有比垂直高度大的水平宽度。第二电极45可具有L形状。第二下部45L可以与下衬垫39接触。第二上部45U可以与数据存储图案63的下部63L接触。第二电阻图案46可以与第二上部45U的侧表面和第二下部45L的顶表面接触。第二上部45U可插置在第一电阻图案44与第二电阻图案46之间。第二电阻图案46可插置在第二上部45U与第二绝缘图案49之间。第二上部45U和第二电阻图案46的上端可形成在相等的水平上。第二电阻图案46可包括具有比第二电极45大的电阻率的材料。第二电阻图案46的上端可以与数据存储图案63的下部63L接触。第二电阻图案46的水平宽度可以大于第二上部45U的水平宽度。
第二电极45的垂直高度可以小于第一电极43的垂直高度。第一电极43的上端可形成在比第二电极45的上端高的水平上。第一上部43U的垂直高度可以大于第二上部45U的垂直高度。上电极65与第一上部43U之间的距离可以小于上电极65与第二上部45U之间的距离。第二电极45和第一电极包括相同的材料。第二电阻图案46的水平宽度可以大于第一电阻图案44的水平宽度。第二电阻图案46可具有与第一电阻图案44不同的材料。第二电阻图案46可包括关于第一电阻图案44具有蚀刻选择性的材料。第二电极45可以与第一下部43L的侧面接触。
在一些实施例中，第二电极45的垂直高度可以与第一电极43的垂直高度相同。第一电极43可具有与第二电极45不同的水平宽度。第二电极45可包括具有比第一电极43大的电阻率的材料。第二电极45可具有比第一电极43大的电阻。第二电阻图案46的水平宽度可以与第一电阻图案44的水平宽度相同或小于第一电阻图案44的水平宽度。
根据本发明构思的一些实施例，可提供数据存储图案63和电极结构47。电极结构47的第一电极43可以与数据存储图案63的上部63U接触。电极结构47的第二电极45可以与数据存储图案63的下部63L接触。第一电极43与上部63U之间的接触区域可形成在比第二电极45与下部63L之间的接触区域高的水平上。第一电极43可以在数据存储图案63的中间水平上与数据存储图案63接触。第一电极43与上电极65之间的距离可以比第二电极45与上电极65之间的距离小。
施加到上电极65与下衬垫39之间的编程电流可集中在第一电极43上。编程电流可集中在数据存储图案63的中间水平上。数据存储图案63可以根据编程电流而转变成结晶态或非晶态。第一电极43对于将数据存储图案63的中间区域局部地转变成结晶态或非晶态可以是非常有效的。由第一电极43和第二电极45构成的构造对于为数据存储图案63编程以具有在低电阻状态与高电阻状态之间的两个或更多中间水平的电阻可以是非常有效的。由于由数据存储图案63和电极结构47构成的构造，与现有技术相比，可以显著地改善数据存储图案63的编程效率。
参照图6，第一上部43U的顶表面可包括凹入部分。第一上部43U的顶表面可朝向顶表面的边缘逐渐升高。第二上部45U的顶表面可包括凹入部分。第二上部45U的顶表面可朝向顶表面的边缘逐渐升高。
参照图7，第一上部43U可形成在比第一电阻图案44的上端低的水平上。数据存储图案63可以在第一电阻图案44与第一绝缘图案42之间延伸。第二上部45U可形成在比第二电阻图案46的上端低的水平上。数据存储图案63可以在第一电阻图案44与第二电阻图案46之间延伸。
参照图8，第一上部43U可朝向第一绝缘图案42的侧面逐渐升高。第一上部43U的上端可以在比第一电阻图案44高的水平上向上突出。第二上部45U可朝向第一电阻图案44逐渐升高。第二上部45U的上端可以在比第二电阻图案46高的水平上向上突出。
参照图9，第一绝缘图案42的侧面可以具有倾斜的外形。第一上部43U可具有与第一绝缘图案42的侧面相同的倾斜的外形。第二上部45U可具有与第一上部43U的侧面相似地倾斜的外形。
参照图10，第一电极43、第一电阻图案44、第二电极45以及第二电阻图案46的下端可以与下衬垫39的顶表面接触。第一电极43、第一电阻图案44、第二电极45以及第二电阻图案46可具有条形。
参照图11，第二电极45的水平宽度可以大于第一电极43的水平宽度。第二上部45U的水平宽度可以大于第一上部43U的水平宽度。
参照图12，第一电极43的水平宽度可以大于第二电极45的水平宽度。第一上部43U的水平宽度可以大于第二上部45U的水平宽度。
参照图13，除第一电极43、第一电阻图案44、第二电极45以及第二电阻图案46之外，电极结构47可还包括第三电极83和第三电阻图案84。第三电极83的垂直高度可以小于第一电极43的垂直高度并且大于第二电极45的垂直高度。
第三电极83可以具有第三上部83U和第三下部83L，该第三上部83U具有大于水平宽度的垂直高度，该第三下部83L具有大于垂直高度的水平宽度。第三电极83可具有L形状。第三下部83L可以与下衬垫39接触。第三上部83U可以与数据存储图案63接触。第三电阻图案84可以与第三上部83U的侧表面和第三下部83L的顶表面接触。第三上部83U可插置在第一电阻图案44与第三电阻图案84之间。第三上部83U和第三电阻图案84的上端可形成在同一水平上。第三电阻图案84可包括具有比第三电极83大的电阻率的材料。
参照图14，第二电极45可具有一材料，该材料具有与第一电极43不同的电阻率。例如，第二电极45可包括具有比第一电极43大的电阻率的材料。第二电极45可具有与第一电极43相同的垂直高度。第一电极43、第一电阻图案44、第二电极45以及第二电阻图案46的顶表面可形成在相等的水平上。
参照图15，电极结构47可包括第一电极43和第二电极45。第二电极45可包括具有比第一电极43大的电阻率的材料。
第一电极43可包括第一上部43U和第一下部43L，该第一上部43U具有比水平宽度大的垂直高度，该第一下部43L具有比垂直高度大的水平宽度。第一电极43可具有L形状。第一下部43L可以与下衬垫39接触。第一上部43U可以与数据存储图案63接触。第二电极45可以与第一上部43U的侧表面和第一下部43L的顶表面接触。第一上部43U可插置在第二电极45与第一绝缘图案42之间。第一上部43U和第二电极45的上端可形成在同一水平上。第二电极45可以与数据存储图案63接触。
参照图16A，第一上部43U可以在比第一电阻图案44高的水平上突出。第一上部43U可朝向第一绝缘图案42的侧面逐渐升高。第二上部45U可以在比第二电阻图案46高的水平上突出。第二上部45U可朝向第一电阻图案44逐渐升高。
参照图16B，第一上部43U可以在比第一电阻图案44高的水平上突出。第一上部43U可朝向第一绝缘图案42的侧面逐渐升高。第二上部45U可形成在比第二电阻图案46的上端低的水平上。数据存储图案63可以在第一电阻图案44与第二电阻图案46之间延伸。第二电极45可包括与第一电极43不同的材料。
参照图16C，第一上部43U可形成在比第一电阻图案44的上端低的水平上。数据存储图案63可以在第一电阻图案44与第一绝缘图案42之间延伸。第二上部45U可以在比第二电阻图案46高的水平上突出。第二上部45U可朝向第一电阻图案44逐渐升高。第二电极45可包括与第一电极43不同的材料。
参照图17A，第一电阻图案44的水平宽度可以大于第一电极43或第二电极45的水平宽度。第二电阻图案46的水平宽度可以大于第一电阻图案44的水平宽度。
参照图17B，第一电极43的水平宽度可以大于第二电极45的水平宽度。第一电阻图案44的水平宽度可以大于第一电极43或第二电极45的水平宽度。第二电阻图案46的水平宽度可以大于第一电阻图案44的水平宽度。
参照图17C，第二电极45的水平宽度可以大于第一电极43的水平宽度。第一电阻图案44的水平宽度可以大于第一电极43或第二电极45的水平宽度。第二电阻图案46的水平宽度可以大于第一电阻图案44的水平宽度。
参照图17D，第一电阻图案44的水平宽度可以大于第一电极43、第二电极45或第三电极83的水平宽度。第三电阻图案84的水平宽度可以与第一电阻图案44的水平宽度相同。第二电阻图案46的水平宽度可以大于第三电阻图案84的水平宽度。
在另一实施例中，第三电阻图案84的水平宽度可以大于第一电阻图案44的水平宽度。
参照图17E，第二电极45可以与第一电极43接触。第二电极45可以具有与第一电极43不同的材料。第二电极45可以具有导电材料，该导电材料具有比第一电极43高的电阻率。
图18至图21是截面图，描述根据本发明构思的一些实施例的非易失性存储装置的操作方法。
再次参照图1，数据存储图案63可包括GeSbTe、GeTeAs、SnTeSn、GeTe、SbTe、SeTeSn、GeTeSe、SbSeBi、GeBiTe、GeTeTi、InSe、GaTeSe或InSbTe。数据存储图案63可以是包括从由GeSbTe层、GeTeAs层、SnTeSn层、GeTe层、SbTe层、SeTeSn层、GeTeSe层、SbSeBi层、GeBiTe层、GeTeTi层、InSe层、GaTeSe层以及InSbTe层组成的组中选出的一个并且包括从由C、N、Si以及O组成的组中选出的一个的材料层。数据存储图案63可以被编程以具有第一电阻水平、具有比第一电阻水平高的电阻的第二电阻水平、具有比第二电阻水平高的电阻的第三电阻水平以及具有比第三电阻水平高的电阻的第四电阻水平中的一个。当数据存储图案63处于全结晶态（all-crystalline state）时，数据存储图案63可具有最低电阻，当数据存储图案63处于全非晶态（all-amorphous）时，数据存储图案63可具有最高电阻。
例如，通过将整个数据存储图案63转变为结晶态可以实现第一电阻水平。通过将数据存储图案63的第一区域转变为非晶态以及将数据存储图案63的第二区域转变为结晶态可以实现第二电阻水平。第一区域可具有比第二区域小的体积。通过将数据存储图案63的第三区域转变为结晶态以及将数据存储图案63的第四区域转变为非晶态可以实现第三电阻水平。第三区域可具有比第四区域小的体积。通过将数据存储图案63转变为全非晶态可以实现第四电阻水平。
置位电流（set current）或复位电流（reset current）可被施加在下衬垫39与上电极65之间，以将数据存储图案63转变为结晶态或非晶态。字线25和位线75可用于将置位电流或复位电流供应到下衬垫39和上电极65。
在电流脉冲被施加在下衬垫39与上电极65之间之后，置位电流可具有骤降波形（quenching waveform），该骤降波形具有与复位电流的骤降速度相比更低的骤降速度。置位电流的波形可显示出在下半时段随着时间逐渐降低的趋向。数据存储图案63可通过置位电流经由熔融状态而转变为结晶态。置位电流可包括第一置位电流和第二置位电流。第一置位电流可以是能够将数据存储图案63的一部分转变为结晶态的量，第二置位电流可以比第一置位电流大。例如，第二置位电流可以是能够将整个数据存储图案63转变为结晶态的量。
在电流脉冲被施加在下衬垫39与上电极65之间之后，复位电流可具有骤降波形，该骤降波形具有与置位电流的骤降速度相比更高的骤降速度。复位电流的波形可显示出在下半时段急剧降低的趋势。数据存储图案63可通过复位电流经由熔融状态而转变为非晶态。复位电流可包括第一复位电流和第二复位电流。第一复位电流可以是能够将数据存储图案63的一部分转变为非晶态的量，第二复位电流可以比第一复位电流大。例如，第二复位电流可以是能够将整个数据存储图案63转变为非晶态的量。
在另一实施例中，第二置位电流可以小于第一置位电流。第二复位电流可以小于第一复位电流。
参照图18，整个数据存储图案63C可通过在下衬垫39与上电极65之间施加第二置位电流而转变为结晶态。第二置位电流可以经由电极结构47施加到数据存储图案63C。第二置位电流可流过第一电极43和第二电极45。处于结晶态的数据存储图案63C可显示出第一电阻水平。第一电阻水平可以表示为"D00"。
参照图19，第二置位电流和第一复位电流的顺序组合可被施加在下衬垫39与上电极65之间。第二置位电流可被施加在下衬垫39与上电极65之间，然后施加第一复位电流，以将数据存储图案63的第一区域631转变为非晶态以及将数据存储图案63的第二区域632转变为结晶态。
第二置位电流可以经由电极结构47施加到数据存储图案63。第二置位电流可流过第一电极43和第二电极45。整个数据存储图案63可通过第二置位电流而转变为结晶态。第一复位电流可以经由电极结构47施加到数据存储图案63。第一复位电流可流过第一电极43和第二电极45。第一复位电流可以在下衬垫39与上电极65之间经由数据存储图案63和第一电极43流过第一路径，以及经由数据存储图案63和第二电极45流过第二路径。第一路径的电阻可以低于第二路径的电阻。第一复位电流可集中地流过第一路径。第一区域631可通过第一复位电流而转变为非晶态。第一区域631可以是数据存储图案63的靠近第一电极43的部分。第二区域632可以是数据存储图案63的除去第一区域631的剩余部分。
具有处于非晶态的第一区域631和处于结晶态的第二区域632的数据存储图案63可通过将第二置位电流和第一复位电流顺序施加到第一电极43和第二电极45而显示出第二电阻水平。第二电阻水平可以表示为"D01"。
参照图20，第二复位电流和第一置位电流的顺序组合可被施加在下衬垫39与上电极65之间。第二复位电流可被施加在下衬垫39与上电极65之间，然后施加第一置位电流，以将数据存储图案63的第三区域633转变为结晶态以及将数据存储图案63的第四区域634转变为非晶态。
第二复位电流可以经由电极结构47施加到数据存储图案63。第二复位电流可流过第一电极43和第二电极45。整个数据存储图案63可以通过第二复位电流而转变为非晶态。第一置位电流可以经由电极结构47施加到数据存储图案63。第一置位电流可流过第一电极43和第二电极45。第一置位电流可以在下衬垫39与上电极65之间经由数据存储图案63和第一电极43流过第一路径，以及经由数据存储图案63和第二电极45流过第二路径。第一路径的电阻可以低于第二路径的电阻。第一置位电流可集中地流过第一路径。第三区域633可通过第一置位电流而转变为结晶态。第三区域633可以是数据存储图案63的靠近第一电极43的部分。第四区域634可以是数据存储图案63的除去第三区域633的剩余部分。
具有处于结晶态的第三区域633和处于非晶态的第四区域634的数据存储图案63可显示出第三电阻水平。第三电阻水平可以表示为"D10"。
第三区域633可交叠第一区域631，第四区域634可交叠第二区域632。
参照图21，整个数据存储图案63A可以通过在下衬垫39与上电极65之间施加第二复位电流而转变为非晶态。第二复位电流可以经由电极结构47施加到数据存储图案63A。第二复位电流可流过第一电极43和第二电极45。处于非晶态的数据存储图案63A可显示出第四电阻水平。第四电阻水平可以表示为"D11"。
在一些传统的多水平单元编程方法中，使用了一个复位电流和三个不同水平的置位电流，但是如本发明人所意识到的，那些方法不能使得数据存储图案具有四个不同的电阻水平。如上所述，根据本发明构思的实施例，数据存储图案63可以被编程以具有第一电阻水平、第二电阻水平、第三电阻水平或第四电阻水平。由于由处于非晶态的第一区域631和处于结晶态的第二区域632构成的构造，因此第二电阻水平可显示出与第一电阻水平和第三电阻水平显著的差异。第二电阻水平可显示出比第一电阻水平显著高的电阻，并且显示出比第三电阻水平显著低的电阻。
由于由处于结晶态的第三区域633和处于非晶态的第四区域634构成的构造，因此第三电阻水平可显示出与第二电阻水平和第四电阻水平显著的差异。第三电阻水平可显示出比第二电阻水平显著高的电阻，并且显示出比第四电阻水平显著低的电阻。
由于通过施加第二置位电流、然后施加第一复位电流为数据存储图案63编程以具有第二电阻水平，以及通过施加第二复位电流、然后施加第一置位电流为数据存储图案63编程以具有第三电阻水平，因此第一至第四电阻水平可以显示出彼此的显著差异。第一至第四电阻水平可以彼此清楚地区分。
图22至图35是沿着图3的线I-I’和II-II'截取的截面图，描述根据本发明构思的实施例的非易失性存储装置的制造方法。图3和图22至图35中示出的布局图和截面图可相应于相变存储装置的单元区。
参照图3和图22，限定有源区22的隔离层23可形成在衬底21的预定区域中。字线25可形成在有源区22中。字线25可以彼此平行。隔离层23可形成在字线25之间。
衬底21可以是半导体衬底，诸如单晶硅晶片或绝缘体上硅（SOI）。在下文中，假设并且描述：衬底21是包含p型杂质离子的硅晶片。隔离层23可包括硅氧化物、硅氮化物、硅氮氧化物或其组合。通过将n型杂质离子施加到有源区22可形成字线25。
在一些实施例中，字线25可以是形成在衬底21上的导电线。例如，字线25可以是利用选择性外延生长（SEG）技术或固相外延生长技术形成的半导体层。字线25可以形成为具有比水平宽度大的垂直高度。在另一实施例中，字线25可以包括导电层，诸如金属层、金属硅化物层、导电碳层或其组合。
参照图3和图23，模制层29可形成在具有字线25的衬底21上。可形成穿过模制层29并且暴露字线25的接触孔29H。接触孔29H可以沿着字线25以规则的间隔对准。接触孔29H可以彼此间隔开。每个接触孔29H可具有大于10：1的纵横比。
模制层29可包括硅氧化物、硅氮化物、硅氮氧化物或其组合。例如，模制层29可包括硅氧化物。模制层29可覆盖字线25和隔离层23。虽然蚀刻停止层可形成在字线25与模制层29之间，但是为了简洁起见将省略蚀刻停止层。通过图案化技术可形成接触孔29H。例如，光刻工艺和各向异性蚀刻工艺可以用于形成接触孔29H。每个接触孔29H可形成为具有不同的形状，诸如圆形、矩形或具有圆化拐角的矩形。每个接触孔29H可以比字线25窄。
参照图3和图24，第一半导体图案31和第二半导体图案32可顺序地形成在每个接触孔29H之内。第一半导体图案31和第二半导体图案32可构成二极管33。二极管33可用作开关器件。
第一半导体图案31和第二半导体图案32可以利用SEG技术形成。第一半导体图案31可形成在第二半导体图案32与字线25之间。例如，第一半导体图案31可包括包含n型杂质离子的硅层。第二半导体图案32可包括包含p型杂质离子的硅层。
在一些实施例中，第一半导体图案31可以被省略。在另一实施例中，通过改变堆叠顺序可形成第一半导体图案31和第二半导体图案32。
参照图3和图25，金属硅化物层35可形成在二极管33上。第一阻挡金属图案37和导电图案38可顺序地形成在金属硅化物图案35上。第一阻挡金属图案37和导电图案38可构成下衬垫39。
金属硅化物图案35可以与第二半导体图案32接触。第一阻挡金属图案37和导电图案38可利用薄膜形成工艺和平坦化工艺形成。下衬垫39的上表面可形成在与模制层29的上表面相同的水平上。第一阻挡金属图案37可围绕导电图案38的侧面和底部。第一阻挡金属图案37可以与金属硅化物图案35接触。
金属硅化物图案35可包括CoSi、NiSi、WSi、TiSi或TaSi。例如，金属硅化物图案35可以由CoSi层形成。第一阻挡金属图案37可包括Ti、TiN、TiAlN、TiCN、TiSiN、TiON、Ta、TaN、TaAlN、TaCN、TaSiN、C、CN、CoSi、CoSiN、WN、WSi、WSiN或其组合。导电图案38可包括Ti、TiN、TiAlN、TiCN、TiSiN、TiON、Ta、TaN、TaAlN、TaCN、TaSiN、C、CN、CoSi、CoSiN、W、WN、WSi、WSiN、Ni或其组合。例如，第一阻挡金属图案37可以是Ti/TiN层，导电图案38可以是W层。
金属硅化物图案35和下衬垫39可被称为二极管电极或第一导电图案。金属硅化物图案35和下衬垫39可被选择性地省略。当金属硅化物图案35和下衬垫39被省略时，字线25可被称为第一导电图案。
参照图3和图26，具有第一沟槽42G的第一绝缘图案42可形成在模制层29上。第一绝缘图案42可部分地覆盖下衬垫39。下衬垫39和模制层29可以在第一沟槽42G的底部被暴露。第一沟槽42G的侧壁可形成为与下衬垫39交叉。第一绝缘图案42可利用薄膜形成工艺和图案化工艺形成。第一绝缘图案42可包括硅氧化物、硅氮化物、硅氮氧化物或其组合。例如，第一绝缘图案42可以是硅氮化物。
参照图3和图27，第一电极43和第一电阻图案44可形成在第一沟槽42G的侧壁上。通过薄膜形成工艺和各向异性蚀刻工艺可形成第一电极43和第一电阻图案44。第一电极43可以与下衬垫39接触。第一电极43可形成在第一电阻图案44与第一绝缘图案42之间，第一电极可以在第一电阻图案44与下衬垫39之间延伸。第一电极43可具有L形状。第一电阻图案44可以与第一电极43的侧面接触。
第一电极43可包括Ti、TiN、TiAlN、TiCN、TiSiN、TiON、Ta、TaN、TaAlN、TaCN、TaSiN、C、CN、CoSi、CoSiN、W、WN、WSi、WSiN、Ni或其组合。第一电阻图案44可包括不同于第一电极43的材料。第一电阻图案44可包括具有比第一电极43高的电阻率的材料。第一电阻图案44可包括绝缘材料。第一电阻图案44可包括关于第一绝缘图案42具有蚀刻选择性的材料。第一电阻图案44可包括多晶硅、硅氧化物、硅氮化物、硅氮氧化物或其组合。例如，第一电阻图案44可包括硅氧化物。
参照图3和图28，第二电极45和第二电阻图案46可形成在第一沟槽42G的具有第一电极43和第一电阻图案44的侧壁上。第一电极43、第一电阻图案44、第二电极45以及第二电阻图案46可构成电极结构47。通过薄膜形成工艺和各向异性蚀刻工艺可形成第二电极45和第二电阻图案46。第二电极45可以与下衬垫39接触。第二电极45可形成在第一电阻图案44与第二电阻图案46之间，第二电极45可以在第二电阻图案46与下衬垫39之间延伸。第二电极45可具有L形状。第二电阻图案46可以与第二电极45的侧面接触。第二电极45可以与第一电极43接触。
第二电极45可包括Ti、TiN、TiAlN、TiCN、TiSiN、TiON、Ta、TaN、TaAlN、TaCN、TaSiN、C、CN、CoSi、CoSiN、W、WN、WSi、WSiN、Ni或其组合。第二电极45可包括不同于第一电极43的材料。第二电极45可包括具有与第一电极43不同的电阻率的材料。第二电极45可包括关于第一电极43具有蚀刻选择性的材料。
第二电阻图案46可包括与第二电极45不同的材料。第二电阻图案46可包括与第一电阻图案44不同的材料。第二电阻图案46可包括具有比第二电极45高的电阻率的材料。第二电阻图案46可包括绝缘材料。第二电阻图案46可包括关于第一绝缘图案42具有蚀刻选择性的材料。第二电阻图案46可包括关于第一电阻图案44具有蚀刻选择性的材料。第二电阻图案46可包括多晶硅、硅氧化物、硅氮化物、硅氮氧化物或其组合。例如，第一电阻图案44可包括硅氧化物，第二电阻图案46可以包括多晶硅。
通过在薄膜形成工艺中控制沉积厚度，可确定第一电极43、第一电阻图案44、第二电极45以及第二电阻图案46的水平宽度。第一电极43、第一电阻图案44、第二电极45以及第二电阻图案46中的每个可形成为具有不同的水平宽度。
参照图3和图29，第二绝缘图案49可形成为填充第一沟槽42G。通过薄膜形成工艺和平坦化工艺可形成第二绝缘图案49。第二绝缘图案49可包括硅氧化物、硅氮化物、硅氮氧化物或其组合。例如，第二绝缘图案49可包括硅氮化物。第二绝缘图案49、第一电极43、第一电阻图案44、第二电极45、第二电阻图案46以及第一绝缘图案42的上表面可以在同一平面上暴露。如上文所述，第一电极43、第一电阻图案44、第二电极45以及第二电阻图案42的上表面可以在同一平面上暴露。
参照图3和图30，第二绝缘图案49、电极结构47以及第一绝缘图案42可被图案化以分离成多个部分。例如，可形成多个第二绝缘图案49、多个电极结构47以及多个第一绝缘图案42。模制层29可以在电极结构47之间暴露。电极结构47可保留在下衬垫39上。
参照图3和图31，绝缘线（insulating line）53可形成在暴露的模制层29上。通过薄膜形成工艺和平坦化工艺可形成绝缘线53。绝缘线53可包括硅氧化物、硅氮化物、硅氮氧化物或其组合。例如，绝缘线53可包括硅氮化物。绝缘线53可填充电极结构47之间的空间。绝缘线53、第二绝缘图案49、电极结构47以及第一绝缘图案42的上表面可以在同一平面上暴露。
绝缘线53可彼此平行。从第二绝缘图案49选出的一个和第一绝缘图案42中的相应一个可形成为在绝缘线53之间彼此面对。电极结构47中的一个可形成在从第二绝缘图案49选出的一个与第一绝缘图案42中的相应一个之间。电极结构47在图3的平面图中可具有断线形。
参照图3和图32，通过将第一电阻图案44和第二电阻图案46部分地凹进可形成第一沟槽44H和第二沟槽46H。湿回蚀刻工艺和/或干回蚀刻工艺可被应用于电阻图案44和46的凹进。第一电阻图案44可保留在第一沟槽44H的底部，第二电阻图案46可保留在第二沟槽46H的底部。第二电阻图案46可保留在比第一电阻图案44的上端低的水平上。
参照图3和图33，第一电极43和第二电极45可部分地凹进以形成与第一沟槽44H和第二沟槽46H相连的第三沟槽55T。湿回蚀刻工艺和/或干回蚀刻工艺可被应用于第一电极43和第二电极45的凹进。电极结构47可保留在第三沟槽55T的底部。第二电极45可形成在比第一电极43的上端低的水平上。
参照图3和图34，数据存储图案63可形成为填充第三沟槽55T。利用薄膜形成工艺和平坦化工艺可形成数据存储图案63。数据存储图案63可自对准于电极结构47。数据存储图案63的侧面可以与电极结构47的侧面垂直对准。数据存储图案63可以与第一电极43和第二电极45接触。彼此直接相邻的数据存储图案63具有关于在存储图案之间延伸的轴而相对于彼此对称的形状。
每个数据存储图案63可包括相变插塞。例如，每个数据存储图案63可包括GeSbTe、GeTeAs、SnTeSn、GeTe、SbTe、SeTeSn、GeTeSe、SbSeBi、GeBiTe、GeTeTi、InSe、GaTeSe或InSbTe。每个数据存储图案63可以是一材料层，该材料层包括从由GeSbTe层、GeTeAs层、SnTeSn层、GeTe层、SbTe层、SeTeSn层、GeTeSe层、SbSeBi层、GeBiTe层、GeTeTi层、InSe层、GaTeSe层以及InSbTe层构成的组中选出的一个以及包括从由C、N、Si以及O构成的组中选出的一个。通过堆叠彼此不同的材料可形成每个数据存储图案63。
在另一实施例中，每个数据存储图案63可包括聚合物插塞、纳米颗粒插塞或可变电阻插塞。例如，可变电阻插塞可包括SrTiO3层。
参照图3和图35，与数据存储图案63接触的上电极65可形成在第一绝缘图案42、第二绝缘图案49以及绝缘线53上。上绝缘层67可形成在第一绝缘图案42、第二绝缘图案49、绝缘线53以及上电极65上。可形成穿过上绝缘层67与上电极65接触的位线75。每条位线75可包括顺序地堆叠的第二阻挡金属图案71、籽晶层72以及位导电层73。可省略上电极65。上电极65和/或位线75可被称为第二导电图案。
上电极65可包括W、WN、WSi、WSiN、Ti、TiN、TiAlN、TiCN、TiSiN、TiON、Ta、TaN、TaAlN、TaCN、TaSiN、C、CN、CoSi、CoSiN、Ni或其组合。上绝缘层67可包括硅氧化物、硅氮化物或硅氮氧化物。第二阻挡金属图案71可包括Ti、TiN或Ti/TiN。籽晶层72可包括W、WN、WSi、WSiN、Ti、TiN、TiAlN、TiCN、TiSiN、TiON、Ta、TaN、TaAlN、TaCN、TaSiN、C、CN、CoSi、CoSiN、Ni、Al、Cu或其组合。位导电层73可包括Ti、TiN或Ti/TiN。籽晶层72可包括W、WN、WSi、WSiN、Ti、TiN、TiAlN、TiCN、TiSiN、TiON、Ta、TaN、TaAlN、TaCN、TaSiN、C、CN、CoSi、CoSiN、Ni、Al、Cu或其组合。例如，位导电层73可包括通过电镀方法形成的Cu层。
图36是系统方框图，示出包括根据本发明构思的一些实施例的非易失性存储装置的电子设备的示例。电子设备可以是数据存储装置，诸如固态盘（SSD）1100。
参照图36，SSD1100可包括接口1113、控制器1115、非易失性存储器1118以及缓冲存储器1119。SSD1100是利用半导体器件存储信息的设备。与硬盘驱动器（HDD）相比，SSD1100更快、具有更低的机械延迟或故障率以及产生更少的热和噪声。此外，SSD1100可以比HDD更小并且更轻。SSD1100可被用于便携式计算机、台式PC、MP3播放器或便携式存储装置中。
控制器1115可以靠近接口1113并且电连接到接口1113而形成。控制器1115可以是包括存储控制器和缓冲控制器的微处理器。非易失性存储器1118可以靠近控制器1115并且电连接到控制器1115而形成。SSD1100的数据存储容量可以相应于非易失性存储器1118的容量。缓冲存储器1119可以靠近控制器1115并且电连接到控制器1115而形成。
接口1113可连接到主机1002，并且可以发送和接收诸如数据的电信号。例如，接口1113可以是使用诸如串行高级技术附件（SATA）、集成驱动电子部件（IDE）、小型计算机系统接口（SCSI）和/或其组合的标准的装置。非易失性存储器1118可以经由控制器1115连接到接口1113。非易失性存储器1118可用于存储通过接口1113接收的数据。即使当供应到SSD1100的电力被中断时，存储在非易失性存储器1118中的数据可被保留。
缓冲存储器1119可包括易失性存储器。易失性存储器可以是动态随机存取存储器（DRAM）和/或静态随机存取存储器（SRAM）。与非易失性存储器1118相比，缓冲存储器1119具有比较快的操作速度。
接口1113的数据处理速度可以比非易失性存储器1118的操作速度快。在此，缓冲存储器1119可以用于暂时储存数据。通过接口1113接收的数据可以经由控制器1115暂时存储在缓冲存储器1119中，然后根据非易失性存储器1118的数据写入速度而永久地存储在非易失性存储器1118中。此外，存储在非易失性存储器1118中的数据的频繁使用项目可被预读取并且暂时存储在缓冲存储器1119中。即，缓冲存储器1119可用于增大SSD1100的有效操作速度，并且降低出错率。
非易失性存储器1118可包括非易失性存储装置，如参照图1至图35所述。例如，非易失性存储器1118可包括具有类似于图1的构造的存储单元。由于由第一电极43和第二电极45构成的构造，非易失性存储器1118可具有优于现有技术的电特性。因此，与现有技术相比，SSD的电特性可以显著地提高。
图37和图38分别是透视图和系统方框图，示出包括根据本发明构思的一些实施例的非易失性存储装置的电子设备的示例。
参照图37，非易失性存储装置可被有益地应用于电子设备，诸如移动电话1900、上网本（net book）、便携式计算机或平板PC。例如，如参照图1至图35所述的非易失性存储装置可被安装在移动电话1900的主板中。此外，如参照图1至图35所述的非易失性存储装置可被提供为扩展装置，诸如外存储卡，以与移动电话1900结合使用。
参照图38，如参照图1至图35所述的非易失性存储装置可被应用于电子系统2100。电子系统2100可包括主体2110、微处理器单元2120、电源单元2130、功能单元2140以及显示控制器单元2150。主体2110可以是由印刷电路板（PCB）形成的母板。微处理器单元2120、电源单元2130、功能单元2140以及显示控制器单元2150可以安装在主体2110上。显示单元2160可以安装在主体2110之内或之外。例如，显示单元2160可设置在主体2110的表面上，以显示被显示控制器单元2150处理的图像。
电源单元2130可以用于从外部电池接收恒定电压、将电压分成需要的水平以及将这些电压供应到微处理器单元2120、功能单元2140以及显示控制器单元2150。微处理器单元2120可以从电源单元2130接收电压以控制功能单元2140和显示单元2160。功能单元2140可以执行不同的电子系统2100的功能。例如，如果电子系统2100是便携式电话，功能单元2140可具有几个部件，这几个部件能够执行诸如拨号、通过与外部设备2170通信将视频输出到显示单元2160以及将声音输出到扬声器的便携式电话的功能，如果安装了照相机，则功能单元2140可以起到照相机图像处理器的作用。
在应用本发明构思的实施例中，当电子系统2100连接到存储卡等时，为了扩展容量，功能单元2140可以是存储卡控制器。功能单元2140可以通过有线或无线的通信单元2180与外部设备2170交换信号。此外，当电子系统2100需要通用串行总线（USB）以扩展功能时，功能单元2140可以起到接口控制器的作用。另外，功能单元2140可包括大容量存储装置。
如此处参照图1至图35所述的非易失性存储装置可被应用于功能单元2140。例如，功能单元2140可包括第一电极43、第二电极45以及数据存储图案63。数据存储图案63可以电连接到主体2110。
以上公开的主题被认为是说明性的，而不是限制性的，权利要求书旨在覆盖落入真正的精神和范围内的所有这种修改、增强以及其它实施例。因此，为了法律允许的最大程度，本发明的范围通过权利要求书和它们的等价物的可允许的最宽解释来确定，而不应受到以上详细说明的限制或约束。

Claims (30)

1.一种非易失性存储装置，包括：
在衬底上的第一导电图案；
在所述第一导电图案上的开关器件；
在所述开关器件上的电极结构；
自对准于所述电极结构的数据存储图案；以及
在所述数据存储图案上的第二导电图案，
其中所述电极结构包括第一电极和第二电极，所述第一电极电连接到所述开关器件并且与所述数据存储图案接触，所述第二电极电连接到所述开关器件并且与所述数据存储图案接触，所述第二电极具有比所述第一电极大的电阻率。
2.如权利要求1所述的非易失性存储装置，其中所述第二电极包括具有比所述第一电极中所包括的材料大的电阻率的材料。
3.如权利要求1所述的非易失性存储装置，还包括：
第一电阻图案，在所述第一电极与所述第二电极之间；以及
第二电阻图案，在所述第二电极的与所述第一电阻图案相反的表面上。
4.如权利要求3所述的非易失性存储装置，其中所述第一电阻图案和所述第二电阻图案包括具有比所述第一电极和所述第二电极大的电阻率的材料。
5.如权利要求3所述的非易失性存储装置，其中所述第一电阻图案和所述第二电阻图案包括绝缘材料。
6.如权利要求3所述的非易失性存储装置，其中所述第一电阻图案包括与所述第二电阻图案中所包括的材料不同的材料。
7.如权利要求3所述的非易失性存储装置，其中所述第一电阻图案和所述第二电阻图案具有不同的宽度。
8.一种非易失性存储装置的编程方法，所述非易失性存储装置包括数据存储图案，所述数据存储图案相应于施加到电极结构的电流而具有第一电阻水平、大于所述第一电阻水平的第二电阻水平、大于所述第二电阻水平的第三电阻水平以及大于所述第三电阻水平的第四电阻水平，其中所述电流是可选择的，以提供第一置位电流、大于所述第一置位电流的第二置位电流、第一复位电流以及大于所述第一复位电流的第二复位电流或者其顺序组合，所述编程方法包括：
将所述第二置位电流和所述第一复位电流顺序地施加到所述电极结构以使得所述数据存储图案具有所述第二电阻水平。
9.如权利要求8所述的编程方法，其中所述非易失性存储装置还包括在所述电极结构的侧面上的第一导电图案和第二导电图案，以及
其中在电流脉冲被施加在所述第一导电图案与所述第二导电图案之间之后，所述第一置位电流和所述第二置位电流的每个具有骤降波形，所述骤降波形具有与所述第一复位电流和所述第二复位电流相比更低的骤降速度，以及
在电流脉冲被施加在所述第一导电图案与所述第二导电图案之间之后，所述第一复位电流和所述第二复位电流的每个具有骤降波形，所述骤降波形具有与所述第一置位电流和所述第二置位电流相比更高的骤降速度。
10.如权利要求8所述的编程方法，还包括：将所述第二置位电流施加到所述电极结构以使得所述数据存储图案具有所述第一电阻水平。
11.如权利要求8所述的编程方法，还包括：将所述第二复位电流和所述第一置位电流顺序地施加到所述电极结构以使得所述数据存储图案具有所述第三电阻水平。
12.如权利要求8所述的编程方法，还包括：将所述第二复位电流施加到所述电极结构以使得所述数据存储图案具有所述第四电阻水平。
13.如权利要求8所述的编程方法，其中所述非易失性存储装置还包括电连接到所述电极结构的开关器件，所述电极结构包括：
第一电极，与所述数据存储图案接触；以及
第二电极，与所述数据存储图案接触，所述第二电极具有小于所述第一电极的垂直高度。
14.如权利要求13所述的编程方法，其中当所述数据存储图案具有所述第二电阻水平时，所述数据存储图案的接触所述第一电极的部分处于非晶态，所述数据存储图案的剩余部分处于结晶态。
15.如权利要求13所述的编程方法，其中所述电极结构还包括第一电阻图案和第二电阻图案，以及其中
所述第一电极包括第一上部和第一下部，所述第一上部具有大于水平宽度的垂直高度，所述第一下部具有大于垂直高度的水平宽度；
所述第二电极包括第二上部和第二下部，所述第二上部具有大于水平宽度的垂直高度，所述第二下部具有大于垂直高度的水平宽度；
所述第一电阻图案接触所述第一上部的侧壁和所述第一下部的顶表面；以及
所述第二电阻图案接触所述第二上部的侧壁和所述第二下部的顶表面。
16.一种非易失性存储装置，包括：
在衬底上的第一导电图案；
在所述第一导电图案上的电极结构，其中所述电极结构电连接到所述第一导电图案；
在所述电极结构上的第二导电图案；以及
在所述电极结构与所述第二导电图案之间的包括相变材料的数据存储图案，其中所述数据存储图案的第一部分的第一垂直厚度小于所述数据存储图案的第二部分的第二垂直厚度。
17.如权利要求16所述的非易失性存储装置，其中所述电极结构包括：
第一电极，接触所述数据存储图案的所述第一部分；以及
第二电极，接触所述数据存储图案的所述第二部分。
18.如权利要求17所述的非易失性存储装置，其中所述第一电极的垂直厚度大于所述第二电极的垂直厚度。
19.如权利要求17所述的非易失性存储装置，其中所述第一电极和所述第二电极的下表面在相等的水平上接触所述第一导电图案。
20.如权利要求17所述的非易失性存储装置，其中相对于所述第一导电图案，所述第一电极的上表面设置得比所述第二电极的上表面高。
21.如权利要求17所述的非易失性存储装置，其中所述第一电极和所述第二电极具有L形状。
22.如权利要求17所述的非易失性存储装置，其中所述第一电极具有不同于所述第二电极的电阻率。
23.如权利要求17所述的非易失性存储装置，其中所述第一电极和所述第二电极具有不同的宽度。
24.如权利要求17所述的非易失性存储装置，还包括：
第一电阻图案，在所述第一电极与所述第二电极之间；以及
第二电阻图案，在所述第二电极的与所述第一电阻图案相反的表面上。
25.如权利要求24所述的非易失性存储装置，其中所述第一电阻图案和所述第二电阻图案包括具有比所述第一电极和所述第二电极大的电阻率的材料。
26.如权利要求24所述的非易失性存储装置，其中所述第一电阻图案和所述第二电阻图案包括绝缘材料。
27.如权利要求24所述的非易失性存储装置，其中所述第一电阻图案包括与所述第二电阻图案中所包括的材料不同的材料。
28.如权利要求24所述的非易失性存储装置，其中所述第一电阻图案和所述第二电阻图案具有不同的宽度。
29.如权利要求16所述的非易失性存储装置，其中所述数据存储图案包括第一数据存储图案，所述装置还包括直接相邻于所述第一数据存储图案设置的第二数据存储图案，其中所述第一数据存储图案和所述第二数据存储图案具有关于在所述第一数据存储图案与所述第二数据存储图案之间延伸的轴而相对于彼此对称的形状。
30.如权利要求17所述的非易失性存储装置，其中所述电极结构包括第一电极结构，所述装置还包括直接相邻于所述第一电极结构设置的第二电极结构，其中所述第一电极结构和所述第二电极结构具有关于在所述第一电极结构与所述第二电极结构之间延伸的轴而相对于彼此对称的形状。
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