KR20120029073A - 저항성 메모리 장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 비휘발성의 ReRAM과 같은 저항성 메모리 장치 및 그 제조방법에 관한 것으로, 실린더형 제1전극; 상기 실린더형 제1전극 표면을 따라 형성된 가변저항막; 상기 가변저항막 상에 형성된 제2전극을 포함하는 저항성 메모리 장치를 제공하며, 상술한 본 발명에 따르면, 리셋전류 감소, 공정간 발생된 도전성부산물에 기인한 전극간 전기적 쇼트를 방지 및 셋/리셋전류 분포를 개선할 수 있는 효과가 있다.

Description

저항성 메모리 장치 및 그 제조방법{RESISTIVE MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 비휘발성의 ReRAM(Resistive Random Access Memory)과 같이 저항변화를 이용하는 저항성 메모리 장치 및 그 제조 방법에 관한 것이다.
최근 디램과 플래쉬 메모리를 대체할 수 있는 차세대 메모리 소자에 대한 연구가 활발히 수행되고 있다. 이러한 차세대 메모리 소자 중 하나는, 인가되는 전압에 따라 저항이 급격히 변화하여 적어도 서로 다른 두 저항상태 사이를 스위칭(switching)할 수 있는 가변저항물질을 이용한 저항성 메모리 장치이다. 상술한 특성을 갖는 가변저항물질로는 전이금속산화물을 포함하는 이원산화물 또는 페로브스카이트(perovskite) 계열의 물질이 이용되고 있다.
저항성 메모리 장치의 구조 및 스위칭 매커니즘(mechanism)을 간략히 설명하면 다음과 같다.
저항성 메모리 소자는 하부전극, 가변저항막 및 상부전극이 순차적으로 적층된 구조를 갖는다. 하부전극 및 상부전극에 소정의 바이어스가 인가되면, 인가되는 바이어스에 따라 가변저항막 내 공공(vacancy)에 의하여 필라멘트전류패스(filamentary current path)가 생성되거나, 또는 기생성된 필라멘트전류패스가 소멸된다. 이러한 필라멘트전류패스의 생성 또는 소멸에 의하여 가변저항막이 서로 구별되는 두 저항상태를 갖게된다. 즉, 필라멘트전류패스가 생성된 경우 저항이 낮은 상태를 나타내고 필라멘트전류패스가 소멸된 경우 저항이 높은 상태를 나타내는 것이다. 이때, 가변저항막 내에 필라멘트전류패스가 생성되어 저항이 낮은 상태가 되는 것을 셋(set) 동작이라 하고, 반대로 기생성된 필라멘트전류패스가 소멸되어 저항이 높은 상태가 되는 것을 리셋(reset) 동작이라 한다.
그러나, 상술한 저항성 메모리 장치가 메모리로서 요구되는 스위칭 특성을 안정적으로 확보하기 위해서는 리셋전류가 높은 문제점, 셋/리셋전류 분포가 균일하지 못한 문제점, 공정간 생성되는 도전성부산물에 의한 페일(fail) 등이 해결되어야 한다. 이하, 아래 도면을 참조하여 보다 구체적으로 설명한다.
도 1은 종래기술에 따른 저항성 메모리 장치를 도시한 단면도이고, 도 2는 종래기술에 따른 문제점을 나타낸 이미지이며, 도 3은 가변저항막 내 생성된 필라멘트전류패스를 나타낸 CAFM(Current Atomic Force MicroScope) 이미지이다.
도 1을 참조하여 종래기술에 따른 저항성 메모리 장치를 살펴보면, 소정의 구조물이 형성된 기판(11) 상의 도전라인(12), 도전라인(12) 상의 절연막(13), 절연막(13) 상의 하부전극(15), 가변저항막(16) 및 상부전극(17)이 순차적으로 적층된 가변저항패턴(18) 및 절연막(13)을 관통하여 도전라인(12)과 하부전극(15) 사이를 연결하는 플러그(14)를 포함한다.
하지만, 종래기술과 같이 플러그(14)를 구비하는 저항성 메모리 장치는 플러그(14)의 선폭(또는 직경)을 감소시키는 방법으로 리셋전류를 감소시켰으나, 플러그(14)의 선폭이 감소함에 따라 플러그(14)와 가변저항패턴(18) 사이에 오정렬(Misalign)이 쉽게 발생하는 문제점이 있다(도 2 참조). 상술한 오정렬은 저항성 메모리 장치의 동작특성을 열화시키거나, 저항성 메모리 장치로 동작하지 않는 문제점을 야기한다.
또한, 종래기술에서 하부전극(15) 및 상부전극(17)은 금속막으로 형성하는데, 가변저항패턴(18)을 형성하기 위한 식각공정시 하부전극(15) 및 상부전극(17)으로부터 발생된 도전성부산물(19)이 가변저항패턴(18)의 측벽에 재증착되어 전극간 전기적 쇼트가 발생하는 문제점이 있다.
한편, 도전성부산물(19)에 기인한 문제점을 최소화시키기 위하여 적층구조물(18)의 측벽을 경사지게 형성하는 방법이 도입되었다.
하지만, 적층구조물(18)의 측벽을 경사지게 형성함에 따라 하부전극(15)과 가변저항막(16) 접하는 계면의 면적(A1)과 상부전극(17)과 가변저항막(16)이 접하는 계면의 면적(A2)이 서로 상이하여 셋/리셋전류의 분포가 균일하지 못한 문제점이 발생한다. 이는 도 3에 나타낸 바와 같이, 가변저항막(16) 내 필라멘트전류패스는 특정 위치에서 생성되지 않고, 가변저항막(16) 내에서 불균일하게 생성되기 때문이다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 리셋전류를 감소시킴과 동시에 오정렬에 기인한 페일을 방지할 수 있는 저항성 메모리 장치 및 그 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 공정간 발생된 도전성부산물에 기인한 전극간 전기적 쇼트를 방지할 수 있는 저항성 메모리 장치 및 그 제조방법을 제공하는데 다른 목적이 있다.
또한, 본 발명은 셋/리셋전류 분포가 균일한 저항성 메모리 장치 및 그 제조방법을 제공하는데 또 다른 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명은 실린더형 제1전극; 상기 실린더형 제1전극 표면을 따라 형성된 가변저항막; 및 상기 가변저항막 상에 형성된 제2전극을 포함하는 저항성 메모리 장치를 제공한다.
또한, 본 발명의 저항성 메모리 장치는 상기 제1전극 아래에 형성된 제1도전라인; 상기 제2전극 상에 형성되어 상기 제1도전라인과 교차하는 제2도전라인; 상기 실린더형 제1전극의 하부영역 외측벽을 감싸는 제1절연막; 및 상기 실린더형 제1전극 내 하부영역을 매립하는 제2절연막을 더 포함할 수 있다. 이때, 상기 제1절연막의 상부면과 상기 제2절연막의 상부면은 서로 동일한 평면상에 위치할 수 있다.
상기 실린더형 제1전극의 선폭보다 상기 제2전극의 선폭이 더 클 수 있다. 상기 가변저항막은 상기 실린더형 제1전극의 내측벽 및 외측벽에 접하도록 형성된 것일 수 있으며, 이 경우 상기 제2전극은 상기 실린더형 제1전극의 내측벽 및 외측벽을 감싸는 구조를 가질 수 있다. 상기 가변저항막은 상기 실린더형 제1전극의 내측벽에 접하도록 형성된 것일 수 있으며, 이 경우 상기 제2전극은 상기 실린더형 제1전극 내부를 매립하는 구조를 가질 수 있다.
상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명은 제1도전라인을 형성하는 단계; 상기 제1도전라인 상에 실린더형 제1전극을 형성하는 단계; 상기 실린더형 제1전극 표면을 따라 가변저항막을 형성하는 단계; 상기 가변저항막 상에 제2전극을 형성하는 단계; 및 상기 제2전극 상에 제2도전라인을 형성하는 단계를 포함하는 저항성 메모리 장치 제조방법을 제공한다.
상기 실린더형 제1전극을 형성하는 단계는, 상기 실린더형 제1전극의 내측벽 및 외측벽 일부가 노출되도록 형성할 수 있다. 구체적으로 상기 실린더형 제1전극을 형성하는 단계는, 상기 제1도전라인 상에 제1 및 제2절연막을 순차적으로 형성하는 단계; 상기 제2 및 제1절연막을 순차적으로 식각하여 상기 제1도전라인을 노출시키는 오픈영역을 형성하는 단계; 상기 오픈영역을 포함한 구조물 표면을 따라 도전막을 형성하는 단계; 상기 도전막 상에 상기 오픈영역을 매립하는 제3절연막을 형성하는 단계; 상기 제2절연막이 노출될때까지 평탄화공정을 실시하여 실린더형 제1전극을 형성하는 단계; 상기 제3절연막을 소정 두께 리세스하는 단계; 및 상기 제2절연막을 제거하는 단계를 포함할 수 있다.
또한, 상기 실린더형 제1전극을 형성하는 단계는, 상기 실린더형 제1전극의 내측벽이 일부 노출되도록 형성할 수 있다. 구체적으로, 상기 실린더형 제1전극을 형성하는 단계는, 상기 제1도전라인 상에 제1 및 제2절연막을 순차적으로 형성하는 단계; 상기 제2 및 제1절연막을 순차적으로 식각하여 상기 제1도전라인을 노출시키는 오픈영역을 형성하는 단계; 상기 오픈영역을 포함한 구조물 표면을 따라 도전막을 형성하는 단계; 상기 도전막 상에 상기 오픈영역을 매립하는 제3절연막을 형성하는 단계; 상기 제2절연막이 노출될때까지 평탄화공정을 실시하여 실린더형 제1전극을 형성하는 단계; 및 상기 제3절연막을 소정 두께 리세스하는 단계를 포함할 수 있다.
상기 제1 및 제3절연막은 서로 동일한 물질로 형성하고, 상기 제2절연막은 상기 제1 및 제3절연막과 식각선택비를 갖는 물질로 형성할 수 있다. 상기 제3절연막을 리세스하는 단계는, 상기 제3절연막의 상부면이 상기 제1절연막의 상부면과 동일 평면상에 위치하도록 실시할 수 있다.
상기 제2전극을 형성하는 단계는, 상기 가변저항막 상에 도전막을 형성하는 단계; 상기 도전막 상에 상기 실린더형 제1전극의 선폭보다 큰 선폭을 갖는 하드마스크패턴을 형성하는 단계; 상기 하드마스크패턴을 식각장벽으로 상기 도전막을 식각하는 단계; 및 상기 하드마스크패턴을 제거하는 단계를 포함할 수 있다.
상기 제1도전라인과 상기 제2도전라인은 서로 교차하도록 형성할 수 있다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은, 실린더형 제1전극을 제1도전라인에 집적 접속시킴에 따라 리셋전류를 감소시킬 수 있으며, 종래 플러그를 구비함에 따른 문제점을 원천적으로 방지할 수 있는 효과가 있다.
또한, 본 발명은 실린더형 제1전극을 구비함으로써, 전극과 가변저항막 사이의 접촉면적이 감소하는 것을 방지할 수 있는 효과가 있다. 이를 통해, 스위칭 효율을 향상시킬 수 있는 효과가 있다.
또한, 본 발명은 실린더형 제1전극, 가변저항막 및 제2전극을 별도의 공정을 통해 개별적으로 형성함으로써, 공정간 발생된 도전성부산물에 기인한 전극간 전기적 쇼트를 방지할 수 있는 효과가 있다.
또한, 본 발명은 제1 및 제2절연막을 구비하여 가변저항막과 실린더형 제1전극 및 제2전극이 접하는 면적이 서로 동일하도록 형성함으로써, 셋/리셋전류의 분포를 균일하게 개선할 수 있는 효과가 있다.
도 1은 종래기술에 따른 저항성 메모리 장치를 도시한 단면도.
도 2는 종래기술에 따른 문제점을 나타낸 이미지.
도 3은 가변저항막 내 생성된 필라멘트전류패스를 나타낸 CAFM(Current Atomic Force MicroScope) 이미지.
도 4a 및 도 4b는 본 발명의 제1실시예에 따른 저항성 메모리 장치를 도시한 도면.
도 5a 내지 도 5g는 본 발명의 제1실시예에 따른 저항성 메모리 장치의 제조방법을 도시한 공정단면도.
도 6a 및 도 6b는 본 발명의 제2실시예에 따른 저항성 메모리 장치를 도시한 도면.
도 7a 내지 도 7d는 본 발명의 제2실시예에 따른 저항성 메모리 장치의 제조방법을 도시한 공정단면도.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술할 본 발명은 리셋전류를 감소시킬 수 있고, 공정간 발생된 도전성부산물이 기인한 전극간 전기적 쇼트를 방지할 수 있으며, 셋/리셋전류의 분포가 균일한 저항성 메모리 장치 및 그 제조방법을 제공한다.
도 4a 및 도 4b는 본 발명의 제1실시예에 따른 저항성 메모리 장치를 도시한 도면이다.
도 4a 및 도 4b에 도시된 바와 같이, 본 발명의 제1실시예에 따른 저항성 메모리 장치는 서로 교차하도록 복수개의 제1도전라인(102)과 제2도전라인(109)이 배치되고, 제1도전라인(102)과 제2도전라인(109)이 교차하는 교차점에 메모리셀(MC) 배치된 구조를 갖는다. 따라서, 본 발명의 제1실시예에 따른 저항성 메모리 장치는 크로스포인트 어레이(crosspoint array) 구조를 가질 수 있다.
메모리셀(MC)은 소정의 구조물이 형성된 기판(101) 상에 제1도전라인(102), 제1도전라인(102) 상에 형성된 실린더형 제1전극(105), 실린더형 제1전극(105) 표면을 따라 형성된 가변저항막(106), 가변저항막(106) 상에 형성된 제2전극(107) 및 제2전극(107) 상에 형성되어 제1도전라인(102)과 교차하는 제2도전라인(109)을 포함한다. 또한, 도면에 도시하지는 않았지만, 제1도전라인(102)과 실린더형 제1전극(105) 사이 또는 제2전극(107)과 제2도전라인(109) 사이에 개재된 스위칭소자를 포함한다. 따라서, 본 발명의 제1실시예에 따른 저항성 메모리 장치는 크로스포인트 어레이(crosspoint array) 구조를 가질 수 있다.
제1도전라인(102), 제2도전라인(109), 실린더형 제1전극(105) 및 제2전극(107)은 금속성막일 수 있고, 가변저항막(106)은 페로브스카이트 계열 물질 또는 전이금속산화물을 포함한 이원산화물일 수 있다.
또한, 본 발명의 제1실시예에 따른 저항성 메모리 장치는 실린더형 제1전극(105)의 하부영역 외측벽을 감싸는 제1절연막(103), 실린더형 제1전극(105) 내 하부영역을 매립하는 제2절연막(104), 제1절연막(103)과 제2도전라인(109) 사이에 개재된 제3절연막(108)을 더 포함한다. 여기서, 제1 및 제2절연막(103, 104)은 공정간 실린더형 제1전극(105)의 손상을 방지하는 역할을 수행한다. 아울러, 가변저항막(106)과 실린더형 제1전극(105) 및 제2전극(107)이 접하는 면적이 서로 동일하게 하여 셋/리셋전류의 분포를 개선하는 역할을 수행한다(도면부호 'A' 참조). 이를 위해, 제1절연막(103)의 상부면과 제2절연막(104)의 상부면은 동일 평면상에 위치하는 것이 바람직하다.
실린더형 제1전극(105)은 제1도전라인(102)이 직접 연결된 구조를 가지며, 제1도전라인(102)과 접하는 실린더형 제1전극(105)의 바텀선폭을 조절하여 저항성 메모리 장치의 리셋전류를 감소시킬 수 있다. 참고로, 종래에는 리셋전류를 감소시키기 위하여 도전라인과 하부전극 사이를 플러그로 연결하고, 플러그의 선폭(또는 직경)을 감소시키는 방법을 사용하였으나, 플러그의 선폭을 감소시키는데 한계가 있고, 플러그와 하부전극 사이에 오정렬이 쉽게 발생하는 문제점이 있었다. 하지만, 본 발명의 제1실시예에 따르면, 제1도전라인(102)과 실린더형 제1전극(105)을 직접 접촉시킴으로써, 플러그를 구비함에 따른 문제점을 원천적으로 방지할 수 있다.
또한, 실린더형 제1전극(105)은 리셋전류를 감소시키기 위하여 제1도전라인(102)과 접하는 실린더형 제1전극(105)의 바텀선폭을 감소시키더라도 실린더형 제1전극(105)과 가변저항막(106)이 접하는 접촉면적 및 제2전극(107)과 가변저항막(106)이 접하는 접촉면적은 감소하지 않기 때문에 스위칭 효율이 저하되는 것을 방지할 수 있다. 참고로, 가변저항막(106) 내 필라멘트전류패스는 불균일하게 생성되기 때문에 가변저항막(106)과 전극이 접하는 면적이 감소하면 스위칭 효율이 저하된다.
가변저항막(106)은 제1 및 제2절연막(103, 104) 위로 돌출된 실린더형 제1전극(105)의 내측벽 및 외측벽에 모두 접하는 구조를 갖는다. 그리고, 제2전극(107)은 실린더형 제1전극(105)의 내측벽 및 외측벽을 모두 감싸는 구조를 갖는다. 이를 위해, 제2전극(107)의 선폭(W2)은 실린더형 제1전극(105)의 선폭(W1)보다 클 수 있다(W1 < W2). 여기서, 가변저항막(106) 및 제2전극(107)이 실린더형 제1전극(105)의 내측벽 및 외측벽에 모두 접하는(및 감싸는) 구조를 가짐으로써, 가변저항막(106)과 전극이 접하는 면적을 증가시켜 스위칭 효율을 향상시킬 수 있다.
도 5a 내지 도 5g는 본 발명의 제1실시예에 따른 저항성 메모리 장치의 제조방법을 도시한 공정단면도이다. 이하에서는, 도 4a 및 도 4b에 도시된 구조를 갖는 저항성 메모리 장치를 구현하는 일례를 설명한다.
도 5a에 도시된 바와 같이, 소정의 구조물(예컨대, 트랜지스터)이 형성된 기판(31) 상에 제1도전라인(32)을 형성한다. 여기서, 도면에 도시하지는 않았지만 제1도전라인(32)은 기판(31)에 형성된 소정의 구조물에 연결되도록 형성한다.
다음으로, 기판(31) 상에 제1도전라인(32)을 덮는 제1절연막(33)을 형성하고, 제1절연막(33) 상에 제2절연막(34)을 형성한다. 제1 및 제2절연막(33, 34)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다. 이때, 제1 및 제2절연막(33, 34)을 서로 식각선택비를 갖는 물질로 형성하는 것이 바람직하다. 일례로, 제1절연막(33)을 질화막으로 형성할 수 있고, 제2절연막(34)은 산화막으로 형성할 수 있다.
다음으로, 제1 및 제2절연막(33, 34)을 선택적으로 식각하여 제1도전라인(32)을 노출시키는 오픈영역(35)을 형성한다. 이때, 오픈영역(35)은 후속 공정을 통해 실린더형 제1전극이 형성될 공간을 제공하기 위한 것으로, 100Å 내지 5000Å 범위의 높이를 갖도록 형성한다. 오픈영역(35)의 높이는 제1 및 제2절연막(33, 34)의 증착두께를 조절하여 제어할 수 있다.
도 5b에 도시된 바와 같이, 오픈영역(35)을 포함한 구조물 표면을 따라 제1도전막(36)을 형성한다. 제1도전막(36)은 금속성막으로 형성할 수 있다. 구조물 표면을 따라 균일한 두께를 갖도록 형성하기 위하여 화학기상증착법(CVD) 또는 원자층증착법(ALD)을 사용하여 형성할 수 있다. 그리고, 제1도전막(36)은 10Å 내지 200Å 범위의 두께를 갖도록 형성할 수 있다.
다음으로, 제1도전막(36) 상에 오픈영역(35)을 완전히 매립하도록 제3절연막(37)을 형성한다. 제3절연막(37)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다. 이때, 제3절연막(37)은 제1절연막(33)과 동일한 물질로 형성하는 것이 바람직하다. 일례로, 제3절연막(37)은 질화막으로 형성할 수 있다.
도 5c에 도시된 바와 같이, 제2절연막(34)이 노출될때까지 제3절연막(37) 및 제1도전막(36)을 평탄화하여 실린더형 제1전극(36A)을 형성한다. 이때, 평탄화공정을 화학적기계적연마법(CMP)을 사용하여 실시할 수 있다.
다음으로, 제3절연막(37)을 소정 두께 리세스(recess)한다. 이하, 평탄화 및 리세스를 통해 실린더형 제1전극(36A) 내부에 잔류하는 제3절연막(37)의 도면부호를 '37A'로 변경하여 표기한다.
리세스공정은 기형성된 구조물이 손상되는 것을 방지하기 위하여 습식식각법을 사용하여 실시할 수 있다. 일례로, 제3절연막(37A)을 질화막으로 형성한 경우에 리세스공정은 인산용액을 사용하여 실시할 수 있다. 이때, 리세스공정은 실린더형 제1전극(36A) 내부에 잔류하는 제3절연막(37A)의 상부면이 제1절연막(33)의 상부면과 동일한 평면상에 위치하도록 실시한다.
실린더형 제1전극(36A) 내부에 잔류하는 제3절연막(37A)은 공정간 실린더형 제1전극(36A)의 하부영역을 보호하는 역할을 수행한다. 아울러, 제3절연막(37A)은 후속 공정을 통해 형성될 가변저항막이 실린더형 제1전극(36A)과 제2전극 사이에서 동일한 접촉면적을 갖도록 실린더형 제1전극(36A)의 노출면적을 조절하는 역할을 수행한다.
도 5d에 도시된 바와 같이, 풀딥아웃(Full dip out)을 실시하여 제2절연막(34)을 제거한다. 일례로, 제2절연막(34)은 산화막으로 형성한 경우에 풀딥아웃은 BOE(Buffered Oxide Etchant)를 사용하여 실시할 수 있다. 풀딥아웃을 진행하는 과정에서 잔류하는 제1 및 제3절연막(33, 37A)으로 인해 실린더형 제1전극(36A)의 하부영역 및 제1도전라인(32)이 손상되는 것을 방지할 수 있으며, 공정간 실린더형 제1전극(36A)이 쓰러지는 것을 방지할 수 있다.
풀딥아웃이 완료된 시점에서 노출된 실린더형 제1전극(36A) 원통구조를 가질 수 있다. 그리고, 실린더형 제1전극(36A)의 하부영역 외측벽을 제1절연막(33)이 감싸고, 하부영역 내부를 제3절연막(37A)이 매립하는 구조를 갖는다.
다음으로, 구조물 표면을 따라 일정한 두께로 가변저항막(38)을 형성한다. 즉, 노출된 실린더형 제1전극(36A) 상에 가변저항막(38)을 형성한다. 이때, 가변저항막(38)은 페로브스카이트 계열 물질 또는 전이금속산화물을 포함한 이원산화물로 형성할 수 있으며, 10Å 내지 200Å 범위의 두께를 갖도록 형성할 수 있다. 그리고, 단차를 갖는 구조물 표면을 따라 일정한 두께로 형성하기 위해 화학기상증착법 또는 원자층증착법을 사용하여 형성할 수 있다.
도 5e에 도시된 바와 같이, 가변저항막(38) 상에 노출된 실린더형 제1전극(36A) 즉, 제1 및 제3절연막(33, 37A) 위로 돌출된 실린더형 제1전극(36A)을 덮도록 제2도전막(39)을 형성한다. 제2도전막(39)은 금속성막으로 형성할 수 있다.
다음으로, 후속 패터닝공정을 위해 제2도전막(39) 상부면의 단차를 제거하기 위한 평탄화를 실시한다. 평탄화는 화학적기계적연마법을 사용하여 실시할 수 있으며, 평탄화로 인하여 가변저항막이 노출되지 않도록 한다.
다음으로, 도전막(39) 상에 하드마스크패턴(40)을 형성한다. 하드마스크패턴(40)은 실린더형 제1전극(36A) 상부에 배치되고, 실린더형 제1전극(36A)의 선폭(W1)보다 큰 선폭(W2)을 갖도록 형성한다(W1 < W2).
도 5f에 도시된 바와 같이, 하드마스크패턴(40)을 식각장벽(etch barrier)으로 제2도전막(39)을 식각하여 제2전극(39A)을 형성하고, 연속해서 가변저항막(38)을 식각한다. 이어서, 제1절연막(33)이 소정 두께 식각되는 조건으로 과도식각을 진행한다. 이하, 식각된 가변저항막(38)의 도면부호를 '38A'로 변경하여 표기한다.
상술한 공정과정을 통해 실린더형 제1전극(36A), 가변저항막(38A) 및 제2전극(39A)으로 이루어진 가변저항패턴(100)을 형성할 수 있다. 이처럼, 가변저항패턴(100)을 한번에 패터닝하여 형성하지 않고 개별적인 공정을 통해 형성함으로써, 공정간 발생된 도전성부산물에 기인한 전극간 전기적 쇼트를 방지할 수 있다.
다음으로, 가변저항패턴(100)을 포함한 구조물 표면을 따라 제4절연막(41)을 형성한다. 제4절연막(41)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다.
도 5g에 도시된 바와 같이, 제4절연막(41) 상에 가변저항패턴(100)을 덮는 제5절연막(42)을 형성한다. 제5절연막(42)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다.
다음으로, 제2전극(39A)이 노출될때까지 평탄화공정을 실시한다. 이때, 평탄화공정은 화학적기계적연마법을 사용하여 실시할 수 있다. 평탄화공정이 완료된 시점에서 제4절연막(41)은 스페이서 형태로 가변저항패턴(100) 측벽에 잔류한다. 이어서, 제5절연막(42) 상에 제2전극(39A)과 접하는 제2도전라인(43)을 형성한다.
상술한 본 발명의 제1실시예에 따른 저항성 메모리 장치 및 그 제조방법은 리셋전류를 감소시킴과 동시에 플러그를 구비함에 따른 문제점을 원천적으로 방지하고, 도전성부산물에 기인한 전극간 전기적 쇼트를 방지하며, 셋/리셋전류의 분포를 균일하게 할 수 있다.
도 6a 및 도 6b는 본 발명의 제2실시예에 따른 저항성 메모리 장치를 도시한 도면이다.
도 6a 및 도 6b에 도시된 바와 같이, 본 발명의 제2실시예에 따른 저항성 메모리 장치는 서로 교차하도록 복수개의 제1도전라인(202)과 제2도전라인(209)이 배치되고, 제1도전라인(202)과 제2도전라인(209)이 교차하는 교차점에 메모리셀(MC) 배치된 구조를 갖는다. 따라서, 본 발명의 제2실시예에 따른 저항성 메모리 장치는 크로스포인트 어레이(crosspoint array) 구조를 가질 수 있다.
메모리셀(MC)은 소정의 구조물이 형성된 기판(201) 상에 제1도전라인(202), 제1도전라인(202) 상에 형성된 실린더형 제1전극(205), 실린더형 제1전극(205) 표면을 따라 형성된 가변저항막(206), 가변저항막(206) 상에 형성된 제2전극(207) 및 제2전극(207) 상에 형성되어 제1도전라인(202)과 교차하는 제2도전라인(209)을 포함한다. 또한, 도면에 도시하지는 않았지만, 제1도전라인(202)과 실린더형 제1전극(205) 사이 또는 제2전극(207)과 제2도전라인(209) 사이에 개재된 스위칭소자를 포함한다.
제1도전라인(202), 제2도전라인(209), 실린더형 제1전극(205) 및 제2전극(207)은 금속성막일 수 있고, 가변저항막(206)은 페로브스카이트 계열 물질 또는 전이금속산화물을 포함한 이원산화물일 수 있다.
또한, 본 발명의 제2실시예에 따른 저항성 메모리 장치는 실린더형 제1전극(205)의 하부영역 외측벽을 감싸는 제1절연막(203), 실린더형 제1전극(205) 내 하부영역을 매립하는 제2절연막(204), 제1절연막(203)과 제2도전라인(209) 사이에 개재된 제3절연막(208)을 더 포함한다. 여기서, 제1 및 제2절연막(203, 204)은 공정간 실린더형 제1전극(205)의 손상을 방지하는 역할을 수행한다. 아울러, 가변저항막(206)과 실린더형 제1전극(205) 및 제2전극(207)이 접하는 면적이 서로 동일하게 하여 셋/리셋전류의 분포를 개선하는 역할을 수행한다(도면부호 'A' 참조). 이를 위해, 제1절연막(203)의 상부면과 제2절연막(204)의 상부면은 동일 평면상에 위치하는 것이 바람직하다.
실린더형 제1전극(205)은 제1도전라인(202)이 직접 연결된 구조를 가지며, 제1도전라인(202)과 접하는 실린더형 제1전극(205)의 바텀선폭을 조절하여 저항성 메모리 장치의 리셋전류를 감소시킬 수 있다. 아울러, 종래 리셋전류를 감소시키기 위하여 플러그를 구비함에 따른 문제점을 원천적으로 방지할 수 있다.
또한, 실린더형 제1전극(205)은 리셋전류를 감소시키기 위하여 제1도전라인(202)과 접하는 실린더형 제1전극(205)의 바텀선폭을 감소시키더라도 실린더형 제1전극(205)과 가변저항막(206)이 접하는 접촉면적 및 제2전극(207)과 가변저항막(206)이 접하는 접촉면적은 감소하지 않기 때문에 스위칭 효율이 저하되는 것을 방지할 수 있다.
가변저항막(206)은 제1 및 제2절연막(203, 204) 위로 돌출된 실린더형 제1전극(205)의 내측벽에 접하는 구조를 갖는다. 그리고, 제2전극(207)은 실린더형 제1전극(205)의 내부를 매립하는 구조를 갖는다. 이로써, 가변저항막(206)과 전극이 접하는 면적을 증가시켜 스위칭 효율을 향상시킬 수 있다. 이를 위해, 제2전극(207)의 선폭(W2)은 실린더형 제1전극(205)의 선폭(W1)보다 클 수 있다(W1 < W2).
도 7a 내지 도 7d는 본 발명의 제2실시예에 따른 저항성 메모리 장치의 제조방법을 도시한 공정단면도이다. 이하에서는, 도 6a 및 도 6b에 도시된 구조를 갖는 저항성 메모리 장치를 구현하는 일례를 설명하며, 설명의 편의를 위하여 본 발명의 제1실시예와 유사한 부분에 대하여 자세한 설명을 생략한다.
도 7a에 도시된 바와 같이, 소정의 구조물이 구비된 기판(61) 상에 제1도전라인(62), 제1절연막(63), 제2절연막(64), 오픈영역(65), 실린더형 제1전극(66) 및 실린더형 제1전극(66) 내 하부영역을 매립하는 제3절연막(67)을 형성한다.
상술한 공정과정은 앞서 설명한 도 5a 내지 도 5c와 동일한 방법으로 실시하는 바, 여기서는 자세한 설명을 생략한다.
도 7b에 도시된 바와 같이, 실린더형 제1전극(66)을 포함한 구조물 표면을 따라 가변저항막(68)을 형성한다.
다음으로, 가변저항막(68) 상에 오픈영역(65)을 완전히 매립하도록 도전막(69)을 형성한 후에, 평탄화공정을 실시한다. 이때, 평탄화공정은 도전막(69) 상부면의 단차를 제거하기 위한 것으로, 평탄화공정으로 인해 가변저항막(68)이 노출되지 않도록 한다.
다음으로, 도전막(69) 상에 하드마스크패턴(70)을 형성한다. 하드마스크패턴(70)은 실린더형 제1전극(69) 상부에 위치하고, 실린더형 제1전극(66)의 선폭(W1)보다 큰 선폭(W2)을 갖도록 형성한다.
도 7c에 도시된 바와 같이, 하드마스크패턴(70)을 식각장벽으로 도전막(69)을 식각하여 제2전극(69A)을 형성하고, 연속해서 가변저항막(68)을 식각한다. 이어서, 제2절연막(64)이 소정 두께 식각되도록 과도식각을 실시한다. 이하, 식각된 가변저항막(68)의 도면부호를 '68A'로 변경하여 표기한다.
상술한 공정과정을 통해 실린더형 제1전극(66), 가변저항막(68A) 및 제2전극(69A)으로 이루어진 가변저항패턴(200)을 형성할 수 있다. 이처럼, 가변저항패턴(200)을 한번에 패터닝하여 형성하지 않고 개별적인 공정을 통해 형성함으로써, 공정간 발생된 도전성부산물에 기인한 전극간 전기적 쇼트를 방지할 수 있다.
다음으로, 가변저항패턴(200)을 포함한 구조물 표면을 따라 제4절연막(71)을 형성한다.
도 7d에 도시된 바와 같이, 제4절연막(71) 상에 가변저항패턴(200)을 덮는 제5절연막(42)을 형성한 후에 제2전극(69A)이 노출될때까지 평탄화공정을 실시한다. 평탄화공정이 완료된 시점에서 제4절연막(71)은 스페이서 형태로 가변저항패턴(200) 측벽에 잔류한다. 이어서, 제5절연막(72) 상에 제2전극(69A)과 접하는 제2도전라인(73)을 형성한다.
상술한 본 발명의 제2실시예에 따른 저항성 메모리 장치 및 그 제조방법은 리셋전류를 감소시킴과 동시에 플러그를 구비함에 따른 문제점을 원천적으로 방지하고, 도전성부산물에 기인한 전극간 전기적 쇼트를 방지하며, 셋/리셋전류의 분포를 균일하게 할 수 있다. 아울러, 상술한 본 발명의 제2실시예에 따른 저항성 메모리 장치 제조방법은 본 발명의 제1실시예에 따른 저항성 메모리 장치의 제조방법대비 보다 공정과정을 단순화시킬 수 있는 장점이 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
101 : 기판 102 : 제1도전라인
103 : 제1절연막 104 : 제2절연막
105 : 실린더형 제1전극 106 : 가변저항막
107 : 제2전극 108 : 제3절연막
109 : 제2도전라인

Claims (17)

  1. 실린더형 제1전극;
    상기 실린더형 제1전극 표면을 따라 형성된 가변저항막; 및
    상기 가변저항막 상에 형성된 제2전극
    을 포함하는 저항성 메모리 장치.
  2. 제1항에 있어서,
    상기 제1전극 아래에 형성된 제1도전라인;
    상기 제2전극 상에 형성되어 상기 제1도전라인과 교차하는 제2도전라인;
    상기 실린더형 제1전극의 하부영역 외측벽을 감싸는 제1절연막; 및
    상기 실린더형 제1전극 내 하부영역을 매립하는 제2절연막
    을 더 포함하는 저항성 메모리 장치.
  3. 제2항에 있어서,
    상기 제1절연막의 상부면과 상기 제2절연막의 상부면은 서로 동일한 평면상에 위치하는 저항성 메모리 장치.
  4. 제1항에 있어서,
    상기 실린더형 제1전극의 선폭보다 상기 제2전극의 선폭이 더 큰 저항성 메모리 장치.
  5. 제1항에 있어서,
    상기 가변저항막은 상기 실린더형 제1전극의 내측벽 및 외측벽에 접하도록 형성된 저항성 메모리 장치.
  6. 제5항에 있어서,
    상기 제2전극은 상기 실린더형 제1전극의 내측벽 및 외측벽을 감싸는 구조를 갖는 저항성 메모리 장치.
  7. 제1항에 있어서,
    상기 가변저항막은 상기 실린더형 제1전극의 내측벽에 접하도록 형성된 저항성 메모리 장치.
  8. 제7항에 있어서,
    상기 제2전극은 상기 실린더형 제1전극 내부를 매립하는 구조를 갖는 저항성 메모리 장치.
  9. 제1도전라인을 형성하는 단계;
    상기 제1도전라인 상에 실린더형 제1전극을 형성하는 단계;
    상기 실린더형 제1전극 표면을 따라 가변저항막을 형성하는 단계;
    상기 가변저항막 상에 제2전극을 형성하는 단계; 및
    상기 제2전극 상에 제2도전라인을 형성하는 단계
    를 포함하는 저항성 메모리 장치 제조방법.
  10. 제9항에 있어서,
    상기 실린더형 제1전극을 형성하는 단계는,
    상기 실린더형 제1전극의 내측벽 및 외측벽 일부가 노출되도록 형성하는 저항성 메모리 장치 제조방법.
  11. 제10항에 있어서,
    상기 실린더형 제1전극을 형성하는 단계는,
    상기 제1도전라인 상에 제1 및 제2절연막을 순차적으로 형성하는 단계;
    상기 제2 및 제1절연막을 순차적으로 식각하여 상기 제1도전라인을 노출시키는 오픈영역을 형성하는 단계;
    상기 오픈영역을 포함한 구조물 표면을 따라 도전막을 형성하는 단계;
    상기 도전막 상에 상기 오픈영역을 매립하는 제3절연막을 형성하는 단계;
    상기 제2절연막이 노출될때까지 평탄화공정을 실시하여 실린더형 제1전극을 형성하는 단계;
    상기 제3절연막을 소정 두께 리세스하는 단계; 및
    상기 제2절연막을 제거하는 단계
    를 포함하는 저항성 메모리 장치 제조방법.
  12. 제9항에 있어서,
    상기 실린더형 제1전극을 형성하는 단계는,
    상기 실린더형 제1전극의 내측벽이 일부 노출되도록 형성하는 저항성 메모리 장치 제조방법.
  13. 제12항에 있어서,
    상기 실린더형 제1전극을 형성하는 단계는,
    상기 제1도전라인 상에 제1 및 제2절연막을 순차적으로 형성하는 단계;
    상기 제2 및 제1절연막을 순차적으로 식각하여 상기 제1도전라인을 노출시키는 오픈영역을 형성하는 단계;
    상기 오픈영역을 포함한 구조물 표면을 따라 도전막을 형성하는 단계;
    상기 도전막 상에 상기 오픈영역을 매립하는 제3절연막을 형성하는 단계;
    상기 제2절연막이 노출될때까지 평탄화공정을 실시하여 실린더형 제1전극을 형성하는 단계; 및
    상기 제3절연막을 소정 두께 리세스하는 단계
    를 포함하는 저항성 메모리 장치 제조방법.
  14. 제11항 또는 제13항에 있어서,
    상기 제1 및 제3절연막은 서로 동일한 물질로 형성하고, 상기 제2절연막은 상기 제1 및 제3절연막과 식각선택비를 갖는 물질로 형성하는 저항성 메모리 장치 제조방법.
  15. 제11항 또는 제13항에 있어서,
    상기 제3절연막을 리세스하는 단계는,
    상기 제3절연막의 상부면이 상기 제1절연막의 상부면과 동일 평면상에 위치하도록 실시하는 저항성 메모리 장치 제조방법.
  16. 제9항에 있어서,
    상기 제2전극을 형성하는 단계는,
    상기 가변저항막 상에 도전막을 형성하는 단계;
    상기 도전막 상에 상기 실린더형 제1전극의 선폭보다 큰 선폭을 갖는 하드마스크패턴을 형성하는 단계;
    상기 하드마스크패턴을 식각장벽으로 상기 도전막을 식각하는 단계; 및
    상기 하드마스크패턴을 제거하는 단계
    를 포함하는 반도체 장치 제조방법.
  17. 제9항에 있어서,
    상기 제1도전라인과 상기 제2도전라인은 서로 교차하도록 형성하는 저항성 메모리 장치 제조방법.
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