CN103503248B - 具有插入模制端子的插座 - Google Patents

Abstract

一插座包括一壳体，该壳体支持多个端子台，这些端子台包括一个或多个端子。所述多个端子台被插入该壳体中的多个孔内。所述多个端子台的位置可以被调整为与该壳体的一侧分开，因此提供改善这些端子在该插座中的共面性的可能性。

Description

具有插入模制端子的插座

相关申请

本申请主张于2011年3月2日递交的、申请号为61/448,517的美国临时申请优先权，该临时申请通过援引整体合并于本文。

技术领域

本发明涉及连接器的领域，更特别地涉及适用于插座应用中的连接器的领域。

背景技术

插座连接器，例如通常被用于将一中央处理单元（CPU）封装体安装至一电路板上的连接器是公知的。通常该插座连接器包括具有一孔阵列的一框架，且所述多个孔可各自支持一端子。该端子通常具有一尾部，该尾部被配置成可通过一表面贴装技术（SMT）被安装成附接在位于该框架的第一侧上的一电路板，并且该端子在该框架的第二侧上具有可触及的一接触部，以便接合一对接结构（例如一CPU封装体）。因为需要控制该端子在该框架中的位置，所以该端子会具有可被压入该框架的孔中的大的本体部。因为需要很多连通通道，所以经常在一相对小的区域中设置很多端子。

插座连接器会被配置成用于两种基本构造，即针脚栅格阵列（PGA）及基板栅格阵列（LGA，岸面栅格阵列）的其中一者。配置成与一PGA封装体一起使用的插座被配置为用以收纳设置在该CPU封装体的一对接表面上的多个针脚。这种构态（configuration）的一个问题是在该针脚栅格阵列CPU封装体上的针脚会被破坏，而且因为该CPU通常是该组件中最昂贵的部件，这会使最后组件的高价值部分在安装时容易非期望地受到破坏。此外，如果期望一零插入力（ZIF）连接，则所述端子的尺寸必须形成为让来自该CPU的针脚可被插入一第一位置且接着移动至使所述多个针脚接合所述端子的一第二位置，因此需要多个较大的端子。

为了避免某些由该PGA设计所产生的问题，基板栅格阵列封装体构态使用一设于该CPU封装体的对接表面上的垫，且接合所述垫的插座端子具有被配置为用以接触所述垫的一挠性臂。该基板栅格阵列封装体可因此轻柔地放置在所述端子上且随后向下移动，使得在该端子臂与在CPU上的垫之间产生一可靠的电连接。但是，由于接触部及挠性臂从一孔延伸出，因而使该插座中的端子仍必须由上方插入该孔，以及由于该基板栅格阵列端子的尾部会被配置成可通过一焊料球以表面安贴装技术来附接，该基板栅格阵列端子会具有一可将该端子牢固地支持在该孔中的大本体部分。

可领会的是，以上问题会对密度造成限制，虽然事实上由于摩尔定律（Moore'sObservation）的应用，CPU尺寸能够持续缩小（例如，构成该CPU的晶体管的特征尺寸及/或成本的减少），但这种限制仍可能发生。这结果对可携式装置而言尤其会造成问题，因为人们期望这些可携式装置在提供更高等级的计算性能的同时还需要小型化（如果它们要成为真正的可携带的装置的话）。此外，现有的端子设计并非始终被配置成在低电压值及高数据速率时是有效率的。因此，某些人会需要一种改良的CPU插座设计。

发明内容

一插座，包括一壳体，多个端子安装在设置于该壳体中的多个孔中。所述多个端子被设置为插入模制端子台（terminal brick），且这些插入模制端子台可包含被一支持块支持的一个或多个端子。该壳体中的多个孔因此收纳所述支持块，且容许通过控制该支持块相对于该框架及/或另一基准的位置而将所述多个端子固持定位。在一实施例中，所述多个端子可被配置成与一基板栅格阵列型CPU封装体上的多个垫接合。该壳体可包括多个导电材料，且这些导电材料提供屏蔽以协助减少这些端子之间的串扰（cross talk，串音）。

附图说明

本发明是借助附图中的示例来阐释的，但非受限于该示例，在附图中类似的附图标记表示类似的元件，其中：

图1示出一插座组件的一实施例的平面侧视图。

图2示出图1所示的实施例的立体图。

图3示出图1所示的实施例的平面图。

图4示出图1所示的实施例的部分分解立体图。

图5示出四个端子台的放大立体图。

图6示出图5所示的端子的平面侧视图。

图7示出一端子组件的一实施例的立体图。

图8示出一端子的一实施例的立体图。

图9示出一端子的一实施例的侧视图。

图10示出一插座组件的一实施例的立体图。

图11示出图10所示实施例的一横截面的平面侧视图。

图12示出一端子台的一实施例的立体图。

图13示出可在一端子台中使用的一对端子的平面侧视图。

图14示出可在一插座构态中使用的一端子的示意图。

图15示出可在一插座组件中使用的一端子阵列的示意图。

图16示出一端子台阵列的示意图，且一个端子台被简化。

图17示出在图15所示的实施例的两端子之间的一电耦合的示意图。

图18示出在图16所示的实施例的两端子之间的一电耦合的示意图。

图19示出具有一可选的屏蔽构态的多个端子台的一实施例的示意图。

图20示出一端子台的另一实施例的示意图。

图21示出沿线21-21所截取的图20所示的端子台的横截面。

图22示出沿线22-22所截取的图20所示的端子台的横截面。

图23示出一端子台的另一实施例的横截面。

具体实施方式

以下的详细说明描述了多个示范实施例，且并非意在受限于一个或多个明确披露的组合。例如，可领会的是，可以容易地构想出将一个实施例的特征与在此披露的另一实施例的多个特征组合而成的多个实施例。因此，若非另外指明，在此披露的特征可组合在一起以形成为了简洁的目的而未另外示出的其他组合。

图1至图9示出包括多个端子台40的一实施例，且各端子台40支持单个的端子41。详而言之，壳体20包括多个孔22，且端子台40可被插入所述多个孔中。所述多个端子台40包括端子41，该端子41被插入模制在一绝缘的支持部46中。该端子41包括一本体48，该本体48部分地被收纳在该支持部46内，且包括位于一第一侧A上的一臂部43上的一接触部42及位于一第二侧B上的一尾部44。该尾部44可由一顺应段45支持，且如果需要，该顺应段47可协助解决公差（容限）的问题。但是，可领会的是，臂部43适合解决大部分的公差问题。

由图3可领会的是，如果孔22被视为以一第一方向延伸，则臂部43与该方向横交地延伸。如图所示，该臂部43被配置成使得该接触部42与一相邻端子40的本体48对齐。可领会的是，该接触部由该孔横向延伸的距离可依据多个因素而变化。此外，在某些实施例中会需要使该接触部与该本体对齐（例如，如果该对接接触部被构造成一片状物而不是如在基板栅格阵列构造的集成电路上的一垫）。但是，对某些插座设计而言，该臂部43将延伸为使得接触部42将被定位成使其更接近与一相邻的端子本体而不是支持该臂部的端子本体对齐。

所示设计的一优点在于其在如何提供所需的共面性方面具有机动性。例如，因为该支持部46可以是一绝缘材料且可以一高度可重复的方式形成在该端子上，所以该支持部46可被定位在该壳体20中使其压抵该壳体20中的一止挡特征（例如一凸脊或突起），或者可在另一实施例中形成为与该壳体的一侧齐平，以容许通常由该壳体支持的一端子阵列的一共面配置。

在某些实施例中，该壳体20（或所使用的材料）的厚度会导致产生将使该壳体20本身缺少一所需程度的共面性的某些小量翘曲。可领会的是，在端子台40与该壳体20之间的紧密对齐将会加剧这种缺少共面性的情形。在这种实施例中，与该壳体20比较，可以通过为所述多个端子台40提供独立对齐的方式将这些端子台40压入该壳体20中。在这种实施例中，在该壳体20中，这些端子台40将不需要一预定的对齐特征（例如，该壳体可省略止挡特征）而是可以受压且具有一与该壳体20的干涉配合。例如，可配置一插入工具以与该壳体20相独立地使这些端子台40对齐（但是到达一期望的基准），因此该插入工具及/或基准将是所形成的端子阵列如何良好地符合任何共面设计准则的限制因素。可领会的是，因为这些插入工具及/或基准将无需承受插入模制部件（特别是覆盖一大面积的模制部件）所常见的可变翘曲，所以这种构态会提供较佳的公差。

可领会的是，图1至图9所示的实施例的一个优点是所述多个端子可依需要被使用（例如，用于供电及/或通信）。如图所示，各端子分别被形成一端子台，且该端子台包括一支持块及该端子。因为该支持块可被用来将该端子支持在该框架中（相对于必须将该端子完全接合及定位在一孔中的公知设计），该端子本体部分可被制成为更小。这样可减少阻抗不连续性，而这可提供减少反射能量的好处（因此使该芯片可以在低功率下工作并耗费较少能量）。

图10至图13示出一插座110的一实施例，该插座110包括分别支持多个端子141的多个端子台140。可领会的是，虽然只示出了两个端子141a、141b被各支持块146支持，但该支持块146可被配置成支持三个或三个以上的端子（例如，一排端子）且该壳体120还可被配置成支持各种尺寸的端子台140。例如，一壳体可支持分别支持多个端子的某些端子台，同时还支持多个支持一个端子的端子台（如图1至图9所示）。因此，可预期的是，一壳体可被配置成依需要来支持所有相同尺寸的端子台或支持不同尺寸的端子台。

各端子台支持多个端子的一构态的一个优点是能够在制造所述多个端子台的期间较准确地控制该端子台中的一个端子相对于该端子台中的另一个端子的位置。因此，能够更容易地优化多个端子以提供一期望的通道性能。

如以下将进一步说明的，使用具有多个端子的多个端子台（如图所示）可具有调整一对端子使得它们优选地耦合在一起的能力（这样可提供一较佳的差分信号性能）。这一点在数据速率较高时尤其有用。

此外，可领会的是，一端子台中的多个端子之间的间距可以改变。由于电路板的制造公差以及需要避免焊接的端子之间的桥接，所以减少多个尾部的间距的能力会稍微受限。这样还造成端子之间的间距受限制。虽然在不采用高成本的工艺及不改变材料的情形下，减少这些尾部的间距的问题难以解决，但在该尾部中维持一致的间距的效果已使得能该阵列中的所有端子以彼此相同的间距穿过其通道从CPU到达板。这意味着虽然可以期望只使一个特定端子与相邻端子中的一个端子耦合（期望模式），但是其他端子的同等的邻近度将会造成多个非期望或非有意的模式以及串扰程度的增加。

但是，利用图10至图13所示的实施例，该尾部与该接触部之间的距离的一大部分可被配置成使得相对于该框架中的其他端子，用于形成一差分对的端子在电邻近度方面更为接近。这样可以使串扰减少，因为如果该对端子被用来提供一差分信号通道，则该对端子不太可能与其他端子形成非期望的模式，且会减少由这种非有意的模式产生的、在其他端子上载带的任何能量（这样预期会减少串扰）。

应注意的是，虽然图示的是一焊料球表面贴装技术（SMT）附接系统，但还可使用具有被配置成可通过表面贴装技术附接来安装以便形成有时被称为对接接头的一尾部的一端子。当然，也可将这些端子配置为多个尾部，这些尾部被设计成插入一通孔内，但是，由于端子的期望密度及数目的缘故，通常被确认为有利的是使用表面贴装技术将这些端子安装在电路板上，而不是试图将这些信号线路经由多个通孔导出。

图14至图19示出多种端子构态的示意图。图14与图15示出一端子及端子系统的示意图，该端子系统中这些端子不是以一成对方式耦合在一起。因此，各端子组件240（可以是例如图5所示的一端子台）包括一端子241，一尾部244及一接触部242。可领会的是，两个端子之间的距离C1可以与距离C2相同（例如，这些端子可以处于一固定间距）。图16示出一示意图，其中多个端子是成对的，以形成多个端子台248。各端子台248包括被一支持块246支持的两个端子240a。因此各彼此分开一距离D1的端子对可被定位成使得在该对端子中的各端子分开一距离D2，其中D2小于D1。如由图17与图18的比较可知，在这些端子用作一差分耦合信号对的一实施例中，电流回路1及电流回路2比电流回路1a及电流回路1b大。这使得成对的这些端子与不属于该对的一部分的端子相比能够提供较低的回路电感。换言之，在一耦合对内，差分阻抗可以被设定为低于该端子对中的一端子与该端子对之外的一端子之间的差分阻抗。

通常成对的端子构态是通过设计及/或通过功能来界定的。如上所述，通过设计（界定），一成对的端子构态可在一个给定的对内建立比在交叉的多对内更为紧密的几何耦合。通过功能（界定），成对的端子构态在一个给定的对内建立比在交叉的多对内更为紧密的电耦合。一双极型式可包括具有一介电封壳（dielectric containment）的2传导型式，其允许在一连接器中使用单个机械基准来定位这些端子。在这种构态中，间距级数可被定义为对至对间距级数。

虽然可能一个简单对的构造就已足够，但是对于需要更高性能的系统而言，还会需要一个三端子系统。这种系统可包括两个信号端子及一个接地端子，且在图20至图22中示出了一实施例。一端子台348包括被一支持块346支持的第一端子340a，一第二端子340b及一第三端子340c。可领会的是，端子340c（其被配置成为一接地端子）被定位成与一对端子340a、340b板侧耦合，且该对端子340a、340b被配置成可提供一边缘耦合差分端子对。这种系统可通过在一第一模制操作中形成这些信号对并随后在一第二模制操作中定位该接地端子（例如，二次注塑成型工序）来提供。在另一实施例中，该接地端子可被定位在两个信号端子之间（尽管这会使得在该接地端子上传输的能量增加）。这种系统在图23中被示出且包括一端子台448，该端子台448包括与一信号端子440b差分耦合的一信号端子440a，且包括位于两个信号端子之间的一接地端子440c。可领会的是，这种系统会较容易制造，但会稍微更难以调整极高频信号（例如大于15GHz）。

通常，可预期的是一个三端子系统可提供额外的性能，但是随之而来的是需要更复杂制造工序且需要额外的工具。这样，端子台的性能与其后续成本之间的平衡将决定结合到该端子台的特征的等级。如上所述，对于某些应用而言，可能需要将壳体配置成可接受不同类型的端子台。例如，多个端子旨在提供高的数据速率，但被配置成为一对乃至三个一组，而旨在用于要求低数据速率的电力或信号（例如提供时钟信号）的多个端子可能被配置成为多个独立端子或并非较紧密地靠近在一起而是离散或成对的端子。但是，应注意的是，因为可能减少电流回路阻抗会是有利的，所以即便是电力信号也可通过配对而获得益处。

图19示出了设置一屏蔽构件260的另外的特征的一实施例。该屏蔽构件260（可与一接地面耦合）可结合到该端子台的一侧或多侧中（例如，通过电镀或二次注塑成型工序）或者可结合到该壳体的壁中。例如，该壳体可由能够起到屏蔽彼此的端子的作用的导电或半导电材料形成（只要该支持块是绝缘的，该壳体就不会使这些端子互相短路）。可领会的是，该屏蔽可以是选择性的（例如，只位于特定端子之间）、可以是连续的（例如，整个壳体可如此构成）或者是这两者的某种组合。此外，如果使用二次注塑成型工序，则某些区域可以是导电的，而其他区域可以是完全绝缘的。如果需要，可将多个屏蔽构件插入模制在该壳体的多个特定区域中。这样，将可以允许在该壳体中进行选择性的屏蔽的同时，提供选择性地配对的端子。因此，与现有的插座比较，该插座的性能可以大幅提升。在一个实施例中，例如，该壳体中的一孔可以在一侧被屏蔽并使两个分开的端子台插入该孔中。可进一步领会的是，还可通过该壳体与多个端子台上的多个导电层（其可以是镀层或一单独的材料或者二次注塑材料）的组合来提供这种屏蔽。因此，在如何配置屏蔽及成对的端子的方面有相当大的机动性。

应注意的是，某些所示的实施例针对的是非常适于支持使用基板栅格阵列构态的CPU型集成电路（IC）的插座。但是，在此披露的技术并不限于此。具有插入一壳体的多个端子台的插座可容易地支持其他种类的集成电路（例如包括一针脚栅格阵列的集成电路）。此外，通过调整这些尾部及/或端子，一插座可提供适合接合由一对接连接器所提供的多个端子的接口。例如图20提供了一接口，该接口会非常适于提供可作为一接头（在背板式及夹层式连接器中常见）的插座。因此，若非另外声明，所示的实施例仅代表着特定的实施例，而并非旨在作为限制。

在此提供的公开内容通过其优选的示范性实施例描述了多个特征。所属技术领域的一般技术人员可通过参阅该公开内容而构想出处于随附的权利要求书的范畴与精神之内的多个其他实施例，更改和变型。

Claims (6)

1.一种插座，包括：

一壳体，其具有第一侧和与该第一侧相对的第二侧，以及由该第一侧延伸至该第二侧的多个孔，所述第一侧和第二侧相隔第一距离，且每个所述孔具有一周界；以及

多个端子台，分别插入所述多个孔中，且每个端子台包括一支持块及被该支持块支持的至少一个端子对，所述支持块具有第三侧和第四侧以及在该第三侧与该第四侧之间延伸的外表面，该第三侧与该第四侧相隔第二距离，所述第二距离充分地小于所述第一距离，使得所述支持块在所述外表面上被所述壳体完全包绕，其中所述多个端子台被插入所述多个孔中，以提供一所需程度的共面性，并且其中每个所述端子包括由该第四侧延伸出的一尾部、从该第三侧延伸且在该第三侧上由该孔延伸出的一臂部以及由该支持块支持的一本体，该臂部支持一接触部，其中该臂部沿相对于该孔的横向延伸，使得该接触部朝向一相邻的端子的本体延伸且更接近于与相邻的该端子的本体对齐，其中与形成每个所述端子对的两个端子的尾部相比，所述两个端子的本体彼此相向地偏移，并且其中形成每个所述端子对的两个端子被配置成相比每一个端子与相邻的端子而言，沿着所述臂部的长度的一大部分，所述两个端子相互之间更为接近。

2.如权利要求1所述的插座，还包括一屏蔽构件，且该屏蔽构件被配置成在一第一对端子与一第二对端子之间提供电绝缘。

3.如权利要求1所述的插座，其中该壳体和一端子台的其中一者包括一导电层，该导电层被配置为用以减少两对端子之间的串扰。

4.如权利要求3所述的插座，其中该壳体部分地由导电塑料形成。

5.如权利要求3所述的插座，其中一端子台的一侧包括一导电层。

6.如权利要求3所述的插座，其中该壳体及该端子台均包括导电层，所述导电层共同在第一对端子与第二对端子之间提供串扰屏蔽。