TWM451693U - 線路板與電子組件 - Google Patents

Description

線路板與電子組件

本創作是有關於一種線路板，且特別是有關於一種應用線路板的電子組裝。

通用序列匯流排3.0(Universal Serial Bus 3.0；USB 3.0)是一種從USB 2.0所發展出來的訊號傳輸規格，其傳輸速率可達到5G bps，而傳統USB 2.0的傳輸速率則僅有480M bps。目前USB 3.0電連接器已確定可相容於USB 2.0電連接器，意即USB 3.0採用了與USB 2.0相同的電連接器結構，並增加了數根用來提供USB 3.0功能的接腳。因此，USB 3.0電連接器逐漸取代傳統的USB 2.0電連接器。

另一方面，雙插式(2-way)USB 3.0插座連接器可使一般的USB 3.0插頭連接器不受限於單一的插入方向而提高實用性。其中，雙插式USB 3.0插座連接器具有兩組傳輸規格為USB 3.0的接腳，使得設置有雙插式插座連接器的線路板需要具備比適用於一般USB 3.0插座連接器的線路板更多的製造成本，例如是增加線路所連接之傳輸晶片的連接埠或者是增加連接線材等等。此外，為了降低成本而調整線路佈局，亦需考量調整後的訊號傳輸穩定性。

本創作提供一種線路板，具有較佳的訊號傳輸穩定性並能降低製作成本。

本創作提供一種電子組件，具有較佳的訊號傳輸穩定 與較低的製作成本。

本創作提出一種線路板，適於連接一電連接器與一傳輸晶片。線路板包括一線路疊構、兩第一電阻件以及兩第二電阻件。線路疊構包括一訊號傳輸結構，適於連接傳輸晶片與電連接器的一對第一差動訊號接腳以及一對第二差動訊號接腳。訊號傳輸結構包括一對第一差動訊號路徑以及一對第二差動訊號路徑。第一差動訊號路徑適於連接第一差動訊號接腳與傳輸晶片。第二差動訊號路徑適於連接第二差動訊號接腳，並分別連接至第一差動訊號路徑而分別具有一連接點。第一電阻件分別設置在第一差動訊號路徑上，其中各第一電阻件介於對應的各連接點與對應的各第一差動訊號路徑之一起點及對應的各連接點之間的一中點之間。第二電阻件分別設置在第二差動訊號路徑上，其中各第二電阻件介於對應的各連接點與對應的各第二差動訊號路徑之一起點及對應的各連接點之間的一中點之間。

本創作再提出一種電子組件，包括一傳輸晶片、一電連接器以及一線路板。電連接器具有一對第一差動訊號接腳以及一對第二差動訊號接腳。線路板包括一線路疊構、兩第一電阻件以及兩第二電阻件。線路疊構包括一訊號傳輸結構。訊號傳輸結構包括一對第一差動訊號路徑以及一對第二差動訊號路徑。第一差動訊號路徑連接第一差動訊號接腳與傳輸晶片。第二差動訊號路徑連接第二差動訊號接腳，並分別連接至第一差動訊號路徑而分別具有一連接點。第一電阻件分別設置在第一差動訊號路徑上，其中各 第一電阻件介於對應的各連接點與對應的各第一差動訊號路徑之一起點及對應的各連接點之間的一中點之間。第二電阻件分別設置在第二差動訊號路徑上，其中各第二電阻件介於對應的各連接點與對應的各第二差動訊號路徑之一起點及對應的各連接點之間的一中點之間。

本創作又提出一種線路板，適於連接一電連接器與一傳輸晶片。線路板包括一線路疊構、兩對第一電阻件以及兩對第二電阻件。線路疊構包括一第一訊號傳輸結構與一第二訊號傳輸結構。第一訊號傳輸結構適於連接傳輸晶片與電連接器的一對第一差動訊號接腳以及一對第二差動訊號接腳，而第二訊號傳輸結構適於連接傳輸晶片與電連接器的另一對第一差動訊號接腳以及另一對第二差動訊號接腳。各訊號傳輸結構包括一對第一差動訊號路徑以及一對第二差動訊號路徑。第一差動訊號路徑適於連接對應的第一差動訊號接腳與傳輸晶片。第二差動訊號路徑適於連接對應的第二差動訊號接腳，並分別連接至第一差動訊號路徑而分別具有一連接點。第一電阻件分別設置在第一差動訊號路徑上，其中各第一電阻件介於對應的各連接點與對應的各第一差動訊號路徑之一起點及對應的各連接點之間的一中點之間。第二電阻件分別設置在第二差動訊號路徑上，其中各第二電阻件介於對應的各連接點與對應的各第二差動訊號路徑之一起點及對應的各連接點之間的一中點之間。

本創作更提出一種電子組件，包括一傳輸晶片、一電 連接器以及一線路板。電連接器具有兩對第一差動訊號接腳以及兩對第二差動訊號接腳。線路板包括一線路疊構、兩對第一電阻件以及兩對第二電阻件。線路疊構包括一第一訊號傳輸結構與一第二訊號傳輸結構。第一訊號傳輸結構連接傳輸晶片與電連接器的一對第一差動訊號接腳以及一對第二差動訊號接腳，而第二訊號傳輸結構連接傳輸晶片與電連接器的另一對第一差動訊號接腳以及另一對第二差動訊號接腳。各訊號傳輸結構包括一對第一差動訊號路徑以及一對第二差動訊號路徑。第一差動訊號路徑連接對應的第一差動訊號接腳與傳輸晶片。第二差動訊號路徑連接對應的第二差動訊號接腳，並分別連接至第一差動訊號路徑而分別具有一連接點。第一電阻件分別設置在第一差動訊號路徑上，其中各第一電阻件介於對應的各連接點與對應的各第一差動訊號路徑之一起點及對應的各連接點之間的一中點之間。第二電阻件分別設置在第二差動訊號路徑上，其中各第二電阻件介於對應的各連接點與對應的各第二差動訊號路徑之一起點及對應的各連接點之間的一中點之間。

基於上述，本創作提供一種線路板與應用此電路板的電子組件，其中訊號傳輸結構的第一差動訊號路徑連接至傳輸晶片，而第二差動訊號路徑分別連接至對應的第一差動訊號路徑並具有連接點。各電阻件設置在對應的各差動訊號路徑上，並介於對應的各連接點與對應的各差動訊號路徑的起點及對應的各連接點之間的中點之間。據此，電 子組件的線路板能連接具有兩組相同差動訊號接腳的電連接器並具有較低的製作成本，而線路板經由設置電阻件而具有較佳的訊號傳輸穩定性。

為讓本創作之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1是本創作一實施例之電子組件的線路示意圖。請參考圖1，在本實施例中，電子組件100包括傳輸晶片110、電連接器120以及線路板1000。傳輸晶片110與電連接器120設置於線路板1000。線路板1000包括線路疊構1100、三對第一電阻件1210與1220與1230以及三對第二電阻件1310與1320與1330。

在本實施例中，線路疊構1100包括第一訊號傳輸結構1110、第二訊號傳輸結構1120與第三訊號傳輸結構1130，而電連接器120具有三對第一差動訊號接腳122a與122b與122c以及三對第二差動訊號接腳124a與124b與124c。

第一訊號傳輸結構1110連接電連接器120的一對第一差動訊號接腳122a以及一對第二差動訊號接腳124a與傳輸晶片110。同樣地，第二訊號傳輸結構1120連接電連接器120的另一對第一差動訊號接腳122b以及另一對第二差動訊號接腳124b與傳輸晶片110，而第三訊號傳輸結構1130連接電連接器120的又一對第一差動訊號接腳122c以及又一對第二差動訊號接腳124c與傳輸晶片110。

換言之，第一訊號傳輸結構1110、第二訊號傳輸結構1120與第三訊號傳輸結構1130分別將電連接器120的三對第一差動訊號接腳122a與122b與122c以及三對第二差動訊號接腳124a與124b與124c連接到傳輸晶片110以傳輸訊號。這三個訊號傳輸結構1110與1120與1130雖具有類似的結構與配置方式，但具有不同的傳輸模式。然而，本發明並不限制這三個訊號傳輸結構1110與1120與1130的傳輸模式、結構與配置方式。

圖2是圖1之電子組件的局部線路示意圖。為使圖式更加清楚，圖2繪示圖1中的第一訊號傳輸結構1110而省略繪示第二訊號傳輸結構1120與第三訊號傳輸結構1130，而第二訊號傳輸結構1120與第三訊號傳輸結構1130的結構與配置方式，可參考圖2之第一訊號傳輸結構1110的結構與配置方式。

請同時參考圖1與圖2，在本實施例中，第一訊號傳輸結構1110包括一對第一差動訊號路徑P11以及一對第二差動訊號路徑P21。第一差動訊號路徑P11連接對應的那對第一差動訊號接腳122a與傳輸晶片110。第二差動訊號路徑P21連接對應的那對第二差動訊號接腳124a，並分別連接至第一差動訊號路徑P11而分別具有連接點C1。同樣地，第二訊號傳輸結構1120包括一對第一差動訊號路徑P12以及一對第二差動訊號路徑P22。第一差動訊號路徑P12連接對應的那對第一差動訊號接腳122b與傳輸晶片110。第二差動訊號路徑P22連接對應的那對第二差動訊 號接腳124b，並分別連接至第一差動訊號路徑P12而分別具有連接點C2。第三訊號傳輸結構1130包括一對第一差動訊號路徑P13以及一對第二差動訊號路徑P23。第一差動訊號路徑P13連接對應的那對第一差動訊號接腳122c與傳輸晶片110。第二差動訊號路徑P23連接對應的那對第二差動訊號接腳124c，並分別連接至第一差動訊號路徑P13而分別具有連接點C3。

由此可知，以第一訊號傳輸結構1110而言，第一訊號傳輸結構1110具有成對的第一差動訊號路徑P11以及成對的第二差動訊號路徑P21，而第一差動訊號路徑P11以及第二差動訊號路徑P21透過連接點C1互相連接，進而將成對的第一差動訊號接腳122a與第二差動訊號接腳124a連接至傳輸晶片110。同樣地，第二訊號傳輸結構1120與第三訊號傳輸結構1130亦具有相同的組成與配置方式。

據此，第一訊號傳輸結構1110，第二訊號傳輸結構1120與第三訊號傳輸結構1130能減少連接傳輸晶片110所需的材料而降低製作成本，並能提高多個差動訊號路徑在固定範圍內的配置度，例如是使用傳輸晶片110的一個連接埠110a(圖式之傳輸晶片110是以具有兩個連接埠110a為例，但本發明並不以此為限制)即可連接電連接器120的兩組接腳122，124，進而增加單一傳輸晶片110所能連接的電連接器120的數量。

圖3是圖1之電連接器的立體圖。圖4是圖3之電連接器的前視圖。請參考圖1至圖4，在本實施例中，電連 接器120為雙插式(2-way)且傳輸規格為通用序列匯流排3.0(Universal Serial Bus 3.0，USB 3.0)而型號為Standard-A的插座連接器。簡言之，電連接器120可連接一般常見之傳輸規格為USB 3.0而型號為Standard-A的插頭連接器(未繪示)，且插頭連接器在沿對應於電連接器120的軸線旋轉180度之後仍可插入並連接電連接器120，使得電連接器120不受限於單一的插入方向而提高實用性。

因此，電連接器120需要比一般USB 3.0 Standard-A插座連接器多一組接腳。這兩組接腳122與124穿設在連接金屬殼體126的絕緣座體128上並分別位在絕緣座體128的上排與下排。當插頭連接器例如是以正面插入電連接器120時，插頭連接器連接電連接器120的上排接腳122。當插頭連接器例如是以與正面相差180度的反面插入電連接器120時，插頭連接器連接電連接器120的下排接腳124。

由此可知，這兩組接腳122與124具有相同的組成。因此，當插頭連接器連接電連接器120時，電連接器120經由其中一組接腳122或124執行傳輸訊號的動作，而不論插頭連接器連接電連接器120的哪一組接腳，都能具有相同的功能。

在本實施例中，上排接腳122包括前述之三對第一差動訊號接腳122a與122b與122c與其他接腳例如是電源接腳或接地接腳，而下排接腳124包括前述之三對第二差動訊號接腳124a與124b與124c與其他接腳例如是電源接腳 或接地接腳。為使圖式更加清楚，在圖示中省略上述的其他接腳的繪示。熟知該項技術者可以依實際使用情況將這些其他接腳配置於合適的位置。

上排接腳122的三對第一差動訊號接腳122a與122b與122c分別為USB 3.0架構中的一對傳送(Transmitting)差動訊號接腳T_x ⁺ 及T_x ^- 、一對接收(Receiving)差動訊號接腳R_x ⁺ 及R_x ^- 以及支援USB 1.0架構或USB 2.0架構的一對傳送/接收差動訊號接腳D⁺ 及D^- 。下排接腳124的三對第二差動訊號接腳124a與124b與124c分別為USB 3.0架構中的一對傳送差動訊號接腳T_x ⁺ 及T_x ^- 、一對接收差動訊號接腳R_x ⁺ 及R_x ^- 以及支援USB 1.0架構或USB 2.0架構的一對傳送/接收差動訊號接腳D⁺ 及D^- 。

在本實施例中，線路板1000適於連接傳輸規格為USB 3.0的電連接器120。其中，第一訊號傳輸結構1110適於連接兩組USB 3.0架構中的一對傳送差動訊號接腳T_x ⁺ 及T_x ^- ，第二訊號傳輸結構1120適於連接兩組USB 3.0架構中的一對接收差動訊號接腳R_x ⁺ 及R_x ^- ，而第三訊號傳輸結構1130適於連接兩組支援USB 1.0架構或USB 2.0架構的一對傳送/接收差動訊號接腳D⁺ 及D^- 。

由此可知，前述之這三個訊號傳輸結構1110與1120與1130能具有不同的傳輸模式，但每個訊號傳輸結構(例如是第一訊號傳輸結構1110)的第一差動訊號路徑(例如是第一差動訊號路徑P11)與第二差動訊號路徑(例如是第二差動訊號路徑P21)具有相同的傳輸模式，而適於連 接具有相同傳輸模式的兩對差動訊號接腳。因此，電連接器120能連接線路板1000，並藉由訊號傳輸結構1110與1120與1130傳輸差動訊號。

連接第一訊號傳輸結構1110的第一差動訊號接腳122a與第二差動訊號接腳124a均為USB 3.0架構中的一對傳送差動訊號接腳T_x ⁺ 及T_x ^- ，連接第二訊號傳輸結構1120的第一差動訊號接腳122b與第二差動訊號接腳124b均為USB 3.0架構中的一對接收差動訊號接腳R_x ⁺ 及R_x ^- ，而連接第三訊號傳輸結構1130的第一差動訊號接腳122c與第二差動訊號接腳124c均為支援USB 1.0架構或USB 2.0架構的一對傳送/接收差動訊號接腳D⁺ 及D^- 。

簡而言之，各訊號傳輸結構1110與1120與1130同時連接電連接器120中的上排接腳122與下排接腳124中具有相同傳輸模式的差動訊號接腳。因此，無論插頭連接器連接電連接器120的上排接腳122或下排接腳124，訊號都能經由這些訊號傳輸結構1110與1120與1130傳輸至傳輸晶片110。

另一方面，請同時參考圖1與圖2，在本實施例中，線路板1000的三對第一電阻件1210與1220與1230以及三對第二電阻件1310與1320與1330分別設置在線路疊構1100的第一訊號傳輸結構1110、第二訊號傳輸結構1120與第三訊號傳輸結構1130中，亦即訊號傳輸結構1110與1120與1130分別連接對應的一對第一電阻件1210與1220與1230以及對應的一對第二電阻件1310與1320與1330。

以連接第一訊號傳輸結構1110的這對第一電阻件1210與這對第二電阻件1310為例，這對第一電阻件1210分別設置在第一差動訊號路徑P11上，其中各第一電阻件1210介於對應的各連接點C1與對應的各第一差動訊號路徑P11之起點O1及對應的各連接點C1之間的中點M1之間，而這對第二電阻件1310分別設置在第二差動訊號路徑P21上，其中各第二電阻件1310介於對應的各連接點C1與對應的各第二差動訊號路徑P21之起點O2及對應的各連接點C1之間的中點M2之間。

更進一步地說，各第一電阻件1210介於對應的各連接點C1與對應的各中點M1之間並鄰近對應的連接點C1，而各第二電阻件1310介於對應的各連接點C1與對應的各中點M2之間並鄰近對應的連接點C1。經由在各差動訊號路徑上設置電阻件，可避免訊號從相連的一差動訊號路徑傳輸至另一差動訊號路徑並反射回原差動訊號路徑而影響高頻訊號傳輸至傳輸晶片的強度。

具體而言，以第一訊號傳輸結構1110為例，當插頭連接器連接電連接器120時，第一訊號傳輸結構1110僅使用第一差動訊號路徑P11或者第二差動訊號路徑P21的其中之一來傳輸訊號。由於第一差動訊號路徑P11與第二差動訊號路徑P21經由連接點C1而相連，當訊號經由的第一差動訊號路徑P11進行傳輸時，部分訊號可能在經過連接點C1時傳輸至未使用的第二差動訊號路徑P21，且此部分訊號會重新經由連接點C1反射回第一差動訊號路徑 P11，進而衰減高頻訊號的強度，而使傳輸至傳輸晶片110的訊號強度不在接受範圍內。

因此，藉由在第一差動訊號路徑P11與第二差動訊號路徑P21上設置對應的第一電阻件1210與第二電阻件1310，可使傳輸至未使用的差動訊號路徑的部分訊號能在反射回使用中的差動訊號路徑之前透過第一電阻件1210與第二電阻件1310削弱訊號強度而降低反射量，以避免影響在使用中的差動訊號路徑中傳遞的訊號。

此外，令第一電阻件1210與第二電阻件1310鄰近連接點C1，可使部分訊號在透過連接點C1傳輸至未使用的差動訊號路徑之後即能經由第一電阻件1210與第二電阻件1310削弱訊號值而降低反射量，以避免部份訊號尚未傳輸到電阻件就產生反射作用而影響訊號強度。雖然插座連接器透過電連接器120所傳輸的訊號也因為電阻件而產生損耗，但傳輸至傳輸晶片110的訊號強度仍是足夠的。

另外，第二訊號傳輸結構1120與第三訊號傳輸結構1130與第一訊號傳輸結構1110具有相同的配置方式與功能。亦即，經由在第一差動訊號路徑P12與P13以及第二差動訊號路徑P22與P23上分別設置對應的第一電阻件1220與1230以及第二電阻件1320與1330，亦可降低使用中的差動訊號路徑受到影響。此部分可參考前述之有關第一訊號傳輸結構1110的描述，在此不多加贅述。

圖5是圖1之電子組件的局部示意圖。為使圖式更加清楚，圖5繪示第一訊號傳輸結構1110與對應的第一差動 訊號接腳122a與第二差動訊號接腳124a，而省略繪示第二訊號傳輸結構1120與第三訊號傳輸結構1130與其對應的接腳以及電連接器120的本體。其中，第二訊號傳輸結構1120與第三訊號傳輸結構1130的結構與配置方式，可參考圖5之第一訊號傳輸結構1110的結構與配置方式。

請參考圖5，在本實施例中，電子組件100的具體實施方式如下述：線路疊構1100具有上表面S1以及相對於上表面S1的下表面S2。第一訊號傳輸結構1110包括一對第一差動訊號路徑P11與一對第二差動訊號路徑P21。這對第一差動訊號路徑P11包括兩第一接墊1112a、兩第一走線1114a以及兩第一導電貫孔1116a，而這對第二差動訊號路徑P21包括兩第二接墊1112b、兩第二走線1114b以及兩第二導電貫孔1116b。

具體而言，兩第一接墊1112a彼此鄰近地配置於上表面S1的一側並連接對應的那對第一差動訊號接腳122a。兩第一走線1114a彼此鄰近地配置於上表面S1並分別從第一接墊1112a經過貫穿線路疊構1100的兩第一導電貫孔1116a而連接傳輸晶片110。

另一方面，兩第二接墊1112b彼此鄰近地配置於上表面S1的一側並連接對應的那對第二差動訊號接腳124a。兩第二走線1114b彼此鄰近地配置在上表面S1與下表面S2，而分別從第二接墊1112b由上表面S1穿過貫穿線路疊構1100的兩第二導電貫孔1116b而延伸至下表面S2，並分別由下表面S2穿過第一導電貫孔1116a而連接至第一 走線1114a。因此，前述之第一差動訊號路徑P11的連接點C1位於第一導電貫孔1116a。

另外，兩個第一電阻件1210位於上表面S1並分別設置於第一走線1114a，且各第一電阻件1210介於對應的各第一導電貫孔1116a與對應的各第一接墊1112a及對應的各第一導電貫孔1116a之間的中點之間。兩個第二電阻件1310位於下表面S2並分別設置於第二走線1114b，且各第二電阻件1310介於對應的各第一導電貫孔1116a與對應的各第二接墊1112b及對應的各第一導電貫孔1116a之間的中點之間。

圖6是圖5之電子組件的側視圖。請參考圖5與圖6，在本實施例中，第一電阻件1210於上表面S1的正投影對應地重疊於第二電阻件1310於下表面S2的正投影，但本發明不以此為限制。另外，第一電阻件1210與第二電阻件1310可例如是以銲接的方式對應地設置在第一走線1114a與第二走線1114b上，但本發明不限制第一電阻件1210與第二電阻件1310的設置方式。

經由這樣的線路佈局，可使部分第二走線1114b與第二電阻件1310位在下表面S2而提高線路疊構1100的可用空間。然而，在其他實施例中，第一走線1114a與第二走線1114b以及第一電阻件1210與第二電阻件1310亦可同時設置於線路疊構1100的上表面S1而省略設置導電貫孔，本發明並不限制這些走線與電阻件的配置方式。

另外，在本實施例中，這些對第一電阻件1210與1220 與1230與這些對第二電阻件1310與1320與1330的電阻值介於30歐姆至180歐姆之間。第一電阻件1210與第二電阻件1310可具有不同的電阻值。據此，線路板1000可依據需求例如是所連接的差動訊號接腳的傳輸模式而調整各個第一電阻件1210與各個第二電阻件1310的電阻值，以避免電阻值過大或過小而造成損耗過大或者是影響訊號傳輸效能。

圖7是圖1之電子組件不具有電阻件的差動模式效能圖。圖8是圖1之電子組件的差動模式效能圖。圖7繪示不具有第一電阻件1210與1220與1230以及第二電阻件1310與1320與1330的電子組件的效能圖，而圖8繪示本實施例之具有第一電阻件1210與1220與1230以及第二電阻件1310與1320與1330的電子組件100的效能圖。此外，在圖8中，第一電阻件1210與1220與1230以及第二電阻件1310與1320與1330的電阻值均為90歐姆。

請參考圖7與圖8，將這兩個案例的返回耗損(return loss)Sdd11與介入耗損(insertion loss)Sdd12進行比較。在未設置電阻件的案例中，雖然返回耗損Sdd11與介入耗損Sdd12的總和損耗較小，但在頻率為1.7GHz、4.4 GHz與7.6 GHz時會產生短路而無法進行訊號傳輸。此外，返回耗損Sdd11與介入耗損Sdd12的波動較大，亦即傳輸穩定性不高。

反之，在本實施例之設置電阻件的案例中，雖然受到電阻件的影響而使得初始的返回耗損Sdd11與介入耗損 Sdd12的總和損耗較大，但訊號傳輸不會受到訊號反射的影響，故不會產生短路。此外，返回耗損Sdd11與介入耗損Sdd12的波動較小，具有較高的穩定性。據此，電子組件100具有較佳的訊號傳輸穩定性。

綜上所述，本創作提供一種線路板與應用此電路板的電子組件，其中訊號傳輸結構的第一差動訊號路徑連接至傳輸晶片，而第二差動訊號路徑分別連接至對應的第一差動訊號路徑並具有連接點。各電阻件設置在對應的各差動訊號路徑上，並介於對應的各連接點與對應的各差動訊號路徑的起點及對應的各連接點之間的中點之間。據此，電子組件的線路板能連接具有兩組相同差動訊號接腳的電連接器並藉由減少傳輸訊號所需的材料而具有較低的製作成本，且線路板能經由設置電阻件而具有較佳的訊號傳輸穩定性。

雖然本創作已以實施例揭露如上，然其並非用以限定本創作，任何所屬技術領域中具有通常知識者，在不脫離本創作之精神和範圍內，當可作些許之更動與潤飾，故本創作之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧電子組件

110‧‧‧傳輸晶片

110a‧‧‧連接埠

120‧‧‧電連接器

122、124‧‧‧接腳

122a、122b、122c‧‧‧第一差動訊號接腳

124a、124b、124c‧‧‧第二差動訊號接腳

126‧‧‧金屬殼體

128‧‧‧絕緣座體

1000‧‧‧線路板

1100‧‧‧線路疊構

1110‧‧‧第一訊號傳輸結構

1112a‧‧‧第一接墊

1112b‧‧‧第二接墊

1114a‧‧‧第一走線

1114b‧‧‧第二走線

1116a‧‧‧第一導電貫孔

1116b‧‧‧第二導電貫孔

1120‧‧‧第二訊號傳輸結構

1130‧‧‧第三訊號傳輸結構

1210、1220、1230‧‧‧第一電阻件

1310、1320、1330‧‧‧第二電阻件

C1、C2、C3‧‧‧連接點

M1、M2‧‧‧中點

O1、O2‧‧‧起點

P11、P12、P13‧‧‧第一差動訊號路徑

P21、P22、P23‧‧‧第二差動訊號路徑

S1‧‧‧上表面

S2‧‧‧下表面

圖1是本創作一實施例之電子組件的線路示意圖。

圖2是圖1之電子組件的局部線路示意圖。

圖3是圖1之電連接器的立體圖。

圖4是圖3之電連接器的前視圖。

圖5是圖1之電子組件的局部示意圖。

圖6是圖5之電子組件的側視圖。

圖7是圖1之電子組件不具有電阻件的差動模式效能圖。

圖8是圖1之電子組件的差動模式效能圖。

100‧‧‧電子組件

110‧‧‧傳輸晶片

110a‧‧‧連接埠

120‧‧‧電連接器

122、124‧‧‧接腳

122a、122b、122c‧‧‧第一差動訊號接腳

124a、124b、124c‧‧‧第二差動訊號接腳

1000‧‧‧線路板

1100‧‧‧線路疊構

1110‧‧‧第一訊號傳輸結構

1120‧‧‧第二訊號傳輸結構

1130‧‧‧第三訊號傳輸結構

1210、1220、1230‧‧‧第一電阻件

1310、1320、1330‧‧‧第二電阻件

C1、C2、C3‧‧‧連接點

P11、P12、P13‧‧‧第一差動訊號路徑

P21、P22、P23‧‧‧第二差動訊號路徑

Claims (24)

1. 一種線路板，適於連接一電連接器與一傳輸晶片，該線路板包括：一線路疊構，包括：一訊號傳輸結構，適於連接該傳輸晶片與該電連接器的一對第一差動訊號接腳以及一對第二差動訊號接腳，該訊號傳輸結構包括：一對第一差動訊號路徑，適於連接該對第一差動訊號接腳與該傳輸晶片；以及一對第二差動訊號路徑，適於連接該對第二差動訊號接腳，並分別連接至該對第一差動訊號路徑而分別具有一連接點；兩第一電阻件，分別設置在該對第一差動訊號路徑上，其中各該第一電阻件介於對應的各該連接點與對應的各該第一差動訊號路徑之一起點及對應的各該連接點之間的一中點之間；以及兩第二電阻件，分別設置在該對第二差動訊號路徑上，其中各該第二電阻件介於對應的各該連接點與對應的各該第二差動訊號路徑之一起點及對應的各該連接點之間的一中點之間。
2. 如申請專利範圍第1項所述之線路板，其中該線路疊構具有一上表面以及相對於該上表面的一下表面，該訊號傳輸結構包括：該對第一差動訊號路徑，更包括： 兩第一接墊，彼此鄰近地配置於該上表面的一側並適於連接該對第一差動訊號接腳；以及兩第一走線，彼此鄰近地配置於該上表面並分別從該些第一接墊經過貫穿該線路疊構的兩第一導電貫孔而適於連接該傳輸晶片，而該些第一電阻件位於該上表面並分別設置於該些第一走線，且各該第一電阻件介於對應的各該第一導電貫孔與對應的各該第一接墊及對應的各該第一導電貫孔之間的一中點之間；以及該對第二差動訊號路徑，更包括：兩第二接墊，彼此鄰近地配置於該上表面的一側並適於連接該對第二差動訊號接腳；以及兩第二走線，彼此鄰近地配置在該上表面與該下表面，而分別從該些第二接墊由該上表面穿過貫穿該線路疊構的兩第二導電貫孔而延伸至該下表面，並分別由該下表面穿過該些第一導電貫孔而連接至該些第一走線，而該些連接點位於該些第一導電貫孔，其中該些第二電阻件位於該下表面並分別設置於該些第二走線，且各該第二電阻件介於對應的各該第一導電貫孔與對應的各該第二接墊及對應的各該第一導電貫孔之間的一中點之間。
3. 如申請專利範圍第1項所述之線路板，其中該線路疊構具有一上表面以及相對於該上表面的一下表面，該些第一電阻件於該上表面的正投影對應地重疊於該些第二電 阻件於該下表面的正投影。
4. 如申請專利範圍第1項所述之線路板，其中該些第一電阻件與該些第二電阻件的電阻值介於30歐姆(ohm，Ω)至180歐姆之間。
5. 一種電子組件，包括：一傳輸晶片；一電連接器，具有一對第一差動訊號接腳以及一對第二差動訊號接腳；以及一線路板，包括：一線路疊構，包括：一訊號傳輸結構，包括：一對第一差動訊號路徑，連接該對第一差動訊號接腳與該傳輸晶片；以及一對第二差動訊號路徑，連接該對第二差動訊號接腳，並分別連接至該對第一差動訊號路徑而分別具有一連接點；兩第一電阻件，分別設置在該對第一差動訊號路徑上，其中各該第一電阻件介於對應的各該連接點與對應的各該第一差動訊號路徑之一起點及對應的各該連接點之間的一中點之間；以及兩第二電阻件，分別設置在該對第二差動訊號路徑上，其中各該第二電阻件介於對應的各該連接點與對應的各該第二差動訊號路徑之一起點及對應的各該連接點之間的一中點之間。
6. 如申請專利範圍第5項所述之電子組件，其中該線路疊構具有一上表面以及相對於該上表面的一下表面，該訊號傳輸結構包括：該對第一差動訊號路徑，更包括：兩第一接墊，彼此鄰近地配置於該上表面的一側並連接該對第一差動訊號接腳；以及兩第一走線，彼此鄰近地配置於該上表面並分別從該些第一接墊經過貫穿該線路疊構的兩第一導電貫孔而連接該傳輸晶片，而該些第一電阻件位於該上表面並分別設置於該些第一走線，且各該第一電阻件介於對應的各該第一導電貫孔與對應的各該第一接墊及對應的各該第一導電貫孔之間的一中點之間；以及該對第二差動訊號路徑，更包括：兩第二接墊，彼此鄰近地配置於該上表面的一側並連接該對第二差動訊號接腳；以及兩第二走線，彼此鄰近地配置在該上表面與該下表面而分別從該些第二接墊由該上表面穿過貫穿該線路疊構的兩第二導電貫孔而延伸至該下表面，並分別由該下表面穿過該些第一導電貫孔而連接至該些第一走線，而該些連接點位於該些第一導電貫孔，其中該些第二電阻件位於該下表面並分別設置於該些第二走線，且各該第二電阻件介於對應的各該第一導電貫孔與對應的各該第二接墊及對應的各該第一導 電貫孔之間的一中點之間。
7. 如申請專利範圍第5項所述之電子組件，其中該線路疊構具有一上表面以及相對於該上表面的一下表面，該些第一電阻件於該上表面的正投影對應地重疊於該些第二電阻件於該下表面的正投影。
8. 如申請專利範圍第5項所述之電子組件，其中該些第一電阻件與該些第二電阻件的電阻值介於30歐姆至180歐姆之間。
9. 一種線路板，適於連接一電連接器與一傳輸晶片，該線路板包括：一線路疊構，包括：一第一訊號傳輸結構與一第二訊號傳輸結構，該第一訊號傳輸結構適於連接該傳輸晶片與該電連接器的一對第一差動訊號接腳以及一對第二差動訊號接腳，而該第二訊號傳輸結構適於連接該傳輸晶片與該電連接器的另一對第一差動訊號接腳以及另一對第二差動訊號接腳，各該訊號傳輸結構包括：一對第一差動訊號路徑，適於連接對應的該對第一差動訊號接腳與該傳輸晶片；以及一對第二差動訊號路徑，適於連接對應的該對第二差動訊號接腳，並分別連接至該對第一差動訊號路徑而分別具有一連接點；兩對第一電阻件，分別設置在該些第一差動訊號路徑上，其中各該第一電阻件介於對應的各該連接點與對應的 各該第一差動訊號路徑之一起點及對應的各該連接點之間的一中點之間；以及兩對第二電阻件，分別設置在該些第二差動訊號路徑上，其中各該第二電阻件介於對應的各該連接點與對應的各該第二差動訊號路徑之一起點及對應的各該連接點之間的一中點之間。
10. 如申請專利範圍第9項所述之線路板，其中該線路疊構具有一上表面以及相對於該上表面的一下表面，各該訊號傳輸結構包括：該對第一差動訊號路徑，更包括：兩第一接墊，彼此鄰近地配置於該上表面的一側並適於連接該對第一差動訊號接腳；以及兩第一走線，彼此鄰近地配置於該上表面並分別從該些第一接墊經過貫穿該線路疊構的兩第一導電貫孔而適於連接該傳輸晶片，而該些第一電阻件位於該上表面並分別設置於該些第一走線，且各該第一電阻件介於對應的各該第一導電貫孔與對應的各該第一接墊及對應的各該第一導電貫孔之間的一中點之間；以及該對第二差動訊號路徑，更包括：兩第二接墊，彼此鄰近地配置於該上表面的一側並適於連接該對第二差動訊號接腳；以及兩第二走線，彼此鄰近地配置在該上表面與該下表面而分別從該些第二接墊由該上表面穿過貫穿該 線路疊構的兩第二導電貫孔而延伸至該下表面，並分別由該下表面穿過該些第一導電貫孔而連接至該些第一走線，而該些連接點位於該些第一導電貫孔，其中該些第二電阻件位於該下表面並分別設置於該些第二走線，且各該第二電阻件介於對應的各該第一導電貫孔與對應的各該第二接墊及對應的各該第一導電貫孔之間的一中點之間。
11. 如申請專利範圍第9項所述之線路板，其中該線路疊構具有一上表面以及相對於該上表面的一下表面，該些第一電阻件於該上表面的正投影對應地重疊於該些第二電阻件於該下表面的正投影。
12. 如申請專利範圍第9項所述之線路板，其中該些第一電阻件與該些第二電阻件的電阻值介於30歐姆至180歐姆之間。
13. 如申請專利範圍第9項所述之線路板，其中該第一訊號傳輸結構適於連接兩組通用序列匯流排3.0架構(Universal Serial Bus 3.0；USB 3.0架構)中的一對傳送(Transmitting)差動訊號接腳T_x ⁺ 及T_x ^- 以傳輸差動訊號，而該第二訊號傳輸結構適於連接兩組USB 3.0架構中的一對接收(Receiving)差動訊號接腳R_x ⁺ 及R_x ^- 以傳輸差動訊號。
14. 如申請專利範圍第9項所述之線路板，其中該線路疊構更包括一第三訊號傳輸結構，適於該傳輸晶片與連接該電連接器的又一對第一差動訊號接腳以及又一對第二 差動訊號接腳，該第三訊號傳輸結構包括：一對第一差動訊號路徑，適於連接該對第一差動訊號接腳與該傳輸晶片，而兩第一電阻件分別設置在該些第一差動訊號路徑上，其中各該第一電阻件介於對應的各該連接點與對應的各該第一差動訊號路徑之一起點及對應的各該連接點之間的一中點之間；以及一對第二差動訊號路徑，適於連接該對第二差動訊號接腳，並分別連接至該對第一差動訊號路徑而分別具有一連接點，而兩第二電阻件分別設置在該些第二差動訊號路徑上，其中各該第二電阻件介於對應的各該連接點與對應的各該第二差動訊號路徑之一起點及對應的各該連接點之間的一中點之間。
15. 如申請專利範圍第14項所述之線路板，其中該線路疊構具有一上表面以及相對於該上表面的一下表面，該第三訊號傳輸結構包括：該對第一差動訊號路徑，更包括：兩第一接墊，彼此鄰近地配置於該上表面的一側並適於連接該對第一差動訊號接腳；以及兩第一走線，彼此鄰近地配置於該上表面並分別從該些第一接墊經過貫穿該線路疊構的兩第一導電貫孔而適於連接該傳輸晶片，而該些第一電阻件位於該上表面並分別設置於該些第一走線，且各該第一電阻件介於對應的各該第一導電貫孔與對應的各該第 一接墊及對應的各該第一導電貫孔之間的一中點之間；以及該對第二差動訊號路徑，更包括：兩第二接墊，彼此鄰近地配置於該上表面的一側並適於連接該對第二差動訊號接腳；以及兩第二走線，彼此鄰近地配置在該上表面與該下表面而分別從該些第二接墊由該上表面穿過貫穿該線路疊構的兩第二導電貫孔而延伸至該下表面，並分別由該下表面穿過該些第一導電貫孔而連接至該些第一走線，而該些連接點位於該些第一導電貫孔，其中該些第二電阻件位於該下表面並分別設置於該些第二走線，且各該第二電阻件介於對應的各該第一導電貫孔與對應的各該第二接墊及對應的各該第一導電貫孔之間的一中點之間。
16. 如申請專利範圍第14項所述之線路板，其中該第三訊號傳輸結構適於連接兩組支援USB 1.0架構或USB 2.0架構的一對傳送/接收差動訊號接腳D⁺ 及D^- 以傳輸差動訊號。
17. 一種電子組件，包括：一傳輸晶片；一電連接器，具有兩對第一差動訊號接腳以及兩對第二差動訊號接腳；以及一線路板，包括：一線路疊構，包括： 一第一訊號傳輸結構與一第二訊號傳輸結構，該第一訊號傳輸結構連接該傳輸晶片與該電連接器的一對第一差動訊號接腳以及一對第二差動訊號接腳，而該第二訊號傳輸結構連接該傳輸晶片與該電連接器的另一對第一差動訊號接腳以及另一對第二差動訊號接腳，各該訊號傳輸結構包括：一對第一差動訊號路徑，連接對應的該對第一差動訊號接腳與該傳輸晶片；以及一對第二差動訊號路徑，連接對應的該對第二差動訊號接腳，並分別連接至該對第一差動訊號路徑而分別具有一連接點；兩對第一電阻件，分別設置在該些第一差動訊號路徑上，其中各該第一電阻件介於對應的各該連接點與對應的各該第一差動訊號路徑之一起點及對應的各該連接點之間的一中點之間；以及兩對第二電阻件，分別設置在該些第二差動訊號路徑上，其中各該第二電阻件介於對應的各該連接點與對應的各該第二差動訊號路徑之一起點及對應的各該連接點之間的一中點之間。
18. 如申請專利範圍第17項所述之電子組件，其中該線路疊構具有一上表面以及相對於該上表面的一下表面，各該訊號傳輸結構包括：該對第一差動訊號路徑，更包括： 兩第一接墊，彼此鄰近地配置於該上表面的一側並連接該對第一差動訊號接腳；以及兩第一走線，彼此鄰近地配置於該上表面並分別從該些第一接墊經過貫穿該線路疊構的兩第一導電貫孔而連接該傳輸晶片，而該些第一電阻件位於該上表面並分別設置於該些第一走線，且各該第一電阻件介於對應的各該第一導電貫孔與對應的各該第一接墊及對應的各該第一導電貫孔之間的一中點之間；以及該對第二差動訊號路徑，更包括：兩第二接墊，彼此鄰近地配置於該上表面的一側並連接該對第二差動訊號接腳；以及兩第二走線，彼此鄰近地配置在該上表面與該下表面而分別從該些第二接墊由該上表面穿過貫穿該線路疊構的兩第二導電貫孔而延伸至該下表面，並分別由該下表面穿過該些第一導電貫孔而連接至該些第一走線，而該些連接點位於該些第一導電貫孔，其中該些第二電阻件位於該下表面並分別設置於該些第二走線，且各該第二電阻件介於對應的各該第一導電貫孔與對應的各該第二接墊及對應的各該第一導電貫孔之間的一中點之間。
19. 如申請專利範圍第17項所述之電子組件，其中該線路疊構具有一上表面以及相對於該上表面的一下表面，該些第一電阻件於該上表面的正投影對應地重疊於該些第 二電阻件於該下表面的正投影。
20. 如申請專利範圍第17項所述之電子組件，其中該些第一電阻件與該些第二電阻件的電阻值介於30歐姆至180歐姆之間。
21. 如申請專利範圍第17項所述之電子組件，其中連接該第一訊號傳輸結構的該對第一差動訊號接腳與該對第二差動訊號接腳分別為USB 3.0架構中的一對傳送差動訊號接腳T_x ⁺ 及T_x ^- ，而連接該第二訊號傳輸結構的該對第一差動訊號接腳與該對第二差動訊號接腳分別為USB 3.0架構中的一對接收差動訊號接腳R_x ⁺ 及R_x ^- 。
22. 如申請專利範圍第17項所述之電子組件，其中該線路疊構更包括一第三訊號傳輸結構，連接該傳輸晶片與該電連接器的又一對第一差動訊號接腳以及又一對第二差動訊號接腳，該第三訊號傳輸結構包括：一對第一差動訊號路徑，連接該對第一差動訊號接腳與該傳輸晶片，而兩第一電阻件分別設置在該些第一差動訊號路徑上，其中各該第一電阻件介於對應的各該連接點與對應的各該第一差動訊號路徑之一起點及對應的各該連接點之間的一中點之間；以及一對第二差動訊號路徑，連接該對第二差動訊號接腳，並分別連接至該對第一差動訊號路徑而分別具有一連接點，而兩第二電阻件分別設置在該些第二差動訊號路徑上，其中各該第二電阻件介於對應的各該連接點與對應的各該第二差動訊號路徑之一起點及 對應的各該連接點之間的一中點之間。
23. 如申請專利範圍第22項所述之電子組件，其中該線路疊構具有一上表面以及相對於該上表面的一下表面，該第三訊號傳輸結構包括：該對第一差動訊號路徑，更包括：兩第一接墊，彼此鄰近地配置於該上表面的一側並連接該對第一差動訊號接腳；以及兩第一走線，彼此鄰近地配置於該上表面並分別從該些第一接墊經過貫穿該線路疊構的兩第一導電貫孔而連接該傳輸晶片，而該些第一電阻件位於該上表面並分別設置於該些第一走線，且各該第一電阻件介於對應的各該第一導電貫孔與對應的各該第一接墊及對應的各該第一導電貫孔之間的一中點之間；以及該對第二差動訊號路徑，更包括：兩第二接墊，彼此鄰近地配置於該上表面的一側並連接該對第二差動訊號接腳；以及兩第二走線，彼此鄰近地配置在該上表面與該下表面而分別從該些第二接墊由該上表面穿過貫穿該線路疊構的兩第二導電貫孔而延伸至該下表面，並分別由該下表面穿過該些第一導電貫孔而連接至該些第一走線，而該些連接點位於該些第一導電貫孔，其中該些第二電阻件位於該下表面並分別設置於該些第二走線，且各該第二電阻件介於對應的各該第一導 電貫孔與對應的各該第二接墊及對應的各該第一導電貫孔之間的一中點之間。
24. 如申請專利範圍第22項所述之電子組件，其中連接第三訊號傳輸結構的該對第一差動訊號接腳與該對第二差動訊號接腳為支援USB 1.0架構或USB 2.0架構的一對傳送/接收差動訊號接腳D⁺ 及D^- 。