CN103460605B - 具有误差校正的流水线adc - Google Patents

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Abstract

一种流水线模拟数字转换器级可包括第一和第二多个数字模拟转换器（DAC），所述第一多个DAC数量足以从所述级产生残留，所述第二多个DAC使得它们的输出添加到所述级的模拟输出。映射和校准电路可交换所述第一和第二多个DAC中选定DAC之间的输入，并向所述第一多个DAC中所述选定DAC和所述第二多个DAC中另一个DAC提供第一校准信号和第二校准信号。所述校准信号可彼此相关，但与所述级的模拟输入和数字输出不相关，且对所述级的残留具有不同且部分偏移的影响。校正电路可基于所述校准信号和后续级的输出之间的相关性来校正所述级的所述数字输出的电路路径误差。

Description

具有误差校正的流水线ADC
技术领域
本发明涉及具有误差校正的流水线模拟数字转换器(ADC)。
背景技术
流水线模拟数字转换器(ADC)代表一种流行的ADC架构。图1描绘了配置以将模拟输入信号AIN转换成数字输出信号DOUT的典型流水线ADC 20的实施方案，流水线ADC 20包括多个流水线级24，每个级24接收个别模拟输入信号AI并产生个别数字输出信号DO、模拟输出信号AO、模拟残留信号AR和放大的模拟残留信号AAR，所述放大的模拟残留信号AAR被转换成对应的数字化的残留DR。每个级可包括产生数字输出DO的ADC支电路28、产生模拟输出AO的数字模拟转换器(DAC)32，和产生模拟残留AR和放大的模拟残留AAR的累积电路36和放大器电路40。每个级24的数字输出DO代表级24接收的模拟输入AI的预定位宽度的数字化。模拟输出AO代表级24的数字输出DO转换回模拟形式。模拟残留AR是状态24的模拟输入AI减去模拟输出AO，且代表级24接收的模拟输入AI的未转换的余数。返回到给定级24的数字化的残留DR代表后续级24对模拟残留AR的数字化。
在操作中，流水线ADC 20通过以下步骤来转换传递到第一级24的总模拟输入AIN：使每个级24的模拟输入AI相继依次接近所述级24的预定位宽度，然后产生并放大代表所述级24的模拟输入AI的未转换余数的模拟残留AR，并且使放大的残留AAR通过下一级24并重复这个过程。最终，ADC 20可通过组合个别级24中每一个产生的数字输出DO来转换原始模拟输入AIN(这可由延迟和组合电路44执行)，以将对应的数字化的残留DR相继构建成总数字输出DOUT。在实施方案中，个别流水线级24之间的数字输出DO的重叠可用以改善总流水线ADC 20的精确度。
然而，图1描绘的流水线ADC架构20存在问题。产生放大的模拟残留AAR的不精确性可限制ADC 20总体操作的精确度，因为后来的流水线级24将因此转换不精确的余数。这可用减小的ADC性能参数(例如SNR、线性度等)来显示。可减小产生放大的模拟残留AAR的精确度的两个机制包括放大模拟残留AR的放大器40中的增益误差和从数字输出DO产生模拟输出AO的DAC 32中的分量值不匹配。首先，关于增益误差，放大器电路40将模拟残留AR放大了预定增益以利用更多全尺度的后续流水线级24的输入。然而，放大器电路40的预定增益中的误差将错误的放大的残留AAR发送到后续流水线级24。第二，关于DAC不匹配误差，DAC 32从数字输出DO产生模拟输出AO，并且模拟输出AO进而用以产生模拟残留AR。然而，许多DAC32利用电容器或电阻阵列或其它组件装置，具有预定分量值关系和如可由制造不精确产生的这些预定值关系的偏差的所述其它组件装置的组成组件可减小产生模拟输出AO和最终模拟残留AR的精确度。
大型电容器和高功率放大器有时用以缓解这些问题。然而，这些方法可不理想地消耗芯片面积和电源，并且甚至不可修复所有上述误差。因此，需要具有校正例如残留放大器增益误差和DAC分量值不匹配误差的误差的机制的流水线ADC架构，而不多余地引入占空间或过度复杂或耗电的电路。
发明内容
根据本发明的一个方面，提供一种流水线模拟数字转换器(ADC)电路，其包括：流水线级，其具有ADC来将模拟输入转换成预定位宽度的数字输出，第一多个数字模拟转换器(DAC)数量足以产生对应于所述数字输出的模拟输出，且第二多个DAC被配置以使得它们的输出添加到所述模拟输出，其中所述流水线级从所述模拟输出产生放大的模拟残留；后续流水线部分，其将所述放大的模拟残留转换成至少一个第二数字输出和数字化的残留；映射电路，其选择性地交换所述第一多个DAC中选定的一个和所述第二多个DAC中的一个的输入；校准信号电路，其向所述第一多个DAC中所述选定的一个DAC的输入提供第一校准信号并向所述第二多个DAC中的另一个DAC的输入提供第二校准信号，其中所述第一校准信号和第二校准信号彼此相关，但与所述流水线级的所述模拟输入和数字输出不相关，且对以下至少一个具有不等的影响：所述放大模拟残留或所述数字化的残留；和校正电路，其校正所述流水线级的所述数字输出的电路路径误差，所述电路路径误差包括电路路径中的增益误差和分量值不匹配误差，所述电路路径包括所述第一多个DAC和第二多个DAC，所述校正基于所述第一和第二校准信号与以下至少一个的相关性结果：所述至少一个第二数字输出或所述数字化的残留。
根据本发明的另一个方面，提供一种方法，其包括：映射电路选择性地交换提供给流水线模拟数字转换器ADC的流水线级的第一多个数字模拟转换器DAC中选定的一个DAC和所述流水线级的第二多个DAC中的一个DAC的输入，其中所述流水线级包括将模拟输入转换成预定位宽度的数字输出的ADC，所述第一多个DAC数量足以产生对应于所述数字输出的模拟输出，所述第二多个DAC使得它们的输出添加到所述模拟输出，所述流水线级从所述模拟输出产生放大的模拟残留，且后续流水线部分将所述放大的模拟残留转换成至少一个第二数字输出和数字化的残留；校准信号电路向所述第一多个DAC中所述选定的一个DAC的输入提供第一校准信号并向所述第二多个DAC中的另一个DAC的输入提供第二校准信号，其中所述第一校准信号和第二校准信号彼此相关，但与所述流水线级的所述模拟输入和数字输出不相关，且对以下至少一个具有不等的影响：所述放大模拟残留或所述数字化的残留；以及校正所述流水线级的所述数字输出的电路路径误差，所述电路路径误差包括电路路径中的增益误差和分量值不匹配误差，所述电路路径包括所述第一多个DAC和第二多个DAC，所述校正基于所述第一和第二校准信号与以下至少一个的相关性结果：所述至少一个第二数字输出或所述数字化的残留。
附图说明
为了能够理解本发明的特征，下文描绘了许多附图。然而，附图只图示了本发明的特定实施方案，且因此不被认为是对本发明范围的限制，因为本发明可涵盖其它等效实施方案。
图1是描绘流水线ADC电路的实施方案的电路示意图。
图2是描绘另一流水线ADC电路的实施方案的电路示意图。
图3是描绘图2中示出的流水线ADC电路的实施方案的电路示意图。
图4是描绘图2和3的流水线ADC电路的实施方案的电路示意图，更详细地示出了流水线ADC电路的某些部分。
图5是描绘图2-4中描绘的流水线ADC电路的更新和存储电路的实施方案的电路示意图。
图6是描绘图2-4中描绘的流水线ADC电路的注入流水线级的实施方案的电路示意图。
图7是描绘校准产生残留放大器增益误差的注入流水线级的方法的实施方案的流程图。
图8是描绘校准产生DAC分量值不匹配误差的注入流水线级的方法的实施方案的流程图。
图9是描绘图2-4中描绘的流水线ADC电路的系数估计电路的实施方案的电路示意图。
图10是描绘图6中描绘的注入流水线级的映射电路的实施方案的电路示意图。
图11是描绘图2-4中描绘的流水线ADC电路的注入流水线级的另一实施方案的电路示意图。
图12是描绘图11中描绘的注入流水线级的输入取样电路的实施方案的电路示意图。
图13是描绘图11中描绘的注入流水线级的电阻梯的实施方案的电路示意图。
图14是描绘图11中描绘的注入流水线级的DAC支电路的实施方案的电路示意图。
图15是描绘图2-4中描绘的流水线ADC电路的注入流水线级的另一实施方案的电路示意图。
图16是描绘图2-4中描绘的流水线ADC电路的误差校正电路的实施方案的电路示意图。
具体实施方式
图2描绘具有多个流水线级54、58的流水线ADC电路50的实施方案的元件，包括一个或多个校准的流水线级54，在本文也称为注入流水线级54，所述流水线级54可被校准以校正例如残留放大器增益误差和数字模拟转换器(DAC)分量值不匹配误差的数字输出的误差。校准的流水线级54可包括：多个DAC 110(在本文中也称为初级DAC 110)，其数量足以将所述级54产生的数字输出DO转换为所述级54的对应的模拟输出AO；和两个或更多个另外的DAC 114(在本文中也称为校准DAC 114)，其用于校准选定的级54以校正包括所述级54的残留放大器增益误差和分量值不匹配误差的误差。流水线ADC电路50可测量每个通过初级DAC的路径给予选定注入级的数字化的残留的增益，并且将所述增益与所述路径的期望理想增益进行比较。每个初级DAC路径可含有所有DAC路径常见的误差，例如残留放大器中的增益误差或后端级的有效增益误差；以及例如由于初级DAC之间和初级DAC中意外的差异所造成的每个个别初级DAC路径所特有的误差。流水线ADC电路50然后可估计并应用误差校正系数来修复每个初级DAC路径的两种类型的误差。注意，为了简单起见，图2只描绘了流水线ADC电路50的选定元件。流水线ADC 50的实施方案可包括其它附图中描绘且在下文更详细讨论的其它元件。
在第一校准方法700(也在图7中示出，且下文参照图7更详细地进行了讨论)中，第一和第二校准DAC 114a、114b可被校准来将通过校准DAC的电路路径中的误差校正为选定级的对应的数字化的残留DR。可在第一校准DAC 114a的输入提供(即，注入)第一校准信号CALA。第一校准信号CALA可配置以与由选定级54的同时常规转换操作处理的任何同时接收的模拟输入AI不相关，并且与对应产生的数字输出DO不相关。注入的第一校准信号CALA可被第一校准DAC 114a处理，并且从第一校准DAC 114a产生可被累积电路118相加的输出和初级DAC 110的常规转换操作产生的任何其它输出，以产生模拟输出AO，所述模拟输出AO可从级54接收的模拟输入AI减去(图2中未示出)以产生模拟残留AR，所述模拟残留AR可通过残留放大器126并被残留放大器126放大来产生通过后续流水线级54、58(可以是校准的流水线级54或其它流水线级58)的放大的模拟残留AAR。然后，后续流水线级54、58产生的对应数字化的残留DR可通过系数估计电路78，所述系数估计电路78可使数字化的残留DR与注入校准信号CALA相关来确定注入信号对数字化的残留DR的影响，且因此，确定通过第一校准DAC 114a和残留放大器126并到数字化的残留DR上的电路路径的预期增益的偏差。这个相关性可将校准信号CALA对数字化的残留DR的影响与在常规转换操作期间由于校准信号CALA和初级DAC 110产生的其它常规转换操作信号之间没有相关性而由初级DAC 110产生任何其它信号的影响分开。然后，系数估计电路78可产生误差校正系数CDECC并使误差校正系数CDECC通过校准DAC到达误差校正电路66，以用于校正第一校准DAC路径中选定流水线级54的数字输出DO的误差。第一校准DAC 114a的校准可发生在前台校准模式下或后台校准模式下，即，不在选定级54的常规转换操作期间或在选定级54的常规转换操作期间，因为第一校准DAC 114a的输出的相对尺寸(例如，±Δ/4)可足够小以至于不能克服后续流水线级54、58的可用输入净空。
继续执行第一校准方法700，一旦校准第一校准DAC 114a，第一校准DAC 114a即可用以例如在前台校准模式或后台校准模式下校准包括第二校准DAC 114b的电路路径。第二校准DAC 114b和第一校准DAC 114a可同时在输入处具有(即，注入)第一校准信号CALA和第二校准信号CALB。第一校准信号CALA和第二校准信号CALB可与由选定级54的常规转换操作处理的任何同时接收的模拟输入AI不相关以产生对应的数字输出DO，但彼此相关，使得它们可对对应于选定流水线级54的数字化的残留DR产生相关的但不等的影响。例如，第一校准信号CALA可等于第二校准信号CALB的反数或逆数，例如，CALA＝-CALB，其中第一校准信号CALA和第二校准信号CALB可由来自{-1，1}表示的集的元素构成。系数估计电路78可使对应的数字化的残留DR与注入的校准信号CALA、CALB相关，以确定注入信号对数字化的残留DR的影响。由于已经估计了第一校准DAC 114a的路径误差，所以这个估计和已知校准信号CALA、CALB可用以在对第二校准DAC 114b的路径执行相关性操作之前或之后去除第一校准DAC 114a的路径误差的影响，因此隔离第二校准DAC 114b的路径误差。因此，任何剩余偏差是来自通过第二校准DAC 114b、残留放大器126和任何后续级54、58的电路路径的预期增益。系数估计电路78然后可产生误差校正系数CDECC并使误差校正系数CDECC通过校准DAC到达误差校正电路66，以用于校正包括第二校准DAC 114b的电路路径中选定流水线级54的数字输出DO的误差。
在可在第一校准方法700之后且在前台或后台模式下执行的第二校准方法800(也在图8中示出，且下文参照图8更详细地进行了讨论)中，第二校准DAC 114b可操作地与初级DAC 110中选定的一个交换，使得第二校准DAC 114b假定初级DAC 110的操作中选定初级DAC 110的放置，以将选定级54的数字输出DO转换成对应的模拟输出AO。这个操作性交换可使用映射电路106来实现，映射电路106可交换(即，映射)选定初级DAC 110和第二校准DAC114b之间的输入。选定初级DAC 110和第一校准DAC 114a然后可同时在输入处具有(即，注入)第一校准信号CALA和第二校准信号CALB，其中第一校准信号CALA和第二校准信号CALB与由选定级54的同时常规转换操作处理的任何同时接收的模拟输入AI不相关以产生对应的数字输出DO，但彼此相关，使得它们可对对应于选定级54最终产生的数字化的残留DR产生相关的但不等的影响。
更详细地说，例如，在后台模式下，第一校准信号CALA和第二校准信号CALB可由第一校准DAC 114a和选定初级DAC 110处理，且它们的输出接着被累积电路118与初级DAC110和交换的第二校准DAC 114b的常规转换操作产生的任何其它输出相加。这个模拟输出总和AO可被从所述级接收的模拟输入AI减去，且所得模拟残留AR可被残留放大器126放大以产生放大的模拟残留AAR。校准DAC 114和累积电路118可配置使得第一校准信号CALA和第二校准信号CALB到第一校准DAC 114a和选定初级DAC 110的注入对放大的模拟残留AAR且因此对对应的数字化的残留DR产生影响，所述影响相关但彼此不等且与剩余未选定初级DAC 110和替代的第二校准DAC 114b在常规转换操作期间产生的其它模拟信号不相关。这个相关但不等的影响可用许多方式来达成，例如，通过提供相关且相等或不等的第一校准信号CALA和第二校准信号CALB，所述第一校准信号和第二校准信号可被第一校准DAC 114a和选定的初级DAC 110和累积电路118以相同方式或不同方式来处理。结果可能是相关第一校准信号CALA和第二校准信号CALB的影响可由系数估计电路78在后续流水线级54、58产生的对应的数字化的残留DR中确定，所述系数估计电路78使数字化的残留DR与注入的校准信号CALA、CALB相关来分出任何非相关常规转换信号的影响。因为第一校准信号CALA和第二校准信号CALB可对选定流水线级54产生的放大的模拟残留AAR具有相关但不等影响，所以可例如通过配置校准信号CALA、CALB中一个校准信号的影响以部分偏移并减小另一校准信号CALA、CALB对放大的模拟残留AAR的影响来定制两个校准信号CALA、CALB对放大的模拟残留AAR的组合影响的总尺寸，使得可保存后续级54、58的模拟输入净空，所述模拟输入净空可允许在后台模式下执行第二校准方法800，即，与流水线ADC电路50的常规转换操作同时，且也可具有前台模式校准的益处。系数估计电路78可计算与包括使注入信号的影响基于后续级54、58产生的数字化的残留DR的选定初级DAC 110的电路路径的期望分量值的任何偏差，并产生误差校正系数PDECC且使误差校正系数PDECC通过初级DAC到达误差校正电路68，以用于校正包括选定的初级DAC 110的电路路径中选定流水线级54的数字输出DO的误差，例如，残留放大器增益误差和分量值不匹配误差。图2示出的误差校正系数ECC因此可包括也在图16中示出的初级DAC校正系数PDECC和也在图16中示出的校准DAC误差校正系数CDECC。
虽然图2描绘了流水线ADC电路50和它的操作的方面的概述，但是下文参照附图中进一步的描述讨论了更详细的实施方案。
图3描绘了流水线ADC电路50的实施方案，流水线ADC电路50可校正例如残留放大器增益误差、DAC分量值不匹配误差的误差和其它类型的误差，所述实施方案示出了流水线ADC电路50的总体高层架构。流水线ADC 50可包括配置以接收校准信号注入的一个或多个注入流水线级54、可选地忽略校准信号注入配置的一个或多个流水线级58、延迟电路62、误差校正电路66、组合电路70和估计和控制电路74。每个注入流水线级54可执行校准程序以校正例如所述注入级54的残留放大器增益误差和DAC分量值不匹配误差的误差。可选地忽略校准注入配置的图3中的其它流水线级58可配置成图1的架构20中描绘的流水线级24，或根据各种其它考量来配置。估计和控制电路74可执行误差估计功能并提供注入、控制和时钟信号到流水线ADC电路50的其它电路，以使得能够进行如本文所述的ADC电路50的操作。延迟电路62可产生多个流水线级54、58中每一个的延迟数字输出DDO，使得注入流水线级54的数字输出DO的校正和这些校正的数字输出CDO与其它级的数字输出DO的组合可发生在流水线ADC操作的循序渐进的特质的上下文中。误差校正电路66可产生校正的数字输出CDO，从而根据本文进一步讨论的方法和电路来校正注入流水线级54的数字输出DO的注入级54的残留放大器增益误差和DAC分量值不匹配误差。组合电路70可使来自注入级54的校正数字输出CDO与来自其它流水线级58的延迟数字输出DDO组合，以产生流水线ADC电路50的数字化的残留DR和总数字输出DOUT。
虽然图3描绘了具有两个注入流水线级54和任意数目的未注入流水线级58的流水线ADC 50的实施方案，但是流水线ADC 50的其它配置也是可能的。例如，流水线ADC 50的实施方案可包括一个或多个注入流水线级54与零个、一个或多个未注入流水线级58的组合。另外，虽然图3描绘了延迟电路62、误差校正电路66、组合电路70和估计和控制电路74的示例性设置，但是这些电路的其它设置也是可能的。例如，ADC的实施方案可包括以与图3示出的次序不同的次序与这些电路中的其它电路互连的延迟电路62、误差校正电路66、组合电路70和估计和控制电路74中的一个或多个，以实施通过这些电路的数字信号流的不同顺序，例如，在误差校正之后而不是在误差校正之前延迟等，且仍实现本文所讨论的流水线ADC电路50的误差校正功能。误差校正可可选地通过数字处理或模拟处理来校正数字输出DO，以回应于本文计算的误差校正系数例如通过数字改变数字输出DO、通过改变施加到模拟信号的放大(例如，模拟输出AO、模拟残留AR等)、通过改变模拟分量中的偏置电流以改变它的行为，或这些处理的任何组合来完全或部分校正本文估计的电路路径误差。
图4描绘了图3示出的流水线ADC 50的实施方案，且示出与图3中一些电路有关的另外的细节。在图4中，估计和控制电路74可包括误差校正系数估计电路78、误差校正系数更新和存储电路82、校准信号电路86和其它控制电路90。也是在图4中，延迟电路62、误差校正电路66和组合电路70可包括对应于各自的注入或未注入流水线级54、58的部分(标注为62a-c、66a-c、70a-c)。
误差校正系数估计电路78可基于对应于选定校准流水线级54的数字化的残留DR来估计误差校正系数并将误差校正系数提供给系数更新和存储电路82。误差校正系数可包括对应于误差校正电路66a、66b的系数，且所述系数被对应于每个注入流水线级54的误差校正电路66a、66b用以校正例如所述级54的残留放大器增益和DAC分量值不匹配误差的误差。误差校正系数可可选地采用预定位长的数字位或字的形式，或任何其它适于存储数字电路使用的数值的形式。系数估计电路78可基于对应于所述级54的数字化的残留DR来估计特定注入流水线级54的误差校正系数，所述数字化的残留DR是来自后续流水线级的数字输出DO的组合，而不管后续流水线级是注入流水线级54、未注入流水线级58或两者的组合。例如，在图4中，系数估计电路78可估计误差校正系数以基于注入所述级54中的校准信号和对应于所述级54的数字化的残留DR(图4中标注为(1))来校正第一注入流水线级(图4中标注为(1))的误差。类似地，对于第二注入流水线级54，系数估计电路78可基于注入所述级54中的校准信号和对应于所述级54的数字化的残留DR(图4中标注为(2))来估计误差校正系数。系数估计电路78可向系数更新和存储电路82提供估计的误差校正系数。
误差校正系数更新和存储电路82可接收系数估计电路78估计的误差校正系数、更新现有误差校正系数、存储接收的误差校正系数，并向每个注入流水线级54的误差校正电路提供各自接收或存储的误差校正系数。图5描绘了更新和存储电路82的实施方案，更新和存储电路82可包括逻辑电路94和存储器98。逻辑电路94可实施如本文所述的一个或多个更新操作模式。在从系数估计电路78接收误差校正系数之后，系数更新和存储电路82可基于操作或逻辑确定来自动存储系数从而更新对应的存储系数，或存储接收的系数。例如，更新和存储电路82可以预定或可选择性地配置的次数或更新率来可选地更新系数。更新率可可选地与系数估计电路78可估计新的系数值的速率相同或不同。如下文进一步讨论，也可选择系数更新率来多方面地对应流水线ADC电路50的前台或后台操作模式。更新和存储电路82的存储器98可根据更新逻辑电路94和其它控制电路90选择并实施的更新操作模式来存储接收的误差校正系数。存储器98可包括锁存器、寄存器、ROM、RAM、EEPROM或可存储数字信息的任何其它集成电路存储器结构中的一个或多个。存储器98可根据如更新逻辑电路94和其它控制电路90所选择并实施的本文描述的流水线ADC的操作来提供存储的误差校正系数到对应的误差校正电路66。
返回图4，校准信号电路86可提供预定类型的校准信号CAL到选定注入流水线级54。提供的校准信号CAL可用以通过产生后续流水线级所产生的对应的数字化的残留DR并基于数字化的残留DR和提供到选定级54的校准信号CAL计算选定注入级54的误差校正系数来校准选定的注入流水线级54。校准信号CAL可被选定为促进计算误差系数的类型。在一个实施方案中，校准信号CAL可与例如作为流水线ADC 50的常规转换操作部分的选定注入流水线级54同时接收并处理的任何模拟输入信号AI不相关，或者与产生为所述接收的模拟输入信号AI的结果的选定级54的任何其它模拟或数字信号或其部分不相关。选定的注入级54之后的级产生的且对应于选定级54的数字化的残留DR因此可具有只与校准信号CAL相关的分量。对应的数字化的残留DR因此可被与注入所选定的注入级54中的校准信号CAL的相关性分析，以确定选定注入级54的例如残留放大器增益误差和DAC分量值不匹配误差的误差的影响。校准信号CAL可通常在前台模式下注入选定的注入流水线级54，即，不与选定注入级54、流水线ADC电路50或两者的操作期间常规模拟输入信号AI的选定注入级54进行的接收同时，以将接收的模拟输入信号AI、AIN转换成数字输出信号DO、DOUT，且校准信号CAL的不相关的实施方案可在前台和后台模式下注入选定的注入流水线级54，即，与选定注入级54、流水线ADC电路50或两者的操作期间模拟输入信号AI的选定注入级54进行的接收同时或不同时，以将接收的模拟输入信号AI、AIN转换成数字输出信号DO、DOUT。
校准信号CAL的不相关的实施方案可具有各种形式。在一个实施方案中，不相关的校准信号CAL可包括伪随机二进制信号、零平均二进制信号、零平均伪随机二进制信号或其组合。
校准信号电路86可内部产生校准信号CAL(例如，不相关的伪随机信号)并将校准信号CAL提供到注入流水线级54，或从另一电路接收校准信号CAL并将所接收的校准信号CAL提供到注入流水线级54。校准信号电路86也可将它提供给注入流水线级54的校准信号CAL提供给系数估计电路78，以进行对每个注入流水线级54的误差校正系数的基于相关性的估计。校准信号电路86可对于所有的注入流水线级54使用单个校准信号CAL，对于每个流水线级54使用不同的校准信号CAL，或这些方法的组合。
如所需要，其它控制电路90可向流水线ADC电路50的其它电路提供其它控制和时钟信号，所述其它电路包括注入和未注入流水线级54、58、延迟电路62、误差校正电路66、组合电路70、校准信号电路86、系数更新和存储电路82和系数估计电路78等，以使得能够进行如本文所述的流水线ADC电路50的操作。这些控制和时钟信号可根据例如前台或后台校准模式的选定操作模式来控制流水线ADC电路50的操作，且可包括逻辑触发的控制和时钟信号。
图6描绘了图2-4中示出的流水线ADC电路50的注入流水线级54和估计和控制电路74的部分的实施方案。注入流水线级54可包括ADC支电路102、映射电路106、一个或多个初级DAC 110、一个或多个校准DAC 114、一个或多个累积电路118、122和放大器126。ADC支电路102可将注入流水线级54接收的模拟输入AI转换成对应于预定数量的数字二进制代码位的数字输出DO。在图6中，示出的示例性实施方案产生对应于4位二进制代码的数字输出DO。ADC支电路102可可选地配置以产生二进制代码输出或一元代码(即，温度计码)输出。在图6中，示例性ADC支电路102配置以提供温度计码数字输出DO到映射电路，因此，对于对应于4位二进制代码数字字的数字输出，ADC支电路102可提供包括16个温度计代码数字信号x0-x15的数字输出DO。ADC支电路102的实施方案可可选地配置以产生二进制代码数字输出DO、温度计代码数字输出DO或两者。
注入流水线级54可包括映射电路106，以实施将数字输出DO和校准信号CAL从ADC支电路102和估计和控制电路74的校准信号电路86可选择地路由到初级和校准DAC 110、114。如描述的示意图中映射电路的虚线部分所指示，映射电路可配置以将ADC支电路传递到映射电路的数字输出信号DO、x0-x15选择性地映射到对应的初级DAC或选定的校准DAC，且将校准信号CAL从校准信号电路86选择性地映射到初级DAC 110或选定校准DAC 114中的任何DAC。图10描绘了配置以选择性地映射三个数字信号的映射电路106的示例性实施方案。所描述的实施方案可包括多个开关130，所述开关130配置以在选定初级DAC和如本文所述回应于来自控制电路的控制信号SEL的校准DAC之间选择性地交换数字信号，例如，数字输出DO、x0-x15和校准信号CAL。虽然图10描绘了配置以接收三个数字输出信号x0-x2的映射电路106，但是其它实施方案可通过外插所描述的架构来接收任何数量的数字输出信号DO。另外，映射电路106可替代性地可选地使用与图10中描述的架构不同的架构。又，在其它实施方案中，注入流水线级54可实施映射电路106，或在沿ADC支电路106、初级DAC 110、校准DAC 114和累积电路118、122之间的信号流的不同相对位置的映射电路106提供的映射功能。例如，在替代性实施方案中，注入流水线级可实施映射电路106或ADC支电路102内部的相等功能。
注入流水线级54可包括足够数量的初级DAC 110以能够将ADC支电路102产生的数字输出DO转换回模拟形式，即，转换回模拟输出信号AO，从而允许注入流水线级54进行常规转换操作，包括将模拟输入AI转换成预定位宽度数字输出DO和产生对应的放大的模拟残留信号AAR，而不必需依靠校准DAC 114来执行这个功能。这可提供前台和后台校准模式中任一个或两个的选择和操作的灵活性。初级DAC 110可接受二进制码或温度计代码数字输出DO作为转换的输入，且可输出选定预定数量的输出电平的中间模拟输出信号y0-y15。在图6中，初级DAC 110可各自配置以接受ADC支电路102提供的单个温度计代码数字输出信号x0-x15作为数字输入，并输出具有两个可能模拟输出信号电平中一个的中间模拟输出信号y0-y-15。因此，多个初级DAC 110可包括等于ADC支电路102提供的温度计代码数字输出x0-x15的数量的若干个DAC 110，例如，如图6中示例性地示出，可包括等于4位二进制码注入流水线级54的16个初级DAC 110。在其它实施方案中，初级DAC 110可包括配置以接受二进制码数字输出DO而不是温度计代码数字输出DO并接受多个二进制或温度计代码信号的DAC110。初级DAC 110可各自为相同的电路。
给定注入流水线级54中的每个初级DAC 110可输出幅度高达但不大于预定模拟信号幅度的中间模拟输出信号y0-y15。可选择预定模拟信号幅度以及残留放大器126的增益，使得放大的模拟残留AAR不超过当流水线ADC电路50根据理想的行为操作时选定注入流水线级54之后的流水线级可转换的最大模拟输入信号幅度，且与所述最大模拟输入信号幅度有预定关系。例如，可选择预定模拟信号幅度，使得放大的模拟残留AAR不超过后续流水线级可转换的最大模拟输入信号幅度的一半，因此允许后续流水线级的输入处的可重叠在最大模拟输出信号幅度上的各种误差和校准操作的净空，以防止超过后续流水线级的最大模拟输入信号幅度。
为了达到初级DAC 110输出的最大模拟信号幅度和后续流水线级的最大模拟输入信号幅度之间的预定关系，初级DAC 110中每一个可输出最大中间模拟输出信号幅度，所述最大中间模拟输出信号幅度与选定流水线级54的模拟输入分辨率步长Δ(即，选定流水线级54的ADC支电路102可检测并转换的模拟输入幅度改变的最小降级)具有预定关系。在图6中，初级DAC 110可各自配置以输出范围是以零为中心的选定流水线级54的模拟输入分辨率步长Δ的最大中间模拟输出信号幅度，因此输出范围是选定流水线级54的正负模拟输入分辨率步长一半±Δ/2的最大中间模拟输出信号幅度。在其它实施方案中，初级DAC 110可各自配置以输出范围具有与选定流水线级54的模拟输入分辨率步长Δ成不同预定关系的最大中间模拟输出信号幅度。
在一个实施方案中，注入流水线级54可包括至少两个校准DAC 114。一种校准流水线ADC电路50的方法可包括：首先校准包括第一校准DAC 114a的电路路径来解释所述路径的误差，然后使用第一校准DAC 114a来校准包括第二校准DAC 114b的电路路径来解释所述路径的误差，最后使用第一和第二校准DAC 114a、114b来校准注入级以解释包括初级DAC110的电路路径中的每个电路路径。第一校准DAC 114a可输出第一预定最大中间模拟输出信号幅度，而第二校准DAC 114b可输出第二预定最大中间模拟输出信号幅度。第一预定最大中间模拟输出信号幅度可选择为与第二预定最大中间模拟输出信号幅度不同(例如，比它小)。第二预定最大中间模拟输出信号幅度可选择为与初级DAC 110产生的最大中间模拟输出信号幅度具有预定关系(例如，相等)，且第二校准DAC 114b可可选地配置为或包括与初级DAC 110中每一个相同的电路。在图6中，注入流水线级54可配置使得第一预定最大中间模拟输出信号幅度是选定流水线级的正负模拟输入分辨率步长四分之一±Δ/4，且第二预定最大中间模拟输出信号幅度是选定流水线级的正负模拟输入分辨率步长一半±Δ/2。如下文进一步描述，第一和第二校准DAC 114a、114b的最大中间模拟输出信号幅度的这个预定差可用以使得能够在校准期间同时操作第一和第二校准DAC 114a、114b，而不超过后续流水线级的可用输入净空。
注入流水线级54也可包括一个或多个累积电路118、122和残留放大器电路126。在图6中，注入流水线级54描述为包括第一累积电路118和第二累积电路122，第一累积电路118通过将初级和校准DAC 110、114产生的多个中间模拟输出信号y0-y15相加来产生所述注入流水线级54的总模拟输出信号AO，第二累积电路122通过从模拟输入信号AI减去总模拟输出信号AO来产生所述注入流水线级54的模拟残留信号AR。在下文进一步讨论的实施方案中，第一累积电路118可可选地配置以选择性地将选定初级DAC 110和第一校准DAC 114a的输出相加或者从来自其它初级DAC 110和第二校准DAC 114b的输出减去选定初级DAC110和第一校准DAC 114a的输出，以使第一校准信号CALA和第二校准信号CALB对放大的模拟残留AAR和对应的数字化的残留DR产生不同的影响。残留放大器126可放大模拟残留AR信号以产生放大的模拟残留信号AAR。虽然图6将初级DAC 110、校准DAC 114、一个或多个累积电路118、122和残留放大器126描述为分开的原理图符号，但是在一些实施方案中，这些电路可在共同实施图6中示意性地分开示出的功能的一个或多个电路或支电路中共同实施。例如，初级和校准DAC 110、114可与累积和放大器电路118、122、126一起实施为放大DAC。初级DAC 110、校准DAC 114、一个或多个累积电路118、122和残留放大器126的功能的其它电路实施也是可能的。
可校准具有一个或多个注入流水线级54的流水线ADC电路50来校正例如残留放大器增益误差、DAC分量值不匹配误差和其它DAC路径误差的误差。如上文指示，在一个实施方案中，流水线ADC电路50的校准可包括校准包括第一和第二校准DAC 114a、114b的电路路径，和一起使用第一和第二校准DAC 114a、114b来校准包括初级DAC 110的电路路径。图7和8是描绘操作并校准流水线ADC电路50的方法700、800的实施方案的步骤的流程图。
图7描绘了校准流水线ADC电路50的选定注入流水线级54来解释所述选定注入级54的校准DAC电路路径中的误差的方法700的实施方案。在图7的方法700的实施方案中，可校准包括第一校准DAC 114a到选定流水线级54的对应的数字化的残留DR的电路路径来解释所述路径中的误差，且可校准包括第二校准DAC 114b到选定流水线级54的对应的数字化的残留DR的电路路径来解释所述路径中的误差。方法700或它的部分的实施方案可在前台模式下执行，即，不是在选定注入级54操作以将选定注入级54或流水线ADC电路50处接收的模拟输入AI、AIN转换成数字输出DO、DOUT时执行，或在后台模式下执行，即，是在选定注入级54操作以将选定注入级54或流水线ADC电路50处接收的模拟输入AI、AIN转换成数字输出DO、DOUT时执行。
方法700的第一部分可校准第一校准DAC路径。在步骤702中，可归零第二校准DAC114b的输入。步骤704可在步骤702之后执行。在步骤704中，校准信号CALA可注入(即，作为数字输入提供到)第一校准DAC 114a。第一校准信号CALA可与提供到任何初级DAC 110的输入不相关，即与选定级54接收的模拟输入AI不相关，因此与例如在后台模式下执行时的常规转换操作期间ADC支电路102产生的数字输出DO、x0-x15中的任何数字输出不相关。如果接收了模拟输入AI且ADC支电路102不产生数字输出DO并且也没有数字输出DO被作为数字输入提供到初级DAC 110，那么这可在前台校准时相对容易地实现。在后台校准模式下，可基于认识到提供给初级DAC 110的模拟输入AI和对应的数字输出DO的本质和特征来选择不相关的校准信号CALA。不相关的校准信号CALA可可选地为伪随机数字二进制序列，例如，在一些具有零平均的实施方案中，伪随机数字二进制序列可与许多类型的模拟和数字信号不相关。伪随机序列可可选地使用已知方法由估计和控制电路74的校准信号电路86产生，并被作为校准信号CAL分配到第一校准DAC 114a(或如本文别处讨论的第二校准DAC 114b或初级DAC 110)，或被来自另一电路的校准信号电路86接收并存储，且然后被作为校准信号CAL分配。
在图7中，步骤706可在步骤704之后执行。在步骤706中，对应于选定注入级54并由后续流水线级54、58产生的数字化的残留DR可与校准信号CALA相关，所述校准信号CALA可例如为与由输入到所述注入级54的初级DAC 110的其它信号产生的数字化的残留DR的部分不相关的伪随机序列。相关性操作可使用已知数字信号相关性方法由估计和控制电路74的系数估计电路78来执行，所述数字信号相关性方法可包括应用到将相关的两个信号的相乘和时间平均操作。图9描绘了系数估计电路78的示例性实施方案。在图9中，系数估计电路78可包括相关性电路134和逻辑电路146，相关性电路134可具有乘法电路138和时间平均电路142。相关性电路134可接收注入第一校准DAC 114a的校准信号CALA(例如，不相关的伪随机序列)和后续流水线级产生的数字化的残留DR，并且应用乘法电路138和时间平均电路142的相乘和时间平均功能来产生相关性信号。
在图7中，步骤708可在步骤706之后执行。在步骤708中，可计算校准DAC误差校正系数CDECC来校正包括第一校准DAC 114a到对应于选定注入流水线级54的数字化的残留DR的电路路径的误差。可使用步骤706中产生的相关性结果和对校准DAC路径的预期增益的认识来计算校准DAC误差校正系数CDECC。即，如果增益实际上如所期望，那么相关性将产生具有预定幅度或其它可检测特征的结果。同样，如果增益不正确，即，不是如所预期的，那么相关性结果将从预定幅度或其它可检测特征偏离。可评估并使用这个偏差来创建包括选定注入级54的第一校准DAC 114a的路径的校准DAC误差校正系数CDECC。在图9的实施方案中，误差校正系数CDECC可由系数估计电路78的逻辑电路146来计算，从而实施这个相关性结果的评估。所计算出的误差校正系数CDECC可由系数估计电路78提供到系数更新和存储电路82。
在可包括步骤710-714的方法700的第二部分中，可校准包括第二校准DAC 114b的电路路径来计算这个路径的校准DAC误差校正系数CDECC。方法700的这个部分类似于图8描述的方法800的实施方案(例如，步骤804-808)执行的初级DAC路径的校准，因此将不再参照图7详细描述，但是，下文参照图8进行的描述可用于执行方法700的第二部分。简单地说，在步骤710中，第一和第二校准DAC 114a、114b可同时在输入处具有(即，注入)第一校准信号CALA和第二校准信号CALB的不等影响。第一校准信号CALA和第二校准信号CALB可与选定级54的常规转换操作处理的任何同时接收的模拟输入AI不相关，但彼此相关，使得它们可对对应于选定流水线级54的数字化的残留DR产生相关但不等的影响(例如，CALA＝-CALB，其中CALA和CALB可选自{-1，1}表示的集)。在步骤712中，系数估计电路78可使对应的数字化的残留DR与注入校准信号CALA、CALB相关以确定注入信号对数字化的残留DR的影响，因此，确定与到第二校准DAC 114b、残留放大器126和任何后续级54、58的电路路径的预期增益的任何偏差。这个相关性可使校准信号CALA、CALB对数字化的残留DR的影响与常规转换操作期间初级DAC 110产生的任何其它信号的影响分开。在步骤714中，系数估计电路78然后可产生校准DAC误差校正系数CDECC并将校准DAC误差校正系数CDECC传递到误差校正电路66，以用于校正包括第二校准DAC 114b的电路路径的选定流水线级54的数字输出DO的误差。可使用步骤712中产生的相关性信号、第二校准DAC路径的期望预定增益的认识和步骤708中产生的之前计算的第一校准DAC误差校正系数CDECC来计算校准DAC误差校正系数CDECC。
图8描绘了校准流水线ADC电路50的选定注入流水线级54来解释包括初级DAC 110到所述注入级54的对应数字化的残留DR的电路路径的例如残留放大器增益误差和DAC分量值不匹配误差的误差的方法800的实施方案。图8的方法800的实施方案可在后台模式下执行，即，当选定注入级54操作以将选定注入级54或流水线ADC电路50处接收的模拟输入AI、AIN转换为数字输出DO、DOUT时，或在前台模式下执行，即，不在选定注入级54操作以将选定注入级54或流水线ADC电路50处接收的模拟输入AI、AIN转换为数字输出DO、DOUT时。图7的校准方法700的实施方案可可选地在图8的校准方法800的实施方案之前执行，并且从某种角度看，图7-8的方法700、800两者的实施方案的组合可被认为是总校准方法，从而校正例如校准DAC电路路径和初级DAC电路路径中选定注入流水线级54的残留放大器126的增益误差和初级DAC110的DAC分量值不匹配误差的误差。
在步骤802中，第二校准DAC 114b可操作性地与选定初级DAC 110交换。即，为校准而选择的初级DAC路径中的初级DAC 110可由注入级54的正常转换操作的信号流中的第二校准DAC 114b代替。选定初级DAC 110和第二校准DAC 114b的交换可使用映射电路106的选择性路由功能来实现，以将在注入级54的非校准转换操作期间正常传递到选定初级DAC110的数字信号路由到第二校准DAC 114b。如下文进一步讨论，映射电路也可用以类似地将第二校准信号CALB路由到选定初级DAC 110。如上文参照映射电路106所讨论，映射电路功能可可选地在沿例如ADC支电路102、初级DAC 110和累积电路118的注入级54的组件的数字信号流中不同点实施。因此，选定初级DAC 110和第二校准DAC 114b的操作性交换可同样根据映射电路106的映射功能的替代性实施方案来可选地实现。
图8的方法800对选定初级DAC路径的校准可配置使得选定注入级54可由于选定初级DAC 110与第二校准DAC 114b的操作性交换而继续常规数据转换操作。即，在注入级54的常规转换操作中，第二校准DAC 114b已插入选定初级DAC 110的位置，且当执行图8的校准方法800时，流水线ADC电路50因此可继续将流水线ADC输入处接收的模拟输入AIN转换成数字输出DOUT。为了促进选定初级DAC 110与第二校准DAC 114b的无缝操作性交换，第二校准DAC 114b可与初级DAC 110中每一个相同地操作，例如，可能是复制品，即，复制用以实施初级DAC 110中每一个的电路或与所述电路相同。因此，图8的校准方法800可执行为前台校准方法或后台校准方法。
在图8中，步骤804可在步骤802之后执行。在步骤804中，第一校准信号CALA和第二校准信号CALB可注入(即，作为数字输入提供到)选定初级DAC 110和第一校准DAC 114a。第一校准信号CALA和第二校准信号CALB可彼此相关但在选定初级DAC 110和第一校准DAC114a的输出产生放大的模拟残留AAR中和数字化的残留DR中不等的影响。第一校准信号CALA和第二校准信号CALB可与模拟输入AI不相关，因此与提供到任何其它初级DAC 110(即，不是选定的初级DAC 110)或代替选定初级DAC 110的第二校准DAC 114b的数字输出DO不相关。更详细地说，第一校准信号CALA被提供到第一校准DAC 114a，而第二校准信号CALB被提供到选定的初级DAC 110，其中第一校准信号CALA和第二校准信号CALB是每个具有电位值的数字信号，所述电位值对DAC的输出具有正影响，即，产生来自DAC的对应的正模拟输出电压改变，或者所述电位值对DAC的输出具有负影响，即，产生来自DAC的对应的负模拟输出电压改变。校准信号CALA、CALB可为具有选择以使得能够在DAC的输出上创建对放大的模拟残留信号AAR或数字化的残留DR的相反影响的可能值的数字信号。例如，校准信号CALA、CALB可为具有两个可能值(例如，0和1，或-1和1)或特定电路可使用的其它值的数字序列，所述数字序列设计以从DAC引出对应相关(如下文进一步讨论，相等或不等的幅度)但符号相反的模拟输出电压。注入流水线级54的DAC可可选地为开关电容电荷再分布型DAC。在所述实施方案中，相反影响校准信号CALA、CALB可操作以造成选定初级DAC 110和第一校准DAC 114a中相反电荷注入，从而导致初级DAC 110、第一校准DAC 114a、累积电路118和放大器电路126产生的总模拟输出电压AO上符号相反(即，正或负)的输出电压影响。在另一实例中，校准信号CALA、CALB的相反影响可通过在第一校准DAC 114a和选定初级DAC 110的输出产生相关(如下文进一步讨论，相等或不等的幅度)但符号相同(即，正或负)的模拟输出信号来产生，但所述输出然后可被累积电路118进行不同处理，即，一个输出被累积电路118添加到模拟输出总和AO，而另一个输出被累积电路118从模拟输出总和AO减去。
如上文所指示，初级DAC 110和第二校准DAC 114b可各自包括相同的电路或由相同的电路组成，例如，可为彼此的复制品，即，包括相同的分量和分量值。另外，第一校准DAC114a也可使用这个共同DAC电路。然而，第一校准DAC 114a的电路配置以具有与初级和第二校准DAC相同的组件的同时也可配置以具有产生与初级和第二校准DAC 110、114b不同的预定最大中间模拟输出信号幅度的不同分量值。即，第一校准DAC 114a可具有第一预定最大中间模拟输出信号幅度，且第二校准和初级DAC 114b、110可具有第二预定最大中间模拟输出信号幅度，其中第二最大中间模拟输出信号幅度可不同于(例如，大于)第一中间模拟输出信号幅度。例如，在图6中，注入流水线级54可配置使得第一校准DAC 114a的第一预定最大中间模拟输出信号幅度是选定流水线级的正负模拟输入分辨率步长四分之一±Δ/4，且第二校准DAC 114b和初级DAC 110的第二预定最大中间模拟输出信号幅度可为选定流水线级的正负模拟输入分辨率步长一半±Δ/2。
当注入流水线级54配置使得第一校准DAC 114a的第一预定最大中间模拟输出信号幅度不同于(例如，小于，例如，一半)第二校准DAC 114b和初级DAC 110的第二预定最大中间模拟输出信号幅度时，将相反影响校准信号分别注入第一校准DAC 114a和选定初级DAC 110可在第一校准DAC 114a和选定初级DAC 110的输出产生相反但不等的中间模拟输出电压，并对选定注入流水线级54的总模拟输出信号AO、模拟残留信号AR、放大的模拟残留信号AAR和对应的数字化的残留DR产生对应相反但不等的影响。如图6所描述，在其中第一预定最大中间模拟输出信号幅度是选定流水线级的正负模拟输入分辨率步长四分之一±Δ/4，且第二预定最大中间模拟输出信号幅度是选定流水线级的正负模拟输入分辨率步长一半±Δ/2的实例中，将相反影响校准信号注入第一校准DAC 114a和选定初级DAC 110可产生组合校准信号，所述组合校准信号产生来自第一校准DAC 114a和选定初级DAC 110的最大中间模拟输出信号幅度为选定流水线级的正负模拟输入分辨率步长四分之一±Δ/4的中间模拟输出的总和。即，通过自身，注入选定±Δ/4第一校准DAC 114a的所述第一校准信号CALA可产生选定流水线级的正负模拟输入分辨率步长四分之一±Δ/4的最大中间模拟输出信号幅度，且，通过自身，注入选定±Δ/2初级DAC 110的所述第二校准信号CALB可产生选定流水线级的正负模拟输入分辨率步长一半±Δ/2的最大中间模拟输出信号幅度。但是，因为第一校准信号CALA和第二校准信号CALB可具有符合相反的影响，所以它们具有相反但不等的影响，且来自第一校准DAC 114a和选定初级DAC 110的所得中间模拟输出信号彼此部分抵消，以产生等于选定流水线级的正负模拟输入分辨率步长四分之一±Δ/4的两个中间模拟输出的总和。简单来说，第一校准信号CALA产生±Δ/4中间模拟输出信号，第二校准信号CALB产生符合相反的±Δ/2中间模拟输出信号，且总和因此将等于±Δ/4中间模拟输出信号。
提供到第一校准DAC 114a和选定初级DAC 110的相反影响校准信号的部分抵消的影响是减小了提供给后续流水线级的校准信号管理负担。如果第二校准信号CALB被单独提供给选定初级DAC 110，那么所得±Δ/2中间模拟输出信号可消耗后续流水线级的大部分或全部可用自由输入管理费，而在不迫使后续流水线级输入过载的情况下留下极少或没有剩余的输入管理费可用于容纳其它误差或可能性的系统事件。在图8的方法800的实施方案中，比较而言，同时校准信号CALA、CALB可提供给第一校准DAC 114a和选定初级DAC 110，从而产生符号相反但幅度不等的对应的中间模拟输出信号或对放大的模拟残留AAR的影响，从而减小来自第一校准DAC 114a和选定初级DAC 110或放大的模拟残留AAR的中间模拟输出信号的总和，并保存后续流水线级的输入管理费。
虽然上文讨论了其中第一校准DAC 114a和选定初级DAC 110分别具有±Δ/4最大中间模拟输出信号幅度和±Δ/2最大中间模拟输出信号幅度且被注入例如相等但相反影响的校准信号的相反影响校准信号的实施方案，但是也产生来自第一校准DAC 114a和选定初级DAC 110的中间模拟输出信号的减小的总和的所期望的影响和后续流水线级的保存的输入管理费的其它实施方案也是可能的。例如，第一校准DAC 114a和选定初级DAC 110可可选地具有相等最大中间模拟输出信号幅度，但注入不等但相反影响的校准信号CALA、CALB，例如，产生不等但符号相反的中间模拟输出信号的不等但符号相反的校准信号CALA、CALB，从而也产生来自第一校准DAC 114a和选定初级DAC 110的中间模拟输出信号的减小的总和和后续流水线级的保存的输入管理负担。选择性地使用第一校准和初级DAC 114a、110的相等或不等相反影响校准信号和相等或不等最大中间模拟输出信号幅度且产生来自第一校准DAC 114a和选定初级DAC 110的减小的总模拟输出信号和和对后续流水线级的减小的输入管理负担的其它实施方案也是可能的。在一个实施方案中，流水线ADC 50可包括具有改变的最大输出幅度的两个以上的校准DAC 114，例如，三个或更多个校准DAC 114，以选择性地控制提供到后续流水线级54、58的放大的模拟残留AAR的总大小。图15描绘了可用于这个影响的流水线ADC的注入级54的一个实施方案。
在图8中，步骤806可在步骤804之后执行。在步骤806中，对应于选定流水线级54并由后续流水线级54、58产生的数字化的残留DR可与注入第一校准DAC 114a和选定初级校准DAC 110的校准信号CALA、CALB有关。相关性操作可使用已知数字信号相关性方法由系数估计电路78和估计和控制电路74来执行，所述数字信号相关性方法可包括应用到将相关的两个信号的相乘和时间平均操作。所上文所讨论，图9描绘了系数估计电路78的实施方案。系数估计电路78的相关性电路134可接收提供给选定注入级54的校准信号CALA、CALB和来自后续流水线级的数字化的残留DR，并应用乘法电路138和时间平均电路142的相乘和时间平均功能以产生相关性信号。虽然相关性电路134可接收并使用第一校准信号CALA和第二校准信号CALB来执行相关性，但是因为第一校准信号CALA和第二校准信号CALB彼此相关，所以相关性电路134可可选地使用第一校准信号CALA和第二校准信号CALB中一个或另一个来执行相关性。在替代性实施方案中，在步骤806中，作为数字化的残留DR的替代或补充，后续流水线级54、58中一个的数字输出DO可与注入第一校准DAC 114a和选定初级校准DAC 110的校准信号CALA、CALB相关。
在图8中，步骤808可在步骤806之后执行。在步骤808中，可计算初级DAC误差校正系数PDECC来校正例如包括选定注入流水线级54的选定初级DAC 110的电路路径的增益误差和分量值不匹配误差的误差。可使用步骤806中产生的相关性信号、初级DAC路径的期望预定增益的认识和在图7描述的方法700的实施方案(例如，在步骤708)中产生的之前计算的第一校准DAC误差校正系数CDECC来计算初级DAC误差校正系数PDECC。即，如果选定初级DAC路径的增益正确，即，如所期望的，那么相关性信号将具有预定幅度或其它可检测特征，且如果不正确，即，从所预期的偏离，那么相关性信号将从预定幅度或其它可检测特征偏离。可评估并使用这个偏差来创建初级DAC误差校正系数PDECC以校正选定初级DAC路径的误差。在图9中，系数估计电路78的逻辑电路146可用以实施这个评估并计算初级DAC误差校正系数PDECC。所计算出的误差校正系数PDECC可由系数估计电路78提供给系数更新和存储电路82。如所期望的，对于多个初级DAC电路路径中的一些或全部，接着可重复图8的方法800以计算这些路径中的一些或全部的误差校正系数PDECC。
图11描绘了流水线ADC电路50的注入流水线级54的另一实施方案。如所描述，注入流水线级54配置以转换AI+-AI-。另外，在图11中，ADC支电路102实施为可包括输入取样电路150、电阻梯154和多个比较器158的快闪ADC。然而，应注意，在其它实施方案中，注入级54可转换差分或单端模拟输入信号AI，且ADC支电路102可使用作为快闪ADC架构的替代或补充的其它类型的ADC架构来实施。
图12描绘了可包括一个或多个开关162和一个或多个电容器166的输入取样电路150的实施方案，电容器166配置以接收并取样模拟输入信号AI+-AI-，并将取样的模拟输入信号AI+-AI-提供给多个比较器158。输入取样电路150，包括输入取样电路150的开关162，可从估计和控制电路74接收时钟或其它控制信号和参考电压VRA以控制开关162的开关，从而控制模拟输入信号AI+-AI-的接收和取样，并将取样的模拟输入信号AI+-AI-提供给多个比较器158。例如具有开关162和电容器166的不同配置的输入取样电路150的其它实施方案是可能的。ADC支电路102的实施方案也可不包括输入取样电路150。例如，替代性地，ADC支电路102的实施方案可将模拟输入信号AI+-AI-直接提供到多个比较器158或可在比较器158中包括取样功能。
图13描绘了可包括多个串联设置的电阻178的电阻梯154的实施方案。电阻梯154可在电阻170的串联组合上接收总参考电压VREF+-VREF-，在总参考电压VREF+-VREF-的跨距上以等距间隔产生多个中间参考电压VREF1+-VREF1-、……、VREF7+-VREF7-，并将参考电压VREF+-VREF-、VREF1+-VREF1-、……、VREF7+-VREF7-提供到多个比较器158。应注意，虽然为了简洁起见，图11回应于4位二进制码注入级54的等效结构，但是图13描绘了可用于3位二进制码注入级54的等效结构的电阻梯的实施方案。然而，图13的示例性电阻梯架构可通过外插它的设计原理来扩展以与任何位宽度注入级54连用。电阻梯154的其它实施方案也是可能的。例如，个别中间参考电压VREF1+-VREF1-、……、VREF7+-VREF7-可通过选择电阻梯154上不同的位置组合来定义，并且多个电阻170可在电阻梯154中相对于彼此不同地设置。
返回图11，多个比较器158可接收取样模拟输入电压AI+-AI-和参考电压VREF+-VREF-、VREF1+-VREF1-、……、VREF15+-VREF15-，并产生多个温度计代码数字输出信号x0+-x0-、……、x15+-x15-。如上文所讨论，映射电路106可位于沿注入流水线级54的信号流路径的不同位置。例如，映射电路106可位于ADC支电路102内，例如，如图11所描绘，连接在电阻梯154和多个比较器158之间的信号流路径中。
在图11中，初级DAC 110、第一和第二校准DAC 114a、114b、第一累积电路118和残留放大器126可共同实施为乘法DAC电路182，且第二累积电路122可实施为馈入乘法DAC电路182的输入取样网络150。乘法DAC电路182可包括多个DAC支电路186和放大器电路194。在所描述的实施方案中，初级DAC 110可由多个DAC支电路186结合放大器电路194来实施，第一和第二校准DAC 114a、114b可由多个DAC支电路186a、186b结合放大器电路194来实施，第一累积电路118可由DAC支电路186与放大器电路194的互连来实施，且残留放大器126可由放大器电路194来实施。虽然在图11中，初级DAC 110、校准DAC 114、第一累积电路118、第二累积电路122和残留放大器126可共同实施为乘法DAC电路182和馈入乘法DAC电路182的输入取样网络150，但是在其它实施方案中，初级DAC 110、校准DAC 114、第一累积电路118、第二累积电路122和残留放大器126可分别实施为分开的个别电路或共同地(整体或部分)实施为其它电路实施方案的部分或整个实施方案。
图14描绘了可用以实施初级DAC 110和校准DAC 114的DAC支电路186(即，186、186a、186b)的实施方案。在图14中，DAC支电路186可包括一个或多个开关200和一个或多个电容器204，所述电容器204配置以接收数字输出信号x0+-x0-、……、x15+-x15-并产生可传递到放大器电路194以产生放大的模拟残留信号AAR的电荷注入信号。开关200可从估计和控制电路74接收数字输出信号x0+-x0-、……、x15+-x15-和时钟或其它控制信号，以及参考电压VRP、VRN、VRB来控制可传递到放大器电路194的电荷注入信号的产生。可定制DAC支电路186以通过选择DAC支电路186的电容器的电容值来分别实施初级DAC 110和校准DAC114，从而实施初级DAC和校准DAC的预定最大中间模拟输出幅度。例如，可定制DAC支电路186以通过将对应DAC支电路186的电容器的电容值选择为具有C指示的单位电容来实施初级DAC 110和第二校准DAC 114b的第一预定最大中间模拟输出幅度，例如，是选定流水线级的正负模拟输入分辨率步长一半±Δ/2。然后，可定制DAC支电路186以通过将对应DAC支电路186的电容器的电容值选择为具有C指示的单位电容的一半(即，C/2指示的电容值)来实施第一校准DAC 114b的第二预定最大中间模拟输出幅度，例如，是选定流水线级的正负模拟输入分辨率步长四分之一±Δ/4。同样地，初级DAC 110和校准DAC 114的预定最大中间模拟输出幅度之间的其它值和关系可通过选择具有对应或相关关系的各自的DAC支电路186的电容值来实施。注意，虽然图14中描述的DAC支电路186配置以包括两个电容器204，但是DAC支电路的其它实施方案可包括一个或任何其它数目个电容器204，且可定制DAC支电路186以通过选择电容器204的单个或对应数目个电容值来实施初级DAC 110和校准DAC114的预定最大中间模拟输出幅度。也应注意，用以实施初级DAC 110的各种DAC支电路186之间的电容器200的电容值和开关204的特征的变型可为图8的方法800的实施方案可产生误差校正系数来校正的分量值不匹配中的一些。DAC支电路186的其它实施方案也是可能的，例如，在一个时钟相上取样输入AI+和AI-而在另一时钟相上取样VRP和VRN。
放大器电路194可接收、组合并放大来自多个DAC支电路186和输入取样电路150的电荷校准信号，从而实施第二累积电路122以产生放大的模拟残留信号AAR。在图11中，放大器电路可包括放大器208、一个或多个开关212和一个或多个电容器216。开关212可接收来自估计和控制电路74的时钟或其它控制信号，以控制电荷校准信号的接收和放大的模拟残留信号AAR的产生。
流水线ADC电路50的注入流水线级54的实施方案可可选地包括与图6中示例性地描述的两个校准DAC 114数量不同的校准DAC 114。图15描绘了具有三个校准DAC 114的注入流水线级54的另一实施方案。在图15中，第三校准DAC 114c可输出第三预定最大中间模拟输出信号幅度。第三预定最大中间模拟输出信号幅度可选择为不同于(例如，小于)第一和第二预定最大中间模拟输出信号幅度。在图15中，注入流水线级54可配置使得第三预定最大中间模拟输出信号幅度是选定流水线级的正负模拟输入分辨率步长八分之一±Δ/8，而第一和第二预定最大中间模拟输出信号幅度分别是选定流水线级的正负模拟输入分辨率步长的一半±Δ/2或四分之一±Δ/4。
多个校准DAC 114(例如图6中描述的两个校准DAC 114a、114b，或者图15中描述的三个校准DAC 114a、114b、114c)可根据选定的一个或多个操作模式来操作。估计和控制电路74可存储属于多个操作模式和从所述多个操作模式中选择的操作指令。例如，在上述方法700、800的实施方案中，第二和第三校准DAC 114b、114c可共同使用来替代第二校准DAC114b，以提供对这些校准DAC 114b、114c的输出的幅度及因此对后续流水线级54、58的净空的影响的更多选择能力。这个操作模式也可扩展以使用超过三个校准DAC 114。
返回图2-4，总流水线ADC电路50的校准可可选地沿串联本质进行，其中个别级一次校准一个，从流水线ADC电路50的最低有效位级串联进行到流水线ADC电路50的最高有效位级。在所述校准程序中，在图2-4中，流水线级58(3-X)将首先被校准，如果所述级被校准，那么第二注入流水线级54(2)将被校准，最后，第-注入流水线级54(1)将被校准。这样，例如第一和第二注入流水线级54(1)和(2)的较高有效位流水线级可使用从已被校准到充分期望程度的后续流水线级接收的数字化的残留DR来校准。注意，例如流水线级58(3-X)的最低有效位流水线级的校准对流水线ADC电路50的性能标准的影响可小于例如注入流水线级54(1)和(2)的较高有效位流水线级的影响，且因此可可选地不校准最低有效位流水线级。
图16描绘了误差校正电路66的实施方案。误差校正电路66可包括校准DAC误差校正查找表220，校准DAC误差校正查找表220配置以向对应的注入流水线级54提供校正的数字输出CDO，从而基于所述注入级54的未校正的数字输出DO(或延迟的数字输出DDO)、对应于所述级的校准DAC增益误差校正系数CDGECC和来自估计和控制电路74的控制信号CNTL来校正校准DAC路径中的误差。误差校正电路66也可包括初级DAC误差校正查找表224，初级DAC误差校正查找表224配置以提供选定注入流水线级54的校正的数字输出DO，从而基于所述注入级54的未校正的数字输出DO(或延迟的数字输出DDO)、初级DAC误差校正系数PDECC和来自估计和控制电路74的控制信号CNTL来校正初级DAC路径中的误差。误差校正电路66也可配置以基于校准信号CAL从数字输出DO减去所需的信号，以在后台校准模式期间从数字输出DO去除这些信号CAL的影响。误差校正电路66和校准DAC误差校正和初级DAC误差校正查找表220、224的形式可配置使得误差校正电路66可组合两个查找表220、224的输出以产生选定注入流水线级54的单个校正数字输出CDO。查找表220、224可包括电路，且根据查找表技术中已知的电路和操作方法来操作。例如，查找表220、224可各自可选地包括实施以下一个或多个的数字电路结构：数组、关联数组、链接的列表或散列函数。在另一实施方案中，两个查找表220、224可组合成接受上文相对于两个单独查找表220、224的操作描述的输入中的一些或全部的单个查找表。如上所述，误差校正系数ECC可可选地采用预定位长的数字字的形式，或用于编码数值以用于数字电路的任何其它形式。
流水线ADC电路50和注入流水线级54的另外的实施方案是可能的。例如，本文所述的流水线ADC电路50或注入流水线级54的实施方案中任何实施方案的任何特征可可选地用于流水线ADC电路50或注入流水线级54的任何其它实施方案中。又，流水线ADC电路50和注入流水线级54的实施方案可可选地包括本文流水线ADC电路50和注入流水线级54的组件或特征的任何子集。

Claims (26)

1.一种流水线模拟数字转换器ADC电路，其包括：
流水线级，其具有ADC来将模拟输入转换成预定位宽度的数字输出，第一多个数字模拟转换器(DAC)数量足以产生对应于所述数字输出的模拟输出，且第二多个DAC被配置以使得它们的输出添加到所述模拟输出，其中所述流水线级从所述模拟输出产生放大的模拟残留；
后续流水线部分，其将所述放大的模拟残留转换成至少一个第二数字输出和数字化的残留；
映射电路，其选择性地交换所述第一多个DAC中选定的一个和所述第二多个DAC中的一个的输入；
校准信号电路，其向所述第一多个DAC中所述选定的一个DAC的输入提供第一校准信号并向所述第二多个DAC中的另一个DAC的输入提供第二校准信号，其中所述第一校准信号和第二校准信号彼此相关，但与所述流水线级的所述模拟输入和数字输出不相关，且对以下至少一个具有不等的影响：所述放大模拟残留或所述数字化的残留；和
校正电路，其校正所述流水线级的所述数字输出的电路路径误差，所述电路路径误差包括电路路径中的增益误差和分量值不匹配误差，所述电路路径包括所述第一多个DAC和第二多个DAC，所述校正基于所述第一和第二校准信号与以下至少一个的相关性结果：所述至少一个第二数字输出或所述数字化的残留。
2.如权利要求1所述的流水线ADC电路，其中在穿过所述第一多个DAC中所述选定的一个DAC和所述第二多个DAC中的所述另一个DAC之后，所述第一校准信号和第二校准信号对所述放大的模拟残留和所述数字化的残留中至少一个的影响彼此至少部分偏移。
3.如权利要求1所述的流水线ADC电路，其中在穿过所述第二多个DAC之后，所述第一校准信号和第二校准信号对所述放大的模拟残留和所述数字化的残留中至少一个的影响彼此至少部分偏移。
4.如权利要求1所述的流水线ADC电路，其还包括执行所述相关性并基于所述相关性来计算至少一个第一误差校正系数以校正包括所述第一多个DAC中的至少一个DAC的至少一个电路路径中的误差的系数估计电路。
5.如权利要求4所述的流水线ADC电路，其中所述系数估计电路执行所述相关性，以基于所述相关性来计算至少一个第二误差校正系数，从而校正包括所述第二多个DAC中的至少一个DAC的至少一个电路路径中的误差。
6.如权利要求1所述的流水线ADC电路，其中所述校正电路通过执行数字信号操作来校正所述流水线级的所述数字输出。
7.如权利要求1所述的流水线ADC电路，其中所述校正电路通过执行模拟信号操作来校正所述流水线级的所述数字输出。
8.如权利要求1所述的流水线ADC电路，其中在操作所述流水线级以将所述模拟输入转换成所述数字输出期间，在后台模式下，所述映射电路选择性地交换所述第一多个DAC中所述选定的一个和所述第二多个DAC中的所述一个的输入，并且所述校正电路校正所述流水线级的所述数字输出。
9.如权利要求1所述的流水线ADC电路，其中不在操作所述流水线级以将所述模拟输入转换成所述数字输出期间，在前台模式下，所述映射电路选择性地交换所述第一多个DAC中所述选定的一个和所述第二多个DAC中的所述一个的输入，并且所述校正电路校正所述流水线级的所述数字输出。
10.如权利要求1所述的流水线ADC电路，其中在操作所述流水线级以将所述模拟输入转换成所述数字输出期间，在后台模式下，所述校正电路校正包括所述第二多个DAC中的至少一个DAC的至少一个电路路径中的误差。
11.如权利要求1所述的流水线ADC电路，其中不在操作所述流水线级以将所述模拟输入转换成所述数字输出期间，在前台模式下，所述校正电路校正包括所述第二多个DAC中的至少一个DAC的至少一个电路路径中的误差。
12.如权利要求1所述的流水线ADC电路，其中所述第一校准信号和第二校准信号具有包括以下至少一个的特性：是伪随机噪声信号，或是零平均信号。
13.如权利要求1所述的流水线ADC电路，其中所述第二多个DAC中的至少一个被配置来输出第二最大模拟输出信号幅度，并且所述第一多个DAC中的每一个被配置以输出第一最大模拟输出信号幅度，其中所述第一最大模拟输出信号幅度大于所述第二最大模拟输出信号幅度。
14.如权利要求1所述的流水线ADC电路，其中所述第二多个DAC包括第一校准DAC和第二校准DAC，所述第二校准DAC具有与所述第一多个DAC的分量值和最大模拟输出幅度大小相同的分量值和最大模拟输出幅度，所述第一校准DAC具有比所述第一多个DAC的分量值和最大模拟输出幅度小的分量值和最大模拟输出幅度。
15.如权利要求1所述的流水线ADC电路，其中所述第一多个DAC中每一个是开关电容电路，所述开关电容电路被配置来将所述数字输出的一个数字位转换成作为温度计码电荷再分布DAC的部分的对应模拟信号。
16.如权利要求1所述的流水线ADC电路，其中所述第二多个DAC中的每一个具有与所述第一多个DAC中的每一个相同的架构。
17.如权利要求1所述的流水线ADC电路，其中所述第二多个DAC包括至少三个DAC，并且所述至少三个DAC中的至少两个可选择性地组合来作为所述第二多个DAC中的所述另一个DAC而共同操作。
18.一种方法，其包括：
映射电路选择性地交换提供给流水线模拟数字转换器ADC的流水线级的第一多个数字模拟转换器DAC中选定的一个DAC和所述流水线级的第二多个DAC中的一个DAC的输入，其中所述流水线级包括将模拟输入转换成预定位宽度的数字输出的ADC，所述第一多个DAC数量足以产生对应于所述数字输出的模拟输出，所述第二多个DAC使得它们的输出添加到所述模拟输出，所述流水线级从所述模拟输出产生放大的模拟残留，且后续流水线部分将所述放大的模拟残留转换成至少一个第二数字输出和数字化的残留；
校准信号电路向所述第一多个DAC中所述选定的一个DAC的输入提供第一校准信号并向所述第二多个DAC中的另一个DAC的输入提供第二校准信号，其中所述第一校准信号和第二校准信号彼此相关，但与所述流水线级的所述模拟输入和数字输出不相关，且对以下至少一个具有不等的影响：所述放大模拟残留或所述数字化的残留；以及
校正所述流水线级的所述数字输出的电路路径误差，所述电路路径误差包括电路路径中的增益误差和分量值不匹配误差，所述电路路径包括所述第一多个DAC和第二多个DAC，所述校正基于所述第一和第二校准信号与以下至少一个的相关性结果：所述至少一个第二数字输出或所述数字化的残留。
19.如权利要求18所述的方法，其中在穿过所述第一多个DAC中所述选定的一个DAC和所述第二多个DAC中的所述另一个DAC之后，所述第一校准信号和第二校准信号对所述放大的模拟残留和所述数字化的残留中至少一个的影响彼此至少部分偏移。
20.如权利要求18所述的方法，其还包括：系数估计电路执行所述相关性，并基于所述相关性来计算至少一个第一误差校正系数以校正包括所述第一多个DAC中的至少一个DAC的至少一个电路路径中的误差。
21.如权利要求20所述的方法，其还包括：所述系数估计电路执行所述相关性并计算至少一个第二误差校正系数，以校正包括所述第二多个DAC中的至少一个DAC的至少一个电路路径中的误差。
22.如权利要求18所述的方法，其中在操作所述流水线级以将所述模拟输入转换成所述数字输出期间，在后台模式下，选择性地交换所述第一多个DAC中所述选定的一个和所述第二多个DAC中的所述一个的输入，并且校正所述流水线级的所述数字输出。
23.如权利要求18所述的方法，其中不在操作所述流水线级以将所述模拟输入转换成所述数字输出期间，在前台模式下，选择性地交换所述第一多个DAC中所述选定的一个和所述第二多个DAC中的所述一个的输入，并且校正所述流水线级的所述数字输出。
24.如权利要求18所述的方法，其中所述第一校准信号和第二校准信号具有包括以下至少一个的特性：是伪随机噪声信号，或是零平均信号。
25.如权利要求18所述的方法，其还包括：所述第二多个DAC中的至少一个输出第二最大模拟输出信号幅度，并且所述第一多个DAC中的每一个输出至少第一最大模拟输出信号幅度，其中所述第一最大模拟输出信号幅度大于所述第二最大模拟输出信号幅度。
26.如权利要求18所述的方法，其中所述第二多个DAC包括第一校准DAC和第二校准DAC，所述第二校准DAC具有与所述第一多个DAC的分量值和最大模拟输出幅度大小相同的分量值和最大模拟输出幅度，所述第一校准DAC具有比所述第一多个DAC的分量值和最大模拟输出幅度小的分量值和最大模拟输出幅度。
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