KR20220085891A - 아날로그 디지털 컨버터 - Google Patents

아날로그 디지털 컨버터 Download PDF

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문경준
오동렬
박영효
조영재
최병주
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Abstract

본 발명의 실시 형태에 따른 아날로그 디지털 컨버터는 아날로그 입력 전압을 수신하고, SAR 방식을 이용하여 상기 아날로그 입력 전압으로부터 제1 디지털 신호를 생성하고, 상기 제1 디지털 신호를 생성한 후 남은 잔류(residue) 전압을 출력하는 코스 ADC와, 상기 잔류 전압과 테스트 전압을 수신하고, 상기 잔류 전압을 미리 정해진 이득만큼 증폭하여 잔류 전류를 생성하고, 상기 테스트 전압을 상기 이득만큼 증폭하여 테스트 전류를 생성하는 증폭기와, 상기 잔류 전류를 수신하고, SAR 방식을 이용하여 상기 잔류 전류로부터 제2 디지털 신호를 생성하는 파인 ADC와, 상기 테스트 전류를 수신하고, 상기 테스트 전류에 기초하여 상기 증폭기의 상기 이득을 조절하기 위한 이득 보정 신호를 생성하는 보조 경로를 포함한다.

Description

아날로그 디지털 컨버터{ANALOG DIGITAL CONVERTER}
본 발명은 아날로그 디지털 컨버터에 관한 것이다.
최근 5세대(5G) 범용 응용 통신을 위해서 시분할 아날로그 디지털 컨버터(time-interleaved analog digital converter(TIADC)) 개발이 활발히 진행되고 있다. TIADC는 여러 개의 단일 ADC 채널들을 병렬로 시분할 동작시켜 ADC의 변환 성능을 증가시키는 것이다. 고속 TIADC를 확보하기 위해서 ADC 채널의 수를 증가시키는 것 못지 않게 단일 ADC 채널의 동작 속도를 극대화 시키는 것이 필요하다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, ADC가 정상 동작하는 시간과 인터 스테이지(interstage) 이득 에러를 보정하는 시간을 별도로 분리한 전압-전류 도메인 파이프라인 SAR ADC를 제공하는 데에 있다.
본 발명의 일 실시 예에 따른 아날로그 디지털 컨버터는, 아날로그 입력 전압을 수신하고, 축차 비교형(successive approximation register(SAR)) 방식을 이용하여 상기 아날로그 입력 전압으로부터 제1 디지털 신호를 생성하고, 상기 제1 디지털 신호를 생성한 후 남은 잔류(residue) 전압을 출력하는 코스(coarse) 아날로그 디지털 컨버터(analog digital converter(ADC))와, 상기 잔류 전압과 테스트 전압을 수신하고, 상기 잔류 전압을 미리 정해진 이득만큼 증폭하여 잔류 전류를 생성하고, 상기 테스트 전압을 상기 이득만큼 증폭하여 테스트 전류를 생성하는 증폭기와, 상기 잔류 전류를 수신하고, SAR 방식을 이용하여 상기 잔류 전류로부터 제2 디지털 신호를 생성하는 파인(fine) ADC와, 상기 테스트 전류를 수신하고, 상기 테스트 전류에 기초하여 상기 증폭기의 상기 이득을 조절하기 위한 이득 보정 신호를 생성하는 보조 경로를 포함한다.
본 발명의 일 실시 예에 따른 아날로그 디지털 컨버터는, 제1 구간 동안 아날로그 입력 전압을 샘플링하고, 제2 구간 동안 축차 비교형(successive approximation register(SAR)) 방식을 이용하여 상기 아날로그 입력 전압으로부터 제1 디지털 신호를 생성하고, 상기 제1 디지털 신호를 생성한 후 남은 잔류(residue) 전압을 출력하는 코스(coarse) 아날로그 디지털 컨버터(analog digital converter(ADC))와, 제3 구간 동안 상기 잔류 전압을 수신하고, 상기 잔류 전압을 미리 정해진 이득만큼 증폭하여 잔류 전류를 생성하는 증폭기와, 제4 구간 동안 상기 잔류 전류를 수신하고, SAR 방식을 이용하여 상기 잔류 전류로부터 제2 디지털 신호를 생성하는 파인(fine) ADC와, 상기 파인 ADC가 상기 잔류 전류로부터 상기 제2 디지털 신호를 생성하는 상기 제4 구간 동안 상기 증폭기의 상기 이득을 조절하기 위한 이득 보정 신호를 생성하는 보조 경로를 포함한다.
본 발명의 일 실시 예에 따른 아날로그 디지털 컨버터는, 아날로그 입력 전압을 수신하고, 축차 비교형(successive approximation register(SAR)) 방식을 이용하여 상기 아날로그 입력 전압으로부터 제1 디지털 신호를 생성하고, 상기 제1 디지털 신호를 생성한 후 남은 잔류(residue) 전압을 출력하는 코스(coarse) 아날로그 디지털 컨버터(analog digital converter(ADC))와, 테스트 전압을 출력하는 테스트 전압 생성기와, 선택 신호에 응답하여 상기 잔류 전압과 상기 테스트 전압 중 하나를 출력하는 선택기와, 상기 선택기로부터 상기 잔류 전압과 상기 테스트 전압을 수신하고, 상기 잔류 전압을 미리 정해진 이득만큼 증폭하여 제1 잔류 전류를 생성하고, 상기 테스트 전압을 상기 이득만큼 증폭하여 테스트 전류를 생성하는 증폭기와, 상기 제1 잔류 전류를 수신하고, SAR 방식을 이용하여 상기 제1 잔류 전류로부터 제2 디지털 신호를 생성하고, 상기 제2 디지털 신호를 생성한 후 남은 제2 잔류 전류를 출력하는 파인(fine) ADC와, 상기 테스트 전류를 수신하고, 상기 테스트 전류로부터 상기 증폭기의 상기 이득을 조절하기 위한 이득 보정 신호를 생성하는 보조 경로와, 상기 이득 보정 신호에 기초하여, 상기 증폭기가 상기 이득을 보정하도록 상기 증폭기를 제어하는 제어 신호를 출력하는 이득 보정 회로를 포함하고, 상기 파인 ADC가 상기 제1 잔류 전류를 상기 제2 디지털 신호로 변환하는 시간과 무관하게 상기 보조 경로는 상기 테스트 전류로부터 상기 이득 보정 신호를 생성한다.
본 발명의 일 실시 예에 따른 아날로그 디지털 컨버터는, 아날로그 입력 전압을 수신하고, 축차 비교형(successive approximation register(SAR)) 방식을 이용하여 상기 아날로그 입력 전압으로부터 제1 디지털 신호를 생성하고, 상기 제1 디지털 신호를 생성한 후 남은 잔류(residue) 전압을 미리 정해진 이득만큼 증폭하여 제1 잔류 전류를 생성하고, 상기 SAR 방식을 이용하여 상기 제1 잔류 전류로부터 제2 디지털 신호를 생성하고, 상기 제2 디지털 신호를 생성한 후 남은 제2 잔류 전류를 출력하는 전압-전류 변환기와, 상기 제2 잔류 전류를 수신하고, 상기 제2 잔류 전류를 시간 도메인의 잔류 시간으로 변환하는 전류-시간 변환기와, 상기 잔류 시간을 수신하고, 상기 잔류 시간으로부터 제3 디지털 신호를 생성하는 시간-디지털 변환기를 포함하고, 상기 전압-전류 변환기가 상기 제2 디지털 신호를 생성하는 시간과 무관하게 상기 이득을 보정한다.
본 발명의 일 실시 예에 따르면, ADC가 정상 동작하는 시간과 무관하게 인터 스테이지(interstage) 이득 에러를 보정함으로써 전압-전류 도메인 파이프라인 SAR ADC의 동작 속도를 극대화할 수 있는 효과가 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명이 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시 예에 따른 전압-전류 도메인 파이프라인 SAR ADC 구조를 나타낸다.
도 2는 본 발명의 일 실시 예에 따른 전압-전류 도메인 파이프라인 SAR ADC의 정상 동작을 설명하기 위한 타이밍도이다.
도 3은 본 발명의 일 실시 예에 따른 전압-전류 도메인 파이프라인 SAR ADC 구조를 나타내는 블록도이다.
도 4와 도 5는 본 발명의 일 실시 예에 따른 전압-전류 도메인 파이프라인 SAR ADC가 증폭기의 이득을 보정하는 방법을 설명하기 위한 도면들이다.
도 6은 본 발명의 일 실시 예에 따른 전압-전류 도메인 파이프라인 SAR ADC가 증폭기의 이득을 보정하는 방법을 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시 예에 따른 전압-전류 도메인 파이프라인 SAR ADC의 회로도이고, 도 8은 본 발명의 일 실시 예에 따른 전압-전류 도메인 파이프라인 SAR ADC의 정상 동작 경로를 나타내고 도 9는 본 발명의 일 실시 예에 따른 전압-전류 도메인 파이프라인 SAR ADC의 이득 보정 경로를 나타낸다.
도 10은 본 발명의 일 실시 예에 따른 전압-전류 도메인 파이프라인 SAR ADC 구조를 나타낸다.
도 11은 본 발명의 일 실시 예에 따른 전압-전류-시간 도메인 파이프라인 ADC 구조를 나타낸다.
본 명세서에서 출력의 풀 스케일 또는 풀 스케일 범위라 함은 상기 출력의 최대값과 상기 출력의 최소값 사이의 차이 또는 상기 출력의 최대값과 상기 출력의 최소값 사이의 범위를 의미할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시 예에 따른 전압-전류 도메인 파이프라인 SAR ADC 구조를 나타낸다.
도 1을 참조하면, 전압-전류 도메인 파이프라인 SAR ADC(100)는 축차 비교형(successive approximation register(SAR)) 방식을 이용하여 아날로그 입력 전압(VIN)의 각 레벨들을 나타내는 디지털 코드들의 시퀀스(즉, (N+M-1)-비트 디지털 신호)를 발생할 수 있다. 전압-전류 도메인 파이프라인 SAR ADC(100)는 코스 ADC(110), 증폭기(120), 파인 ADC(130), 및 디지털 보정 로직(140)을 포함할 수 있다.
코스 ADC(110)는 커패시터 디지털 아날로그 변환기(capacitive digital analog converter(CDAC))를 포함할 수 있으며, SAR 방식을 이용하여 아날로그 입력 전압(VIN)으로부터 N-비트 디지털 신호를 출력할 수 있다.
증폭기(120)는 코스 ADC(110)로부터 차동 잔류 전압(VRES)을 수신할 수 있다. 증폭기(120)는 차동 잔류 전압(VRES)을 전류 도메인의 차동 잔류 전류(IRES)로 전압-전류 변환을 수행할 수 있다. 예컨대, 증폭기(120)는 차동 잔류 전압(VRES)을 미리 정해진 이득(Gm)만큼 증폭하여 차동 잔류 전류(IRES)를 생성할 수 있다. 또한 증폭기(120)는 생성된 차동 잔류 전류(IRES)를 샘플링하고, 샘플링된 차동 잔류 전류를 일정 기간 동안 일정한 값으로 유지할 수 있다.
파인 ADC(130)는 전류 DAC(IDAC)을 포함할 수 있으며, SAR 방식을 이용하여 차동 잔류 전류(IRES)로부터 M-비트 디지털 신호를 출력할 수 있다.
디지털 보정 로직(140)은 코스 ADC(110)로부터 N-비트 디지털 신호를 수신할 수 있고, 파인 ADC(130)로부터 M-비트 디지털 신호를 수신할 수 있다. 코스 ADC(110)와 파인 ADC(130) 사이에서 1-비트의 리던던시(Redundancy)가 존재할 때, 디지털 보정 로직(140)은 N-비트 디지털 신호와 M-비트 디지털 신호를 결합하여 (N+M-1)-비트 디지털 신호를 생성할 수 있다.
이하에서는 전압-전류 도메인 파이프라인 SAR ADC(100)의 정상 동작을 구체적으로 설명한다.
코스 ADC(110)는 CDAC(111), 비교기(112), 및 SAR 로직(113)을 포함할 수 있다. 코스 ADC(110)는 아날로그 입력 전압(VIN)과 기준 전압(VREF)을 수신할 수 있다. 아날로그 입력 전압은 CDAC 입력 전압일 수 있다. CDAC(111)은 제1 샘플링 클락(ΦS)에 응답하여 아날로그 입력 전압(VIN)을 샘플링하고, 샘플링된 아날로그 신호를 일정 기간 동안 일정한 값으로 유지할 수 있다. CDAC(111)은 기준 전압(VREF)을 수신할 수 있으며, 기준 전압(VREF)을 이용하여 CDAC 기준 전압을 생성할 수 있다. CDAC(111)은 상기 CDAC 입력 전압과 상기 CDAC 기준 전압의 차이에 해당하는 차동 잔류 전압(VRES)을 출력할 수 있다.
비교기(112)는 제1 비교 클락(ΦC-SAR)에 응답하여 차동 잔류 전압(VRES)을 비교하고 비교의 결과를 출력할 수 있다. SAR 로직(113)은 비교기(112)로부터 출력된 비교의 결과에 기초하여 최상위 비트의 디지털 신호를 출력할 수 있다. 예컨대, CDAC 입력 전압이 CDAC 기준 전압보다 크면, SAR 로직(113)은 제1 논리값(예컨대, 데이터 "1")을 출력할 수 있다. 그러나, CDAC 입력 전압이 CDAC 기준 전압보다 작으면, SAR 로직(113)은 제2 논리값(예컨대, 데이터 "0")을 출력할 수 있다.
또한, SAR 로직(113)은 비교기(112)로부터 출력된 비교의 결과에 기초하여 CDAC(111)이 새로운 CDAC 기준 전압을 생성할 수 있도록 CDAC(111)을 제어할 수 있다.
CDAC(111)은 상기 CDAC 입력 전압과 상기 새로운 CDAC 기준 전압의 차이에 해당하는 차동 잔류 전압(VRES)을 출력할 수 있다. 비교기(112)는 제1 비교 클락(ΦC-SAR)에 응답하여 차동 잔류 전압(VRES)을 비교하고 비교의 결과를 출력할 수 있다. SAR 로직(113)은 비교기(112)로부터 출력된 비교의 결과에 기초하여 다음 비트의 디지털 신호를 출력할 수 있다.
코스 ADC(110)는 아날로그 입력 전압(VIN)으로부터 N-비트 디지털 신호의 모든 비트가 결정될 때까지 SAR 방식을 수행할 수 있다. 코스 ADC(110)는 상기 N-비트 디지털 신호를 생성한 후 남은 차동 잔류 전압(VRES)을 출력할 수 있다.
증폭기(120)는 스위치 클락(ΦRA)에 응답하여 차동 잔류 전압(VRES)을 수신할 수 있다. 증폭기(120)는 차동 잔류 전압(VRES)을 전류 도메인의 차동 잔류 전류(IRES)로 전압-전류 변환을 수행할 수 있다. 예컨대, 증폭기(120)는 차동 잔류 전압(VRES)을 미리 정해진 이득(Gm)만큼 증폭하여 차동 잔류 전류(IRES)를 생성할 수 있다. 또한 증폭기(120)는 생성된 차동 잔류 전류(IRES)를 제2 샘플링 클락(ΦIS)에 응답하여 샘플링하고, 샘플링된 차동 잔류 전류를 일정 기간 동안 일정한 값으로 유지할 수 있다.
파인 ADC(130)는 IDAC(131), 비교기(132), 및 SAR 로직(133)을 포함할 수 있다. 차동 잔류 전류(IRES)는 IDAC 입력 전류일 수 있다. IDAC(131)은 기준 전류(IREF)를 수신할 수 있으며, 기준 전류(IREF)를 이용하여 IDAC 기준 전류를 생성할 수 있다. IDAC(131)은 상기 IDAC 입력 전류와 상기 IDAC 기준 전류의 차이에 의해 결정되는 차동 전압(VDIFF)을 출력할 수 있다. 즉, IDAC(131)은 저항(RT)을 이용하여 상기 IDAC 입력 전류와 상기 IDAC 기준 전류의 차이에 해당하는 차동 전압(VDIFF)을 출력할 수 있다.
비교기(132)는 제2 비교 클락(ΦF-SAR)에 응답하여 상기 차동 전압을 비교하고 비교의 결과를 출력할 수 있다. SAR 로직(133)은 비교기(132)로부터 출력된 비교의 결과에 기초하여 최상위 비트의 디지털 신호를 출력할 수 있다.
또한, SAR 로직(133)은 비교기(132)로부터 출력된 비교의 결과에 기초하여 IDAC(131)이 새로운 IDAC 기준 전류를 생성할 수 있도록 IDAC(131)을 제어할 수 있다.
IDAC(131)은 저항(RT)을 이용하여 상기 IDAC 입력 전류와 상기 새로운 IDAC 기준 전류의 차이에 해당하는 차동 전압(VDIFF)을 출력할 수 있다. 비교기(132)는 제2 비교 클락(ΦF-SAR)에 응답하여 차동 전압을 비교하고 비교의 결과를 출력할 수 있다. SAR 로직(133)은 비교기(132)로부터 출력된 비교의 결과에 기초하여 다음 비트의 디지털 신호를 출력할 수 있다.
파인 ADC(130)는 차동 잔류 전류(IRES)로부터 M-비트 디지털 신호의 모든 비트가 결정될 때까지 SAR 방식을 수행할 수 있다.
디지털 보정 로직(140)은 코스 ADC(110)로부터 N-비트 디지털 신호를 수신할 수 있고, 파인 ADC(130)로부터 M-비트 디지털 신호를 수신할 수 있다. 코스 ADC(110)와 파인 ADC(130) 사이에서 1-비트의 리던던시(Redundancy)가 존재할 때, 디지털 보정 로직(140)은 N-비트 디지털 신호와 M-비트 디지털 신호를 결합하여 총 (N+M-1)-비트 디지털 신호를 생성할 수 있다.
도 2는 본 발명의 일 실시 예에 따른 전압-전류 도메인 파이프라인 SAR ADC의 정상 동작을 설명하기 위한 타이밍도이다.
도 1과 도 2를 함께 참조하면, 클락 생성기(150)는 클락 신호(CLK)에 응답하여 제1 샘플링 클락(ΦS), 제1 비교 클락(ΦC-SAR), 스위치 클락(ΦRA), 제2 샘플링 클락(ΦIS), 및 제2 비교 클락(ΦF-SAR)을 생성할 수 있다. 제1 샘플링 클락(ΦS)은 1.5 개의 클락 사이클에 해당하는 펄스 폭을 가질 수 있고, 제1 비교 클락(ΦC-SAR)은 6.5개의 클락 사이클을 포함할 수 있다. 스위치 클락(ΦRA)과 제2 샘플링 클락(ΦIS) 각각은 2개의 클락 사이클에 해당하는 펄스 폭을 가질 수 있다.
제1 구간(D1)에서, 아날로그 입력 전압(VIN)은 제1 샘플링 클락(ΦS) 동안 CDAC(111)에 샘플링될 수 있다(S[1]). 제2 구간(D2)에서, 아날로그 입력 전압(VIN)은 제1 비교 클락(ΦC-SAR) 동안 비교기(112)와 SAR 로직(113)에 의해 N-비트 디지털 신호로 변환되어 출력될 수 있다(CC1). 코스 ADC(110)의 동작이 완료되면 CDAC(111)에 차동 잔류 전압(VRES)이 남을 수 있다.
제3 구간(D3)에서, CDAC(111)에 남은 차동 잔류 전압(VRES)은 제2 샘플링 클락(ΦIS) 동안 증폭기(120)에 의해 차동 잔류 전류(IRES)로 변환될 수 있다(RA1). 총 10개의 클락 사이클이 끝날 때, 차동 잔류 전류(IRES)는 증폭기(120)에 의해 샘플링될 수 있다.
제4 구간(D4)에서, 코스 ADC(110)의 동작이 진행되고(S[2], CC2), 차동 잔류 전류(IRES)는 제2 비교 클락(ΦF-SAR) 동안 파인 ADC(130)에 의해 M-비트 디지털 신호로 변환되어 출력될 수 있다(FC2). 제5 구간(D5)에서는 3개의 클락 사이클 동안 교정 회로가 증폭기(120)와 파인 ADC(130)의 이득 교정 및 오프셋 교정을 수행할 수 있다(CAL2).
한편, 증폭기(120)의 이득(Gm)은 PVT(process voltage temperature) 변화에 민감하다. 따라서, PVT 변화에 따라 차동 잔류 전압(VRES)의 풀 스케일과 차동 잔류 전류(IRES)의 풀 스케일 사이에 미스매칭(mismatching)이 발생할 수 있다. 즉, PVT 변화에 따라 인터 스테이지(interstage) 이득 에러가 발생할 수 있다. 따라서, 증폭기(120)의 이득(Gm)을 보정해 줄 필요가 있다.
PVT 영향을 최소화하기 위해 ADC가 정상 동작 하는 동안 백그라운드로 증폭기(120)의 이득(Gm)을 보정할 수 있다. 일 실시 예로, 파인 ADC(130)가 차동 잔류 전류(IRES)를 M-비트 디지털 신호로 변환하는 정상 동작 시간 이후인 제5 구간(D5)에서, 파인 ADC(130)의 하드웨어 예컨대, IDAC(131), SAR 로직(133), 및 비교기(132)를 그대로 사용하여 증폭기(120)의 이득(Gm)을 보정할 수 있다. 따라서, 회로의 면적과 전력 소모를 최소화할 수 있다. 그러나, 파인 ADC(130)의 정상 동작 시간 내에 할당 된 이득 보정 시간은 단일 채널의 동작 속도를 극대화 하는데 있어서 부담이 될 수 있다.
본 발명의 일 실시 예에 따르면, 전압-전류 도메인 파이프라인 SAR ADC에 증폭기의 이득을 보정하기 위한 회로를 추가하여 파인 ADC의 정상 동작 시간과 이득 보정 시간을 분리할 수 있다. 따라서, 백그라운드로 증폭기의 이득을 보정하면서 ADC의 동작 속도를 극대화할 수 있다.
도 3은 본 발명의 일 실시 예에 따른 전압-전류 도메인 파이프라인 SAR ADC 구조를 나타내는 블록도이다.
도 3을 참조하면, 전압-전류 도메인 파이프라인 SAR ADC(1)는 ADC가 정상 동작 하는 데에 필요한 회로인 코스 ADC(10), 증폭기(20), 파인 ADC(30), 디지털 보정 로직(40) 외에 증폭기(20)의 이득을 보정하기 위한 회로를 더 포함할 수 있다.
일 실시 예로, 증폭기(20)는 ADC 정상 동작을 위한 제1 스위치드 전류 샘플러(21) 외에 증폭기(20)의 이득을 보정하기 위한 제2 스위치드 전류 샘플러(22)를 더 포함할 수 있다.
또한, 전압-전류 도메인 파이프라인 SAR ADC(1)는 증폭기(20)의 이득을 보정하기 위한 보조 경로(70)를 더 포함할 수 있다. 예컨대, 파인 ADC(30)는 IDAC과 비교기를 포함할 수 있고, 보조 경로(70)는 파인 ADC(30)에 포함된 IDAC과 비교기 각각과 동일하게 형성된 레플리카를 포함할 수 있다. 다른 실시 예로, 파인 ADC(30)는 제1 IDAC과 비교기를 포함할 수 있고, 보조 경로(70)는 제2 IDAC을 포함하되, 파인 ADC(30)에 포함된 비교기를 파인 ADC(30)와 서로 공유할 수 있다. 제2 IDAC은 파인 ADC(30)의 제1 IDAC과 동일하게 형성된 레플리카일 수 있다.
또한, 전압-전류 도메인 파이프라인 SAR ADC(1)는 증폭기의 이득을 보정하기 위한 테스트 전압 생성기(50), 선택기(60), 및 이득 보정 회로(80)를 더 포함할 수 있다.
코스 ADC(10)는 아날로그 입력 전압(VIN)을 수신하고, SAR 방식을 이용하여 아날로그 입력 전압(VIN)으로부터 N-비트의 제1 디지털 신호를 생성하고, 상기 N-비트의 제1 디지털 신호를 생성한 후 남은 잔류 전압(VRES)을 출력할 수 있다.
테스트 전압 생성기(50)는 테스트 전압(VTEST)을 출력할 수 있다. 선택기(60)는 잔류 전압(VRES)과 테스트 전압(VTEST)을 수신할 수 있다. 선택기(60)는 선택 신호(SEL)에 응답하여 잔류 전압(VRES)과 테스트 전압(VTEST) 중 하나를 출력할 수 있다.
증폭기(20)는 선택기(60)로부터 잔류 전압(VRES)과 테스트 전압(VTEST)을 수신할 수 있다. 증폭기(20)는 잔류 전압(VRES)을 수신하고, 잔류 전압(VRES)을 미리 정해진 이득만큼 증폭하여 잔류 전류(IRES)로서 생성할 수 있다. 증폭기(20)는 테스트 전압(VTEST)을 수신하고, 테스트 전압(VTEST)을 상기 이득만큼 증폭하여 테스트 전류(ITEST)로서 생성할 수 있다.
증폭기(20)는 제1 스위치드 전류 샘플러(21)를 이용하여 잔류 전압(VRES)을 잔류 전류(IRES)로 변환하고, 잔류 전압(VRES)을 잔류 전류(IRES)로 변환한 후, 증폭기(20)는 제2 스위치드 전류 샘플러(22)를 이용하여 테스트 전압(VTEST)을 테스트 전류(ITEST)로 변환할 수 있다.
파인 ADC(30)는 증폭기(20)로부터 잔류 전류(IRES)를 수신하고, SAR 방식을 이용하여 잔류 전류(IRES)로부터 M-비트의 제2 디지털 신호를 생성할 수 있다.
디지털 보정 로직(40)은 N-비트 제1 디지털 신호와 M-비트 제2 디지털 신호를 결합하여 총 (N+M-1)-비트 디지털 신호를 생성할 수 있다.
전압-전류 도메인 파이프라인 SAR ADC(1)가 정상 동작 하는 시간 동안 전압-전류 도메인 파이프라인 SAR ADC(1)는 보조 경로(70)를 이용하여 증폭기(20)의 이득을 보정할 수 있다. 즉, 파인 ADC(30)가 잔류 전류(IRES)를 상기 M-비트의 제2 디지털 신호로 변환하는 시간과 무관하게, 보조 경로(70)는 증폭기(20)의 이득을 보정하기 위한 이득 보정 신호(VCAR)를 생성할 수 있다.
예컨대, 파인 ADC(30)가 잔류 전류(IRES)를 상기 M-비트의 제2 디지털 신호로 변환하는 동안, 보조 경로(70)는 증폭기(20)로부터 테스트 전류(ITEST)를 수신하고, 테스트 전류(ITEST)로부터 증폭기(20)의 이득을 보정하기 위한 이득 보정 신호(VCAR)를 생성할 수 있다.
이득 보정 회로(80)는 이득 보정 신호(VCAR)에 기초하여 증폭기(20)가 증폭기(20)의 이득을 보정하도록 증폭기(20)를 제어하는 제어 신호(CTRL)를 출력할 수 있다.
이하에서는, 도 3의 전압-전류 도메인 파이프라인 SAR ADC(1)의 구조와 동작을 더욱 상세하게 설명하기로 한다.
도 4와 도 5는 본 발명의 일 실시 예에 따른 전압-전류 도메인 파이프라인 SAR ADC가 증폭기의 이득을 보정하는 방법을 설명하기 위한 도면들이다.
도 1과의 차이점을 중심으로 설명하면, 전압-전류 도메인 파이프라인 SAR ADC(200)는 코스 ADC(210), 증폭기(220), 파인 ADC(230), 디지털 보정 로직(240) 외에 테스트 전압 생성기(250), 제1 선택기(260), 보조 경로(270), 및 이득 보정 회로(280)를 더 포함할 수 있다.
제1 선택기(260)는 코스 ADC(210)로부터 차동 잔류 전압(VRES)을 입력받을 수 있고, 테스트 전압 생성기(250)로부터 차동 테스트 전압(VTEST)을 입력받을 수 있다. 제1 선택기(260)는 제1 선택 신호(SEL1)에 응답하여 차동 잔류 전압(VRES)과 차동 테스트 전압(VTEST) 중 하나를 출력할 수 있다.
증폭기(220)가 제1 선택기(260)로부터 차동 잔류 전압(VRES)을 수신하면, 증폭기(220)는 차동 잔류 전압(VRES)을 미리 정해진 이득(Gm)만큼 증폭하여 차동 잔류 전류(IRES)를 생성할 수 있다. 증폭기(120)는 생성된 차동 잔류 전류(IRES)를 제2 샘플링 클락(ΦIS)에 응답하여 샘플링하고, 샘플링된 차동 잔류 전류를 일정 기간 동안 일정한 값으로 유지할 수 있다. 파인 ADC(230)는 증폭기(220)로부터 차동 잔류 전류(IRES)를 입력받아 M-비트 디지털 신호를 생성할 수 있다.
증폭기(220)가 차동 잔류 전압(VRES)을 차동 잔류 전류(IRES)로 변환한 후, 증폭기(220)는 제1 선택기(260)로부터 차동 테스트 전압(VTEST)을 수신할 수 있다. 증폭기(220)는 차동 테스트 전압(VTEST)을 미리 정해진 이득(Gm)만큼 증폭하여 차동 테스트 전류(ITEST)를 생성할 수 있다. 증폭기(120)는 생성된 차동 테스트 전류(ITEST)를 보정 샘플링 클락(ΦIS-CAL)에 응답하여 샘플링하고, 샘플링된 차동 테스트 전류를 일정 기간 동안 일정한 값으로 유지할 수 있다.
보조 경로(270)는 파인 ADC(230)의 IDAC(231)과 비교기(232) 각각의 레플리카인 IDAC(271)과 비교기(272)를 포함할 수 있다. 차동 테스트 전류(ITEST)는 IDAC 입력 전류일 수 있다. IDAC(271)은 기준 전류(IREF)를 수신할 수 있으며, 기준 전류(IREF)를 이용하여 IDAC 기준 전류를 생성할 수 있다. IDAC(271)은 저항(RT)을 이용하여 상기 IDAC 입력 전류와 상기 IDAC 기준 전류의 차이에 해당하는 제2 차동 전압(VDIFF2)을 출력할 수 있다.
비교기(272)는 보정 비교 클락(ΦF-CAL)에 응답하여 제2 차동 전압(VDIFF2)을 비교하고 비교의 결과를 출력할 수 있다. 예컨대, 비교기(272)는 차동 테스트 전류(ITEST)의 풀 스케일과 기준 전류(IREF)의 풀 스케일을 비교하고, 비교의 결과를 이득 보정 신호(VCAL)로써 출력할 수 있다.
이득 보정 회로(280)는 비교기(272)로부터 출력된 이득 보정 신호(VCAL)에 기초하여, 증폭기(220)가 증폭기(220)의 이득을 보정하도록 증폭기(220)를 제어하는 제어 신호(CTRL)를 생성할 수 있다. 예컨대, 비교기(272)의 비교 결과가 증폭기(220)의 이득이 감소했음을 나타내는 경우, 제어 신호(CTRL)는 증폭기(220)의 이득을 증가시키기 위한 신호일 수 있다. 반대로, 비교기(272)의 비교 결과가 증폭기(220)의 이득이 증가했음을 나타내는 경우, 제어 신호(CTRL)는 증폭기(220)의 이득을 감소시키기 위한 신호일 수 있다.
즉, 전압-전류 도메인 파이프라인 SAR ADC(200)는 증폭기(220)의 이득을 보정하기 위한 추가적인 회로를 활용하여 차동 테스트 전류(ITEST)의 풀 스케일과 기준 전류(IREF)의 풀스케일을 비교하고, 차동 테스트 전류(ITEST)의 풀 스케일과 기준 전류(IREF)의 풀스케일이 매칭되도록 증폭기(220)의 이득을 조절할 수 있다.
도 4와 도 5를 함께 참조하면, 제1 구간(D1)에서, 아날로그 입력 전압(VIN)은 제1 샘플링 클락(ΦS) 동안 CDAC(111)에 샘플링될 수 있다(S[1]). 제2 구간(D2)에서, 아날로그 입력 전압(VIN)은 제1 비교 클락(ΦC-SAR) 동안 비교기(212)와 SAR 로직(213)에 의해 N-비트 디지털 신호로 변환되어 출력될 수 있다(CC1). 코스 ADC(210)의 동작이 완료되면 CDAC(211)에 차동 잔류 전압(VRES)이 남을 수 있다.
제3 구간(D3)에서, CDAC(211)에 남은 차동 잔류 전압(VRES)은 제2 샘플링 클락(ΦIS) 동안 증폭기(220)에 의해 차동 잔류 전류(IRES)로 변환될 수 있다(RA1). 차동 잔류 전류(IRES)는 증폭기(220)에 의해 샘플링될 수 있다.
제4 구간(D4)에서, 코스 ADC(210)의 동작이 진행되고(S[2], CC2), 차동 잔류 전류(IRES)는 제2 비교 클락(ΦF-SAR) 동안 파인 ADC(230)에 의해 M-비트 디지털 신호로 변환되어 출력될 수 있다(FC2).
한편, 증폭기(220)가 차동 잔류 전압(VRES)을 차동 잔류 전류(IRES)로 변환한 후, 증폭기(120)는 제1 선택기(260)로부터 차동 테스트 전압(VTEST)을 수신할 수 있다. 증폭기(220)는 차동 테스트 전압(VTEST)을 미리 정해진 이득(Gm)만큼 증폭하여 차동 테스트 전류(ITEST)를 생성할 수 있다. 증폭기(220)는 생성된 차동 테스트 전류(ITEST)를 보정 샘플링 클락(ΦIS-CAL)에 응답하여 샘플링하고, 샘플링된 차동 테스트 전류를 일정 기간 동안 일정한 값으로 유지할 수 있다.
파인 ADC(230)의 동작 시간과 무관하게, 보조 경로(270)는 증폭기(220)의 이득을 보정하기 위한 이득 보정 신호(VCAL)를 생성할 수 있다(CAL2). 보조 경로(270)의 IDAC(271)은 차동 테스트 전류(ITEST)와 기준 전류(IREF)를 수신할 수 있다. 차동 테스트 전류(ITEST)는 IDAC 입력 전류일 수 있다. IDAC(271)은 기준 전류(IREF)를 수신할 수 있으며, 기준 전류(IREF)를 이용하여 IDAC 기준 전류를 생성할 수 있다. IDAC(271)은 저항(RT)을 이용하여 상기 IDAC 입력 전류와 상기 IDAC 기준 전류의 차이에 해당하는 제2 차동 전압(VDIFF2)을 출력할 수 있다.
비교기(272)는 보정 비교 클락(ΦF-CAL)에 응답하여 제2 차동 전압(VDIFF2)을 비교하고 비교의 결과를 출력할 수 있다. 예컨대, 비교기(272)는 차동 테스트 전류(ITEST)의 풀 스케일과 기준 전류(IREF)의 풀 스케일을 비교하고, 비교의 결과를 이득 보정 신호(VCAL)로써 출력할 수 있다.
이득 보정 회로(280)는 비교기(272)로부터 출력된 이득 보정 신호(VCAL)에 기초하여, 증폭기(220)가 증폭기(220)의 이득을 보정하도록 증폭기(220)를 제어하는 제어 신호(CTRL)를 생성할 수 있다.
따라서, 도 2에서 (N+M-1)-비트 디지털 신호가 출력되는데 걸리는 시간(D1+D2+D3)보다 도 4에서 (N+M-1)-비트 디지털 신호가 출력되는데 걸리는 시간(D1+D2+D3)이 더 감소할 수 있다.
본 발명의 일 실시 예에 따르면, 전압-전류 도메인 파이프라인 SAR ADC(200)에 증폭기(220)의 이득을 보정하기 위한 회로를 추가하여, 파인 ADC(230)의 동작 시간과 무관하게 증폭기(220)의 이득을 보정할 수 있다. 따라서, 백그라운드로 증폭기(220)의 이득을 보정하면서 ADC의 동작 속도를 극대화할 수 있다.
한편, 비교기(232, 272)는 오프셋 에러를 발생할 수 있다. 따라서, 보조 경로(270)를 이용하여 증폭기(220)의 이득을 보정할 때, 보조 경로(270)에 포함된 비교기(272)의 오프셋 에러가 반영될 수 있다. 증폭기(220)의 이득이 보정된 후 보정된 이득으로 ADC가 정상 동작할 경우, 파인 ADC(230)에 포함된 비교기(232)의 오프셋 에러가 추가적으로 반영되어 오프셋 에러가 누적될 수 있다.
본 발명의 일 실시 예에 따르면, 전압-전류 도메인 파이프라인 SAR ADC에 증폭기의 이득을 보정하기 위한 회로를 추가하되 추가된 회로는 파인 ADC의 비교기를 공유할 수 있다. 따라서, 백그라운드로 증폭기의 이득을 보정하면서 오프셋 에러를 최소화하고 전력 소모를 감소시킬 수 있다.
도 6은 본 발명의 일 실시 예에 따른 전압-전류 도메인 파이프라인 SAR ADC가 증폭기의 이득을 보정하는 방법을 설명하기 위한 도면이다.
도 4와의 차이점을 중심으로 설명하면, 전압-전류 도메인 파이프라인 SAR ADC(300)는 증폭기(320)의 이득을 보정하기 위해 파인 ADC(330)의 IDAC(331)의 레플리카(334)를 포함하는 보조 경로(370)를 더 포함하되, 보조 경로(370)가 파인 ADC(330)의 비교기(332)를 공유하기 위해 필요한 제2 선택기(335)를 더 포함할 수 있다.
제2 선택기(335)는 파인 ADC(330)의 IDAC(331)으로부터 제1 차동 전압(VDIFF1)을 입력받을 수 있고, 보조 경로(370)의 IDAC(334)으로부터 제2 차동 전압(VDIFF2)을 입력받을 수 있다. 제2 선택기(335)는 제2 선택 신호(SEL2)에 응답하여 제1 차동 전압(VDIFF1)과 제2 차동 전압(VDIFF2) 중 하나를 출력할 수 있다.
파인 ADC(330)가 차동 잔류 전류(IRES)를 M-비트 디지털 신호로 변환하는 동안, 보조 경로(370)는 저항(RT)을 이용하여 차동 테스트 전류(ITEST)와 기준 전류(IREF)의 차이에 해당하는 제2 차동 전압(VDIFF2)을 출력할 수 있다. 파인 ADC(330)의 비교기(332)는 제2 선택기(335)로부터 제2 차동 전압(VDIFF2)을 수신할 수 있다. 비교기(332)는 보정 비교 클락(ΦF-CAL)에 응답하여 제2 차동 전압(VDIFF2)을 비교하고 비교의 결과를 이득 보정 신호(VCAL)로써 출력할 수 있다.
이득 보정 회로(380)는 비교기(332)로부터 출력된 이득 보정 신호(VCAL)에 기초하여, 증폭기(320)가 증폭기(320)의 이득을 보정하도록 증폭기(320)를 제어하는 제어 신호(CTRL)를 생성할 수 있다.
도 7은 본 발명의 일 실시 예에 따른 전압-전류 도메인 파이프라인 SAR ADC의 회로도이고, 도 8은 본 발명의 일 실시 예에 따른 전압-전류 도메인 파이프라인 SAR ADC의 정상 동작 경로를 나타내고 도 9는 본 발명의 일 실시 예에 따른 전압-전류 도메인 파이프라인 SAR ADC의 이득 보정 경로를 나타낸다.
도 7을 참조하면, 전압-전류 도메인 파이프라인 SAR ADC(400)는 증폭기(420), 파인 ADC(430), 및 이득 보정 회로(480)를 포함할 수 있다.
증폭기(420)는 선형 전압-전류 변환을 위한 스위치(MR1), 및 전류를 샘플링하기 위한 제1 스위치드 전류 샘플러(M3, M5, MS1, M4, M6, MS2)를 포함할 수 있다. 증폭기(420)는 입력 스테이지(M1~M4)에 포함된 트랜지스터를 구동하기 위한 바이어스 회로(421, 422)를 더 포함할 수 있다.
증폭기(420)는 증폭기(420)의 이득을 보정하기 위한 제2 스위치드 전류 샘플러(M3, M7, MS3, M4, M8, MS4)를 더 포함할 수 있다.
파인 ADC(430)는 제1 IDAC(431), 비교기(432), SAR 로직(433), 및 제1 저항(RT1)을 포함할 수 있다. 전압-전류 도메인 파이프라인 SAR ADC는 증폭기의 이득을 보정하기 위한 제2 IDAC(434), 제2 선택기(435), 및 제2 저항(RT2)을 더 포함할 수 있다. 제2 IDAC(434)와 제2 저항(RT2)은 보조 경로를 의미할 수 있다.
도 8을 참조하면, 증폭기(420)는 코스 ADC에서 생성된 차동 잔류 전압(VIP, VIN)을 선택기를 통해 수신할 수 있다. 증폭기(420)는 차동 잔류 전압(VIP, VIN)을 차동 잔류 전류(IRES+, IRES-)로 변환할 수 있다. 증폭기(420)는 샘플링 클락(ΦIS)에 의해 차동 잔류 전류(IRES+, IRES-)에 해당하는 전하들을 게이트 커패시턴스(CG)에 유지할 수 있다. 따라서, 증폭기(420)는 차동 잔류 전류(IRES+, IRES-)를 샘플링하고, 샘플링된 잔류 전류를 일정 기간 동안 일정한 값으로 유지할 수 있다.
증폭기(120)가 차동 잔류 전압(VRES)을 차동 잔류 전류(IRES)로 변환한 후, 도 9에 도시된 바와 같이, 증폭기(420)는 테스트 전압 생성기에서 생성된 차동 테스트 전압(VIP-TEST, VIN-TEST)을 선택기를 통해 수신할 수 있다. 증폭기(420)는 차동 테스트 전압(VIP-TEST, VIN-TEST)을 차동 테스트 전류(ITEST+, ITEST-)로 변환할 수 있다. 증폭기(420)는 보정 샘플링 클락(ΦIS-CAL)에 의해 차동 테스트 전류(ITEST+, ITEST-)에 해당하는 전하들을 게이트 커패시턴스(CG)에 유지할 수 있다. 따라서, 증폭기(420)는 차동 테스트 전류(ITEST+, ITEST-)를 샘플링하고, 샘플링된 테스트 전류를 일정 기간 동안 일정한 값으로 유지할 수 있다.
다시 도 8을 참조하면, 파인 ADC(430)는 증폭기(420)에서 샘플링된 잔류 전류를 수신할 수 있다. 증폭기(420)에서 샘플링된 잔류 전류는 IDAC 입력 전류일 수 있다. IDAC(431)은 기준 전류(IREF)를 수신할 수 있으며, 기준 전류(IREF)를 이용하여 IDAC 기준 전류(IREF+, IREF-)를 생성할 수 있다. IDAC(431)은 제1 저항(RT1)을 이용하여 상기 IDAC 입력 전류와 IDAC 기준 전류(IREF+, IREF-)의 차이에 해당하는 제1 차동 전압(TP1, TN1)을 출력할 수 있다.
예컨대, IDAC(431)의 출력은 하기의 [수학식 1]을 의미할 수 있다.
[수학식 1]
IDAC의 출력 = 제1 차동 전압 = TP1 - TP2
= { [(IRES+)+(IREF-)] - [(IRES-)+(IREF+)] } * RT
= { [(IRES+)-(IRES-)] - [(IREF+)-(IREF-)] } *RT
= { (잔류 전류의 차이) - (기준 전류의 차이) } * RT
제2 선택기(435)는 IDAC(431)으로부터 제1 차동 전압(TP1, TN1)을 입력받을 수 있다. 제2 선택기(435)는 제2 선택신호(SEL2)에 응답하여 제1 차동 전압(TP1, TN1)을 비교기(432)로 출력할 수 있다.
비교기(432)는 제2 비교 클락(ΦF-SAR)에 응답하여 제1 차동 전압(TP1, TN1)을 비교하고, 비교의 결과를 출력할 수 있다. 비교기(432)는 TP1과 TN1 중 어느 것이 더 크고 어느 것이 더 작은지 판단할 수 있다. 예컨대, 비교기(432)는 (TP1 - TN1)이 0보다 큰지 작은지를 비교하고, 비교의 결과를 출력할 수 있다. SAR 로직(433)은 비교기(432)로부터 출력된 비교의 결과에 기초하여 M-비트 디지털 신호의 비트를 출력할 수 있다.
파인 ADC(430)가 차동 잔류 전류(IRES)로부터 M-비트 디지털 신호의 모든비트를 결정한 후, 도 9에 도시된 바와 같이, 보조 경로의 IDAC(434)는 증폭기(420)로부터 차동 테스트 전류(ITEST+, ITEST-)를 수신할 수 있다. 차동 테스트 전류(ITEST+, ITEST-)는 IDAC 입력 전류일 수 있다. IDAC(434)은 기준 전류(IREF)를 수신할 수 있으며, 기준 전류(IREF)를 이용하여 IDAC 기준 전류(IREF+, IREF-)를 생성할 수 있다. IDAC(434)은 제2 저항(RT2)을 이용하여 상기 IDAC 입력 전류와 IDAC 기준 전류(IREF+, IREF-)의 차이에 해당하는 제2 차동 전압(TP2, TN2)을 출력할 수 있다.
제2 선택기(435)는 IDAC(434)으로부터 제2 차동 전압(TP2, TN2)을 입력받을 수 있다. 제2 선택기(435)는 제2 선택신호(SEL2)에 응답하여 제2 차동 전압(TP2, TN2)을 비교기(432)로 출력할 수 있다.
비교기(432)는 보정 비교 클락(ΦF-CAR)에 응답하여 제2 차동 전압(TP2, TN2)을 비교하고, 비교의 결과를 이득 보정 신호(VCAL)로써 출력할 수 있다. 이득 보정 회로(480)는 비교기(432)로부터 출력된 이득 보정 신호(VCAL)에 기초하여, 증폭기(420)가 증폭기(420)의 이득을 보정하도록 증폭기(420)를 제어하는 제어 신호(CTRL)를 생성할 수 있다. 예컨대, 비교기(432)의 출력이 데이터 '0'이면 증폭기(420)의 이득이 감소했다고 판단할 수 있다. 반대로, 비교기(432)의 출력이 데이터 '1'이면 증폭기(420)의 이득이 증가했다고 판단할 수 있다. 비교기(432)의 출력이 데이터 '0'과 데이터 '1'을 교대로 반복하여 출력하는 경우, 증폭기(420)의 이득은 정상이라고 판단할 수 있다.
제어 신호(CTRL)는 스위치(MR1)의 게이트 전압을 조절하기 위한 신호일 수 있다. 제어 신호(CTRL)에 의해 스위치(MR1)의 게이트 전압이 조절됨으로써 증폭기(420)의 이득이 조절될 수 있다.
도 10은 본 발명의 일 실시 예에 따른 전압-전류 도메인 파이프라인 SAR ADC 구조를 나타낸다. 도 10의 전압-전류 도메인 파이프라인 SAR ADC(500)는 도 1의 전압-전류 도메인 파이프라인 SAR ADC(200)와 다르게, 샘플링 및 홀드 동작이 있는 증폭기와 IDAC 를 이용한 SAR ADC를 통해 전류 도메인에서 추가적으로 파이프라인을 구현할 수 있다.
전압-전류 도메인 파이프라인 SAR ADC(500)는 코스 ADC(510), 제1 증폭기(520-1), 제1 파인 ADC(530-1), 제2 증폭기(520-2), 및 제2 파인 ADC(530-2)를 포함할 수 있다.
예컨대, 도 1에서 코스 ADC(110)가 6-비트 디지털 신호를 출력할 수 있고, 파인 ADC(130)가 5-비트 디지털 신호를 출력할 수 있다고 가정하면, 도 9에서 코스 ADC(510)가 6-비트 디지털 신호를 출력할 수 있고, 제1 파인 ADC(530-1)가 2-비트 디지털 신호를 출력할 수 있고, 제2 파인 ADC(530-2)가 나머지 4-비트의 디지털 신호를 출력할 수 있다.
본 발명의 일 실시 예에 따른 전압-전류 도메인 파이프라인 SAR ADC(500)는 각 단마다 증폭기의 이득을 보정하기 위한 회로를 더 포함할 수 있다. 전압-전류 도메인 파이프라인 SAR ADC(500)는 제1 증폭기(520-1)의 이득을 보정하기 위해 제1 테스트 전압 생성기 (550-1), 제1 선택기(560-1), 제1 보조 경로(570-1), 및 제1 이득 보정 회로(580-1)를 더 포함할 수 있고, 제2 증폭기(520-2)의 이득을 보정하기 위해 제2 테스트 전압 생성기 (550-2), 제2 선택기(560-2), 제2 이득 보정 회로(580-2), 및 제2 보조 경로(570-2)를 더 포함할 수 있다.
구체적으로, 제1 선택기(560-1)는 코스 ADC(510)로부터 차동 잔류 전압(VRES)을 입력받을 수 있고, 제1 테스트 전압 생성기(550-1)로부터 제1 차동 테스트 전압(VTEST1)을 입력받을 수 있다. 제1 선택기(560-1)는 제1 선택 신호(SEL1-1)에 응답하여 차동 잔류 전압(VRES)과 제1 차동 테스트 전압(VTEST1) 중 하나를 출력할 수 있다.
제1 증폭기(520-1)가 제1 선택기(560-1)로부터 차동 잔류 전압(VRES)을 수신하면, 제1 증폭기(520-1)는 차동 잔류 전압(VRES)을 미리 정해진 이득(Gm1)만큼 증폭하여 제1 차동 잔류 전류(IRES1)를 생성할 수 있다. 제1 증폭기(520-1)는 제1 샘플링 클락(ΦIS1)에 응답하여 제1 차동 잔류 전류(IRES1)를 샘플링할 수 있다. 제1 파인 ADC(530-1)는 제1 차동 잔류 전류(IRES1)를 2-비트의 디지털 신호로 출력할 수 있다.
제1 증폭기(520-1)가 차동 잔류 전압(VRES)을 제1 차동 잔류 전류(IRES1)로 변환한 후, 제1 증폭기(520-1)는 제1 선택기(560-1)로부터 제1 차동 테스트 전압(VTEST1)을 수신할 수 있다. 제1 증폭기(520-1)는 제1 차동 테스트 전압(VTEST1)을 미리 정해진 이득(Gm1)만큼 증폭하여 제1 차동 테스트 전류(ITEST1)를 생성할 수 있다. 제1 증폭기(520-1)는 제1 차동 테스트 전류(ITEST)를 제1 보정 샘플링 클락(ΦIS-CAL1)에 응답하여 샘플링하고, 샘플링된 제1 차동 테스트 전류를 일정 기간 동안 일정한 값으로 유지할 수 있다.
제1 보조 경로(570-1)는 제1 증폭기(520-1)에서 샘플링된 제1 차동 테스트 전류의 풀 스케일과 기준 전류(IREF)의 풀 스케일을 비교하고, 비교의 결과를 제1 이득 보정 신호(VCAL1)로써 출력할 수 있다. 제1 이득 보정 회로(580-1)는 제1 보조 경로(570-1)로부터 출력된 제1 이득 보정 신호(VCAL1)에 기초하여, 제1 증폭기(520-1)가 제1 증폭기(520-1)의 이득을 보정하도록 제1 증폭기(520-1)를 제어하는 제1 제어 신호(CTRL1)를 생성할 수 있다.
한편, 제1 파인 ADC(530-1)의 동작이 완료되면 제1 파인 ADC(530-1)의 IDAC에는 제2 차동 잔류 전류(IRES2)가 남을 수 있다. 제2 선택기(560-2)는 제1 파인 ADC(530-1)로부터 제2 차동 잔류 전류(IRES2)를 입력받을 수 있고, 제2 테스트 전압 생성기(550-2)로부터 제2 차동 테스트 전압(VTEST2)을 입력받을 수 있다. 제2 선택기(560-2)는 제2 선택 신호(SEL1-2)에 응답하여 제2 차동 잔류 전류(IRES2)와 제2 차동 테스트 전압(VTEST2) 중 하나를 출력할 수 있다.
제2 증폭기(520-2)가 제2 선택기(560-2)로부터 제2 차동 잔류 전류(IRES2)를 수신하면, 제2 증폭기(520-2)는 제2 차동 잔류 전류(IRES2)를 미리 정해진 이득(Gm2)만큼 증폭하여 증폭된 제2 차동 잔류 전류(IRES2')를 생성할 수 있다. 제2 증폭기(520-2)는 제2 샘플링 클락(ΦIS2)에 응답하여 증폭된 제2 차동 잔류 전류(IRES2')를 샘플링할 수 있다. 제2 파인 ADC(530-2)는 증폭된 제2 차동 잔류 전류(IRES2')를 4-비트의 디지털 신호로 출력할 수 있다.
제2 증폭기(520-2)가 제2 차동 잔류 전류(IRES2)를 제2 차동 잔류 전류(IRES2')로 변환한 후, 제2 증폭기(520-2)는 제2 선택기(560-2)로부터 제2 차동 테스트 전압(VTEST2)을 수신할 수 있다. 제2 증폭기(520-2)는 제2 차동 테스트 전압(VTEST2)을 미리 정해진 이득(Gm2)만큼 증폭하여 증폭된 제2 차동 테스트 전류(ITEST2')를 생성할 수 있다. 제2 증폭기(520-2)는 증폭된 제2 차동 테스트 전류(ITEST2')를 제2 보정 샘플링 클락(ΦIS-CAL2)에 응답하여 샘플링하고, 샘플링된 제2 차동 테스트 전류를 일정 기간 동안 일정한 값으로 유지할 수 있다.
제2 보조 경로(570-2)는 제2 증폭기(520-2)에서 샘플링된 제2 차동 테스트 전류의 풀 스케일과 기준 전류(IREF)의 풀 스케일을 비교하고, 비교의 결과를 제2 이득 보정 신호(VCAL2)로써 출력할 수 있다. 제2 이득 보정 회로(580-2)는 제2 보조 경로(570-2)로부터 출력된 제2 이득 보정 신호(VCAL2)에 기초하여 제2 증폭기(520-2)가 제2 증폭기(520-2)의 이득을 보정하도록 제2 증폭기(520-2)를 제어하는 제2 제어 신호(CTRL2)를 생성할 수 있다.
본 발명의 일 실시 예에 따른 전압-전류 도메인 파이프라인 SAR ADC(500)는 고속 동작을 유지하면서 높은 해상도를 갖는 효과가 있다.
도 11은 본 발명의 일 실시 예에 따른 전압-전류-시간 도메인 파이프라인 ADC 구조를 나타낸다.
도 11을 참조하면, 전압-전류-시간 도메인 파이프라인 ADC(600)는 전압, 전류 그리고 시간 도메인의 ADC를 이용하여 아날로그 입력 전압(VIN)의 각 레벨들을 나타내는 디지털 코드들의 시퀀스(즉, (M+N+L-2)-비트 디지털 신호)를 발생할 수 있다. 전압-전류-시간 도메인 파이프라인 SAR ADC(600)는 코스 ADC(610), 증폭기(620), 파인 ADC(630), 전류-시간 변환기(ITC; 690), 시간-디지털 변환기(TDC; 695), 및 디지털 보정 로직(640)을 포함할 수 있다. 코스 ADC(610), 증폭기(620), 파인 ADC(630)는 전압-전류 변환기를 의미할 수 있다.
본 발명의 일 실시 예에 따른 전압-전류-시간 도메인 파이프라인 ADC(600)는 증폭기(620)의 이득을 보정하기 위해 테스트 전압 생성기 (650), 선택기(660), 보조 경로(670), 및 이득 보정 회로(680)를 더 포함할 수 있다.
코스 ADC(610)는 SAR 방식을 이용하여 아날로그 입력 전압(VIN)으로부터 M-비트 디지털 신호를 출력할 수 있다.
선택기(660)는 코스 ADC(610)로부터 차동 잔류 전압(VRES)을 입력받을 수 있고, 테스트 전압 생성기(650)로부터 차동 테스트 전압(VTEST)을 입력받을 수 있다. 선택기(660)는 선택 신호(SEL)에 응답하여 차동 잔류 전압(VRES)과 차동 테스트 전압(VTEST) 중 하나를 출력할 수 있다.
증폭기(620)가 선택기(660)로부터 차동 잔류 전압(VRES)을 수신하면, 증폭기(620)는 차동 잔류 전압(VRES)을 미리 정해진 이득만큼 증폭하여 전류 도메인의 제1 차동 잔류 전류(IRES1)를 생성할 수 있다. 증폭기(620)는 제1 샘플링 클락(ΦIS)에 응답하여 제1 차동 잔류 전류(IRES1)를 샘플링할 수 있다. 파인 ADC(630)는 제1 차동 잔류 전류(IRES1)를 N-비트의 디지털 신호로 출력할 수 있다.
증폭기(620)가 차동 잔류 전압(VRES)을 제1 차동 잔류 전류(IRES1)로 변환한 후, 증폭기(620)는 선택기(660)로부터 차동 테스트 전압(VTEST)을 수신할 수 있다. 증폭기(620)는 차동 테스트 전압(VTEST)을 미리 정해진 이득만큼 증폭하여 차동 테스트 전류(ITEST)를 생성할 수 있다. 증폭기(620)는 생성된 차동 테스트 전류(ITEST)를 보정 샘플링 클락(ΦIS-CAL)에 응답하여 샘플링하고, 샘플링된 제1 차동 테스트 전류를 일정 기간 동안 일정한 값으로 유지할 수 있다.
보조 경로(670)는 증폭기(620)에서 샘플링된 제1 차동 테스트 전류의 풀 스케일과 기준 전류(IREF)의 풀 스케일을 비교하고, 비교의 결과를 이득 보정 신호(VCAL)로써 출력할 수 있다. 이득 보정 회로(680)는 파인 ADC(630)로부터 출력된 이득 보정 신호(VCAL)에 기초하여, 증폭기(620)가 증폭기(620)의 이득을 보정하도록 증폭기(620)를 제어하는 제어 신호(CTRL)를 생성할 수 있다.
한편, 파인 ADC(630)의 동작이 완료되면, 파인 ADC(630)의 IDAC에는 제2 차동 잔류 전류(IRES2)가 남을 수 있다. 제2 샘플링 클락(ΦTS)의 상보 신호에 응답하여 ITC(690)는 파인 ADC(630)로부터 제2 차동 잔류 전류(IRES2)를 수신할 수 있다. 제2 샘플링 클락(ΦTS)에 응답하여 ITC(690)는 제2 차동 잔류 전류(IRES2)를 시간 도메인의 잔류 시간(TRES)으로 전류-시간 변환을 수행할 수 있다.
TDC(695)는 ITC(690)로부터 차동 잔류 시간(TRES)을 수신하고, L-비트의 디지털 신호를 출력할 수 있다.
디지털 보정 로직(640)은 코스 ADC(610)로부터 M-비트 디지털 신호를 수신할 수 있고, 파인 ADC(630)로부터 N-비트 디지털 신호를 수신할 수 있고, TDC(695)로부터 L-비트의 디지털 신호를 수신할 수 있다. 코스 ADC(610)와 파인 ADC(630) 사이에서 1-비트의 리던던시(Redundancy)가 존재하고, 파인 ADC(630)와 TDC(695) 사이에서 1-비트의 리던던시(Redundancy)가 존재할 때, 디지털 보정 로직(640)은 M-비트 디지털 신호, N-비트 디지털 신호, 및, L-비트 디지털 신호를 결합하여 (M+N+L-2)-비트 디지털 신호를 생성할 수 있다.
본 발명의 일 실시 예에 따른 전압-전류-시간 도메인 파이프라인 ADC(600)는 전압-전류 도메인 파이프라인 SAR ADC 후단에 시간 도메인 ADC(즉, TDC)를 활용하여 파이프라이닝 할 수 있다. 따라서, ADC의 전력 소모를 최소화하면서 ADC의 동작 속도를 극대화할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
1; 전압-전류 도메인 파이프라인 SAR ADC
10; 코스 ADC
20; 증폭기
21; 제1 스위치드 전류 샘플러
22; 제2 스위치드 전류 샘플러
30; 파인 ADC
40; 디지털 보정 로직
50; 테스트 전압 생성기
60; 선택기
70; 보조 경로
80; 이득 보정 회로

Claims (20)

  1. 아날로그 입력 전압을 수신하고, 축차 비교형(successive approximation register(SAR)) 방식을 이용하여 상기 아날로그 입력 전압으로부터 제1 디지털 신호를 생성하고, 상기 제1 디지털 신호를 생성한 후 남은 잔류(residue) 전압을 출력하는 코스(coarse) 아날로그 디지털 컨버터(analog digital converter(ADC));
    상기 잔류 전압과 테스트 전압을 수신하고, 상기 잔류 전압을 미리 정해진 이득만큼 증폭하여 잔류 전류를 생성하고, 상기 테스트 전압을 상기 이득만큼 증폭하여 테스트 전류를 생성하는 증폭기;
    상기 잔류 전류를 수신하고, SAR 방식을 이용하여 상기 잔류 전류로부터 제2 디지털 신호를 생성하는 파인(fine) ADC; 및
    상기 테스트 전류를 수신하고, 상기 테스트 전류에 기초하여 상기 증폭기의 상기 이득을 조절하기 위한 이득 보정 신호를 생성하는 보조 경로;를 포함하는 아날로그 디지털 컨버터.
  2. 제1항에 있어서,
    선택 신호에 응답하여 상기 잔류 전압과 상기 테스트 전압 중 하나를 상기 증폭기로 출력하는 선택기;를 더 포함하고,
    상기 증폭기는 상기 선택기로부터 상기 잔류 전압을 수신하고, 상기 잔류 전압을 상기 잔류 전류로 변환한 후 상기 선택기로부터 상기 테스트 전압을 수신하고, 상기 테스트 전압을 상기 테스트 전류로 변환하는 아날로그 디지털 컨버터.
  3. 제1항에 있어서, 상기 파인 ADC는,
    상기 잔류 전류와 기준 전류의 차이에 의해 결정되는 차동 전압을 출력하는 전류 디지털 아날로그 컨버터(IDAC);
    상기 차동 전압을 비교하고, 비교의 결과를 출력하는 비교기; 및
    상기 비교의 결과에 기초하여 디지털 신호를 출력하는 SAR 로직;을 포함하고,
    상기 보조 경로는 상기 IDAC과 상기 비교기 각각과 동일하게 형성된 레플리카를 포함하는 아날로그 디지털 컨버터.
  4. 제1항에 있어서, 상기 증폭기는,
    제1 스위치드 전류 샘플러를 이용하여 상기 잔류 전압을 상기 잔류 전류로 변환하고,
    제2 스위치드 전류 샘플러를 이용하여 상기 테스트 전압을 상기 테스트 전류로 변환하는 아날로그 디지털 컨버터.
  5. 제1항에 있어서,
    상기 파인 ADC는,
    상기 잔류 전류와 기준 전류의 차이에 의해 결정되는 제1 차동 전압을 출력하는 제1 전류 디지털 아날로그 컨버터(IDAC);
    상기 제1 차동 전압을 비교하고, 비교의 결과를 출력하는 비교기; 및
    상기 비교의 결과에 기초하여 디지털 신호를 출력하는 SAR 로직;을 포함하고,
    상기 보조 경로는 상기 테스트 전압과 상기 기준 전류의 차이에 의해 결정되는 제2 차동 전압을 출력하는 제2 IDAC을 포함하고, 상기 파인 ADC에 포함된 상기 비교기를 상기 파인 ADC와 서로 공유하는 아날로그 디지털 컨버터.
  6. 제5항에 있어서,
    상기 제2 IDAC은 상기 제1 IDAC과 동일하게 형성된 레플리카인 아날로그 디지털 컨버터.
  7. 제5항에 있어서,
    선택 신호에 응답하여 상기 제1 차동 전압과 상기 제2 차동 전압 중 하나를 상기 비교기로 출력하는 선택기를 더 포함하는 아날로그 디지털 컨버터.
  8. 아날로그 디지털 컨버터에 있어서,
    제1 구간 동안 아날로그 입력 전압을 샘플링하고, 제2 구간 동안 축차 비교형(successive approximation register(SAR)) 방식을 이용하여 상기 아날로그 입력 전압으로부터 제1 디지털 신호를 생성하고, 상기 제1 디지털 신호를 생성한 후 남은 잔류(residue) 전압을 출력하는 코스(coarse) 아날로그 디지털 컨버터(analog digital converter(ADC));
    제3 구간 동안 상기 잔류 전압을 수신하고, 상기 잔류 전압을 미리 정해진 이득만큼 증폭하여 잔류 전류를 생성하는 증폭기;
    제4 구간 동안 상기 잔류 전류를 수신하고, SAR 방식을 이용하여 상기 잔류 전류로부터 제2 디지털 신호를 생성하는 파인(fine) ADC; 및
    상기 파인 ADC가 상기 잔류 전류로부터 상기 제2 디지털 신호를 생성하는 상기 제4 구간 동안 상기 증폭기의 상기 이득을 조절하기 위한 이득 보정 신호를 생성하는 보조 경로;를 포함하는 아날로그 디지털 컨버터.
  9. 제8항에 있어서,
    상기 증폭기가 상기 잔류 전압을 상기 잔류 전류로 변환하는 상기 제3 구간 이 후, 상기 증폭기는 테스트 전압을 수신하고, 상기 테스트 전압을 상기 이득만큼 증폭하여 테스트 전류를 생성하는 아날로그 디지털 컨버터.
  10. 제9항에 있어서,
    상기 제4 구간 동안 상기 보조 경로는 상기 테스트 전류의 풀 스케일과 기준 전류의 풀스케일을 비교하고, 상기 테스트 전류의 풀 스케일과 상기 기준 전류의 풀스케일이 매칭되도록 상기 이득 보정 신호를 생성하는 아날로그 디지털 컨버터.
  11. 제9항에 있어서,
    상기 제4 구간 동안 상기 증폭기는 보정 샘플링 클락에 응답하여 상기 테스트 전류를 샘플링하고, 상기 제4 구간 동안 상기 보조 경로는 보정 비교 클락에 응답하여 상기 테스트 전류와 기준 전류의 차이에 의해 결정되는 차동 전압을 비교하고, 비교의 결과를 상기 이득 보정 신호로써 출력하는 아날로그 디지털 컨버터.
  12. 아날로그 입력 전압을 수신하고, 축차 비교형(successive approximation register(SAR)) 방식을 이용하여 상기 아날로그 입력 전압으로부터 제1 디지털 신호를 생성하고, 상기 제1 디지털 신호를 생성한 후 남은 잔류(residue) 전압을 출력하는 코스(coarse) 아날로그 디지털 컨버터(analog digital converter(ADC));
    테스트 전압을 출력하는 테스트 전압 생성기;
    선택 신호에 응답하여 상기 잔류 전압과 상기 테스트 전압 중 하나를 출력하는 선택기;
    상기 선택기로부터 상기 잔류 전압과 상기 테스트 전압을 수신하고, 상기 잔류 전압을 미리 정해진 이득만큼 증폭하여 제1 잔류 전류를 생성하고, 상기 테스트 전압을 상기 이득만큼 증폭하여 테스트 전류를 생성하는 증폭기;
    상기 제1 잔류 전류를 수신하고, SAR 방식을 이용하여 상기 제1 잔류 전류로부터 제2 디지털 신호를 생성하고, 상기 제2 디지털 신호를 생성한 후 남은 제2 잔류 전류를 출력하는 파인(fine) ADC;
    상기 테스트 전류를 수신하고, 상기 테스트 전류로부터 상기 증폭기의 상기 이득을 조절하기 위한 이득 보정 신호를 생성하는 보조 경로; 및
    상기 이득 보정 신호에 기초하여, 상기 증폭기가 상기 이득을 보정하도록 상기 증폭기를 제어하는 제어 신호를 출력하는 이득 보정 회로;를 포함하고,
    상기 파인 ADC가 상기 제1 잔류 전류를 상기 제2 디지털 신호로 변환하는 시간과 무관하게 상기 보조 경로는 상기 테스트 전류로부터 상기 이득 보정 신호를 생성하는 아날로그 디지털 컨버터.
  13. 제12항에 있어서,
    상기 파인 ADC가 상기 제1 잔류 전류를 상기 제2 디지털 신호로 변환하는 동안 상기 보조 경로는 상기 테스트 전류로부터 상기 이득 보정 신호를 생성하는 아날로그 디지털 컨버터.
  14. 아날로그 입력 전압을 수신하고, 축차 비교형(successive approximation register(SAR)) 방식을 이용하여 상기 아날로그 입력 전압으로부터 제1 디지털 신호를 생성하고, 상기 제1 디지털 신호를 생성한 후 남은 잔류(residue) 전압을 미리 정해진 이득만큼 증폭하여 제1 잔류 전류를 생성하고, 상기 SAR 방식을 이용하여 상기 제1 잔류 전류로부터 제2 디지털 신호를 생성하고, 상기 제2 디지털 신호를 생성한 후 남은 제2 잔류 전류를 출력하는 전압-전류 변환기;
    상기 제2 잔류 전류를 수신하고, 상기 제2 잔류 전류를 시간 도메인의 잔류 시간으로 변환하는 전류-시간 변환기; 및
    상기 잔류 시간을 수신하고, 상기 잔류 시간으로부터 제3 디지털 신호를 생성하는 시간-디지털 변환기;를 포함하고,
    상기 전압-전류 변환기가 상기 제2 디지털 신호를 생성하는 시간과 무관하게 상기 이득을 보정하는 아날로그 디지털 컨버터.
  15. 제14항에 있어서,
    상기 이득을 보정하기 위한 이득 보정 신호를 생성하는 보조 경로;를 더 포함하는 아날로그 디지털 컨버터.
  16. 제15항에 있어서, 상기 전압-전류 변환기는,
    상기 SAR 방식을 이용하여 상기 아날로그 입력 전압으로부터 상기 제1 디지털 신호를 생성하고, 상기 제1 디지털 신호를 생성한 후 남은 상기 잔류 전압을 출력하는 코스(coarse) 아날로그 디지털 컨버터(analog digital converter(ADC));
    상기 잔류 전압을 수신하고, 상기 잔류 전압을 상기 제1 잔류 전류로 변환하는 증폭기; 및
    상기 제1 잔류 전류를 수신하고, 상기 SAR 방식을 이용하여 상기 제1 잔류 전류로부터 상기 제2 디지털 신호를 생성하는 파인(fine) ADC; 포함하고,
    상기 증폭기가 상기 잔류 전압을 상기 제1 잔류 전류로 변환한 후, 상기 증폭기는 테스트 전압을 수신하고, 상기 테스트 전압을 상기 이득만큼 증폭하여 테스트 전류를 생성하고,
    상기 보조 경로는 상기 테스트 전류를 수신하고, 상기 테스트 전류에 기초하여 상기 이득을 보정하기 위한 이득 보정 신호를 생성하는 아날로그 디지털 컨버터.
  17. 제16항에 있어서,
    상기 파인 ADC는,
    상기 제1 잔류 전류와 기준 전류의 차이에 의해 결정되는 차동 전압을 출력하는 전류 디지털 아날로그 컨버터(IDAC);
    상기 차동 전압을 비교하고, 비교의 결과를 출력하는 비교기; 및
    상기 비교의 결과에 기초하여 디지털 신호를 출력하는 SAR 로직;을 포함하고,
    상기 보조 경로는 상기 IDAC과 상기 비교기 각각과 동일하게 형성된 레플리카를 포함하는 아날로그 디지털 컨버터.
  18. 제16항에 있어서, 상기 증폭기는,
    제1 스위치드 전류 샘플러를 이용하여 상기 잔류 전압을 상기 제1 잔류 전류로 변환하고,
    제2 스위치드 전류 샘플러를 이용하여 상기 테스트 전압을 상기 테스트 전류로 변환하는 아날로그 디지털 컨버터.
  19. 제16항에 있어서,
    상기 파인 ADC는,
    상기 제1 잔류 전류와 기준 전류의 차이에 의해 결정되는 제1 차동 전압을 출력하는 제1 전류 디지털 아날로그 컨버터(IDAC);
    상기 제1 차동 전압을 비교하고, 비교의 결과를 출력하는 비교기; 및
    상기 비교의 결과에 기초하여 디지털 신호를 출력하는 SAR 로직;을 포함하고,
    상기 보조 경로는 상기 테스트 전압과 상기 기준 전류의 차이에 의해 결정되는 제2 차동 전압을 출력하는 제2 IDAC을 포함하고, 상기 파인 ADC에 포함된 상기 비교기를 상기 파인 ADC와 서로 공유하는 아날로그 디지털 컨버터.
  20. 제19항에 있어서,
    상기 제2 IDAC은 상기 제1 IDAC과 동일하게 형성된 레플리카인 아날로그 디지털 컨버터.
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