CN103455650A - 印刷电路板的线路布局方法及电子装置 - Google Patents

Abstract

本发明提供一种印刷电路板的线路布局方法、电子装置及计算机可读取记录媒体。所述方法适用于电子装置，包括下列步骤。首先，提供参数设定介面以接收布局层参数以及多个布局参数。其次，根据布局层参数决定信号层、第一限制层与参考层，其中第一限制层位于信号层与参考层之间且信号层具有第一信号线。其后，于第一限制层产生对应第一信号线的第一抑制区域。接者，排除在第一抑制区域内的线路布局。藉此，可于线路布局设计时，即时依据线路品质的需求自动建立对应的抑制区域，进而可提高线路布局的设计品质与效率。

Description

印刷电路板的线路布局方法及电子装置

技术领域

本发明有关于一种线路布局方法其电子装置，且特别是一种印刷电路板的线路布局方法及其电子装置。

背景技术

一般来说，于印刷电路板(printed circuit board，PCB)的线路布局设计时，需依据产品所需的设计要求对特定的信号线依据其属性，例如，特性阻抗线(single-end trace)或差动阻抗线(differential trace)来做相应的阻抗控制(如配置对应的线宽、线距、长度、厚度等)，以获取所需的信号传输品质。

而于线路布局设计时，信号线所对应到的参考铜箔平面层无论相邻或不相邻皆会对信号线所控制的阻抗值有决定性的影响。因此，当印刷电路板上信号线所对应到的参考层别有误时，即会导致特定信号线的阻抗值变异偏移或有误，进而影响信号线的传输品质与稳定度，导致产品运作时会发生系统不稳定，甚至是无法做动的情况。从而使印刷电路成品成为报废品，增加产品研发的时间与成本。

然而现行的印刷电路板设计软件对上述问题的抑制方式需靠操作者针对每一个阻抗控制的信号线，在非对应的铜箔平面手动做出抑制区域，以避免信号线阻抗值的变异。此外，每当变更线路布局时，设计者又需要重新的对一个信号线、一个信号线一次进行抑制区域的修正调整，如此既降低设计效率，同时容易造成操作者的遗漏。另外，检测方式也需靠操作者依序进行检查，因此极易造成误判或漏查，从而使所设计的产品运作异常，增加产品制作成本。

发明内容

有鉴于此，本发明实施例提供一种印刷电路板的线路布局方法。此印刷电路板的线路布局方法可于线路设计时，主动依据信号品质的需求，即时地于线路布局中建立对应的抑制区域，藉此可提高线路布局的设计品质与效率，进而增加成品的良率。

本发明实施例提供一种印刷电路板的线路布局方法，适用于一电子装置。所述方法包括下列步骤。首先，提供参数设定介面以接收布局层参数以及多个布局参数。其次，根据布局层参数决定信号层、第一限制层与参考层。第一限制层位于信号层与参考层之间且信号层具有第一信号线。其后，于第一限制层产生对应第一信号线的第一抑制区域。随后，排除在第一抑制区域内的线路布局。

在本发明其中一个实施例中，所述第一限制层产生对应第一信号线的抑制区域的步骤包括依照所述多个布局参数设定第一抑制区域的范围，其中第一抑制区域涵盖第一信号线在第一限制层的正投影区域。

在本发明其中一个实施例中，所述方法更包括于第一信号线上的表面粘着元件接脚的周围设置接脚抑制区域。接着，根据布局参数决定接脚抑制区域的范围。而后，排除接脚抑制区域内的线路布局。

在本发明其中一个实施例中，所述方法更包括于第一信号线上的穿孔接脚的周围设置穿孔接脚抑制区域。接着，根据布局参数决定穿孔接脚抑制区域的范围。随后，排除穿孔接脚抑制区域内的线路布局。

在本发明其中一个实施例中，所述方法更包括于第一信号线上的导孔的周围设置导孔抑制区域。接着，根据布局参数决定导孔抑制区域的范围。而后，排除导孔抑制区域内的线路布局。

在本发明其中一个实施例中，所述方法更包括于第一信号线上的铜箔平面的周围设置铜箔平面抑制区域。接着，根据布局参数决定铜箔平面抑制区域的范围。而后，排除铜箔平面抑制区域内的线路布局。

在本发明其中一个实施例中，所述方法更包括于第一信号线的周围设置走线抑制区域。接着，根据布局参数决定走线抑制区域的范围。随后，排除走线抑制区域内的线路布局。

在本发明其中一个实施例中，所述方法更包括根据表面粘着元件接脚、穿孔接脚抑制区域、导孔抑制区域、铜箔平面抑制区域及/或走线抑制区域的范围调整所述第一限制层上的第一抑制区域的范围。

本发明实施例提供一种电子装置，此电子装置包括显示单元、储存单元以及运算处理单元。显示单元可用以显示参数设定介面。储存单元是用以储存多个布局层参数以及多个布局参数。运算处理单元可用以执行下列步骤：提供参数设定介面以接收布局层参数以及所述多个布局参数；根据布局层参数决定信号层、第一限制层与参考层，其中第一限制层位于信号层与参考层之间且信号层具有第一信号线；于第一限制层产生对应第一信号线的第一抑制区域；以及排除在抑制区域内的线路布局。

综上所述，本发明实施例提供一种印刷电路板的线路布局方法，此印刷电路板的线路布局方法可通过依据设计者设定的布局层参数以及布局参数，主动于线路布局中产生多个对应阻抗控制的信号线的抑制区域，其中线路布局设计者可随时调整配置抑制区域的范围，以使线路布局中的信号线符合产品的信号品质需求。据此，线路布局设计者可通过使用此线路布局方法，缩短线路布局的设计时间，同时增加线路布局的准确性，进而提升整体线路布局的设计效率，降低产品开发时间与制造成本。

为使能更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图，但是此等说明与所附图式仅是用来说明本发明，而非对本发明的权利范围作任何的限制。

附图说明

图1是本发明第一实施例提供的电子装置的功能方块图；

图2A~2C分别是本发明第一实施例提供的印刷电路板的迭构示意图；

图3是本发明第一实施例提供的印刷电路板的迭构表的部分示意图；

图4是本发明第一实施例提供的电子装置的参数设定介面的示意图；

图5-1以及图5-2是本发明第二实施例提供的印刷电路板的线路布局方法的流程示意图；

图6本发明第二实施例提供的印刷电路板的线路布局检测方法的流程示意图；

图7是本发明第二实施例提供的线路布局方法应用于线路布局的第一信号层平面示意图；

图8是本发明第二实施例提供的线路布局方法应用于线路布局的限制层平面示意图；

图9是本发明第二实施例提供的线路布局方法应用于线路布局的第二信号层平面示意图；

图10是本发明第二实施例提供的线路布局方法应用于线路布局的第二信号层平面的另一示意图；

图11是本发明第二实施例提供的线路布局方法应用于线路布局的信号层平面的再一示意图。

附图标号：

1：电子装置

10：显示单元

20：运算处理单元

30：储存单元

41：信号层

411：第一信号线

43、53：第一限制层

45：参考层

47：第一抑制区域

49：抑制区域

101：参数设定介面

103：信号层设定选单

105：限制层设定选单

107：抑制区域范围设定栏位

109：布局物件勾选栏位

51：第一信号层

55、55a、55b：第二信号层

511：第一信号线

5111：走线抑制区域

513、533、553、553a：导孔

5131：导孔抑制区域

515、559：铜箔平面

531a：第一抑制区域

531b：第二抑制区域

551a、551b：第二信号线

5511、5511a：走线抑制区域

5531、5531a：导孔抑制区域

555、555a：穿孔接脚

5551、5551a：穿孔接脚抑制区域

557：表面粘着元件接脚

5571：表面粘着元件接脚抑制区域

5591：铜箔平面抑制区域

D1~D7：距离

S101~S137：流程步骤

S201~S219：流程步骤

具体实施方式

第一实施例

请参照图1，图1绘示本发明第一实施例提供的电子装置的功能方块图。电子装置1包括显示单元10、运算处理单元20以及储存单元30。显示单元10与储存单元30分别耦接运算处理单元20。电子装置1于此实施例中可由电脑装置，例如桌上型电脑、笔记型电脑或平板电脑等来实现，但本实施例并不以此为限。

显示单元10可用以显示参数设定介面(未绘示于图1)，并供设计者输入对应印刷电路板的线路布局的参数数据。所述参数数据可包括布局层参数以及布局参数。进一步地说，布局层参数包括控制的信号层层别以及对应受限制的限制层层别。布局参数则包括信号线上布设的布局物件的定义，例如表面粘着元件接脚(SMD pin)、穿孔接脚(thru pin)、导孔(via)以及铜箔平面(shape)等以及抑制区域的范围参数。

运算处理单元20为电子装置1的运作核心，并用以产生参数设定介面以及根据设计者输入的布局层参数以及布局参数执行各种分析与运算工作。运算处理单元20可依据参数设定介面的设定，经由运算分析后产生对应的线路布局。运算处理单元20可例如为中央处理器(central process unit，CPU)、微控制器(microcontroller)或嵌入式控制器(embedded controller)等处理晶片，但本实施例并不限制。

储存单元30则是用以储存多个布局层参数以及多个布局参数。值得一提的是，储存单元30于此实施例中，可以是利用快闪存储器晶片、只读存储器晶片或随机存取存储器晶片等挥发性或非挥发性存储晶片来实现，但本实施例并不以此为限。

进一步地说，于本实施例中，运算处理单元20可用以依据设计者于参数设定介面中设定的布局层参数以及布局参数，主动的于线路布局中依据选定的信号线产生对应的多个抑制区域，且排除抑制区域内的线路布局，以确保选定的信号线的阻抗值。藉此，可避免发生信号线的阻抗值变异，导致信号线不符合产品规格需求，使具线路布局的印刷电路板成品报废。

本实施例所述线路布局抑制区域的产生方式可参考图2A到2C，图2A到2C分别绘示本发明第一实施例提供的印刷电路板的示意图。图2A绘示对应一六层板的印刷电路板的示意图。信号层41为六层板中的第一层，且具有第一信号线411。参考层45为六层板中的第三层，且为第一信号线411应对应的参考平面层。第一限制层43为六层板中的第二层，因其非第一信号线411所应对应的参考层，从而为排除第二层(即第一限制层43)对第一信号线411的影响，例如阻抗、传输品质等，需于第一限制层43对应第一信号线411的区域进行抑制。所述第一限制层43与参考层45例如为电源层(power layer)、接地层(ground layer)或是一般线路布局层，本实施例并不以此为限。

详细地说，当设计者于显示单元10显示的参数设定介面上输入对应图2A的布局层参数与布局参数。所述布局层参数与布局参数随即储存于储存单元30。运算处理单元20即会如图2B所示依据设计者所设定布局层参数，决定信号层41、第一限制层43以及参考层45。而后，于第一限制层43上产生对应第一信号线411位置的第一抑制区域47，并排除第一抑制区域47内的线路布局，使第一信号线411仅对应于参考层45上的参考铜箔平面，从而可避免第一信号线411如前述对应到错误的参考平面。

更进一步地说，运算处理单元20是依据布局参数以及线路布局中，第一信号线411的布设参数(如线宽、线距、长度等)设定第一抑制区域47的范围。换言之，运算处理单元20产生的第一抑制区域47涵盖第一信号线411在第一限制层43的正投影区域(orthographic projection area)。值得注意的是，本实施例是以特性阻抗线(single-end trace)来做说明，但于实务上信号层41上或许具有差动阻抗线(differential trace)，例如是由第一及第二信号线所组成，则第一抑制区域47的范围同时会涵盖第一及第二信号线的正投影区域。

附带一提的是，若信号层41与参考层45之间存在多个限制层(亦即非对应的参考平面层)时，运算处理单元20可依据布局层参数决定限制层别，主动依序于所述多个非对应的参考平面层上产生对应信号层41上第一信号线411的正投影区域产生相应的多个抑制区域。举例来说，假设信号层41与参考层45之间存在第一限制层与第二限制层时，运算处理单元20即会于第一限制层、第二限制层上分别依序形成第一抑制区域以及第二抑制区域，使参考层45成为信号层41上第一信号线411的参考平面。

又举例来说，假设信号层41上第一信号线411与六层板中第四层上的某一信号线为宽边耦合差动信号线(broadside coupled differential pair)时，则六层板中第二层即为第一限制层，而六层板中第三层即第二限制层。据此，运算处理单元20经演算后即会于六层板中第二层与第三层上分别形成第一抑制区域以及第二抑制区域。

接着，请参考图2C，运算处理单元20还可依据设计者输入的布局参数于信号层41上第一信号线411的周围设置抑制区域49，以避免相邻的元件影响第一信号线411的阻抗值，进而影响第一信号线411的信号品质。

进一步地说，依线路布局的设计，第一信号线411上可设有表面粘着元件接脚(SMD pin)、穿孔接脚(thru pin)、导孔(via)以及铜箔平面(shape)等。因此，运算处理单元20可分别依据第一信号线411以及第一信号线411上设置的元件周围分别依据布局参数中所配置的抑制区域范围设置对应的抑制区域49。

具体来说，运算处理单元20可设置接脚抑制区域(未绘示)、穿孔接脚抑制区域(未绘示)、导孔抑制区域(未绘示)、铜箔平面抑制区域(未绘示)以及走线抑制区域(未绘示)。所述接脚抑制区域位于第一信号线411上的表面粘着元件接脚的周围。所述穿孔接脚抑制区域位于第一信号线411上的穿孔接脚的周围。所述导孔抑制区域位于第一信号线411上的导孔的周围。所述铜箔平面抑制区域位于第一信号线411上的铜箔平面的周围。所述走线抑制区域位于第一信号线411上的走线的周围。

详细地说，运算处理单元20是根据布局参数决定接脚抑制区域、穿孔接脚抑制区域、导孔抑制区域、铜箔平面抑制区域以及走线抑制区域的范围。而后，运算处理单元20会排除接脚抑制区域、穿孔接脚抑制区域、导孔抑制区域、铜箔平面抑制区域以及走线抑制区域内的线路布局。同时，运算处理单元20还可依据接脚抑制区域、穿孔接脚抑制区域、导孔抑制区域、铜箔平面抑制区域以及走线抑制区域的范围对应调整图2B所示第一限制层43上第一抑制区域47的范围。从而，可排除线路布局中相邻的布局物件或相邻的非对应的参考层对第一信号线411的影响，进而提高线路布局的设计品质与效率。

此外，于线路布局中完成所有抑制区域的建立时，运算处理单元20还可主动地对线路布局进行全面性的检查。具体地说，运算处理单元20可根据一迭构表来检测第一信号线411的布设参数(例如线宽、线距等)及对应的参考层定义，以检测并判断信号线阻抗值的变异偏移量。

值得一提的是，请参照图3，图3绘示本发明第一实施例提供的印刷电路板的迭构表部分示意图。图3所示的迭构表可以是设计者透过外部电路板迭构设计软件来产生，并用以检测线路布局。所述印刷电路板的迭构表可包括电路板层数、层别类型、信号线的属性(例如特性阻抗线或差动阻抗线)、信号线对应的参考层、信号线的阻抗值以及信号线的相关线路参数等数据，例如线宽与线距等，本发明技术领域具通常知识者应可推知迭构表的实际产生与运用方式，故在此不再赘述。

更详细地说，运算处理单元20可通过比较第一信号线411的阻抗值以及图3的迭构表的阻抗值数据，来判断第一信号线411的阻抗值是否超出一预设阻抗范围。此外，运算处理单元20更于第一信号线411的阻抗值超出一预设阻抗范围时，产出一阻抗值错误检测数据，并显示于显示单元10以供设计者浏览。同时，所述阻抗值错误检测数据会储存于储存单元30。设计者可依据阻抗值错误检测数据对应修改线路布局，以使第一信号线411介于所述预设阻抗值范围。

运算处理单元20另可根据上述图3的迭构表数据主动检测第一信号线411所对应的参考层定义是否正确。换言之，运算处理单元20可通过比对判断第一信号线411所对应的参考平面层是否与迭构表数据内的定义相同。运算处理单元20可于参考层定义有误时，产出参考平面检测数据并显示于显示单元10供设计者浏览同时储存于储存单元30。设计者可依据参考平面检测数据对应修正线路布局。

另外，运算处理单元20可针对所建立的抑制区域，亦即图2B所示的第一限制层43上的第一抑制区域47以及图2C所示的信号层41的抑制区域49进行检测，判断第一抑制区域47及抑制区域49内的线路布局是否已排除。如前述，抑制区域49可包括对应于第一信号线411的走线抑制区域、对应第一信号线411上表面粘着元件接脚的接脚抑制区域、对应于第一信号线411上穿孔接脚的穿孔接脚抑制区域、对应于第一信号线411上导孔的导孔抑制区域、对应于第一信号线411上铜箔平面的铜箔平面抑制区域。若所建立的抑制区域内仍设有线路布局，则产出抑制区域检测数据并显示于显示单元10供设计者浏览同时储存于储存单元30。设计者随即可依据抑制区域检测数据排除内的线路布局，以修正线路布局。

本发明实施例另提供参数设定介面的一种实施方式，请参照图4，图4绘示本发明第一实施例提供的电子装置1的参数设定介面的示意图。参数设定介面101包括信号层设定选单103、限制层设定选单105、抑制区域范围设定栏位107以及布局物件勾选栏位109。设计者可通过设定信号层设定选单103以及限制层设定选单105来产生布局层参数。设计者可通过设定抑制区域范围设定栏位107以及布局物件勾选栏位109来产生布局参数。

信号层设定选单103为下拉式选单，是用以提供设计者选取具阻抗控制信号线的信号层别名称，例如信号层41。限制层设定选单105，亦为下拉式选单，是用以提供设计者选取需受限制的层别名称，例如第一限制层43。信号层设定选单103以及限制层设定选单105的内容可依据设计者的实际需求来设定，但本实施例并不限制。信号层设定选单103以及限制层设定选单105可以视为布局层参数的设定介面，但本实施例并不以此为限。

抑制区域范围设定栏位107用以提供设计者设定对应信号线(即走线)以及信号线上布局元件(例如，接脚、导孔或铜箔平面等)的抑制区域的范围。换言之，设计者可于抑制区域范围设定栏位107设定走线抑制区域、接脚抑制区域、穿孔接脚抑制区域、导孔抑制区域或铜箔平面抑制区域的范围。值得注意的是，抑制区域范围设定栏位107所提供的抑制范围项目可依据实际线路布局架构来调整，故本发明并不以此为限。

布局物件勾选栏位109可供设计者勾选位于信号线上所包含的布局物件(例如表面粘着元件接脚、穿孔接脚、导孔及铜箔平面等)，据此，运算处理单元20可于信号线上勾选的布局物件周围依照抑制区域范围设定栏位107的设定形成对应的抑制区域。值得注意的是，布局物件勾选栏位109所提供的选项可依据实际线路布局架构来调整，故本发明并不以此为限。抑制区域范围设定栏位107以及布局物件勾选栏位109可视为布局参数的设定介面，但本实施例并不以此为限。

举例来说，若设计者欲于非对应的参考平面层上设置抑制区域，即如图2B所示，设计者可于参数设定介面101提供的信号层设定选单103选取对应信号层41的层别名称，例如L1或top。随后，于限制层设定选单105选取应受限制层别名称，亦即对应第一限制层43的层别名称，例如L3。其后，设计者可于抑制区域范围设定栏位107上输入所需的范围大小。同时，于布局物件勾选栏位109上勾选第一信号线411上所布设的布局物件。运算处理单元20依据设计者的设定于第一限制层43形成第一抑制区域47，并排除第一抑制区域47内的线路布局。所述第一抑制区域47的涵盖范围是由抑制区域范围设定栏位107的设定来定义。

再举例来说，若欲于信号线周围设置抑制区域，即如图2C所示，设计者可于参数设定介面101提供的信号层设定选单103选取对应信号层41的层别名称，例如L1或top。随后，于限制层设定选单105选取与信号层设定选单103选择的同一层别，即信号层41的层别名称。其后，设计者可于抑制区域范围设定栏位107上输入所需的范围大小。同时，于布局物件勾选栏位109上勾选第一信号线411上所布设的布局物件。运算处理单元20依据设计者的设定于信号层41上第一信号线411以及第一信号线411线上布设的布局物件周边设置抑制区域49，其中抑制区域49的涵盖范围是由抑制区域范围设定栏位107的设定来定义。

据此，设计者可透过所述的电子装置1，快速及准确地于线路布局中依据产品对信号品质的需求，建立对应于选定信号线的抑制区域，抑制可能对信号线阻抗值产生影响的因数，从而提升线路布局的效率与稳定度，降低产品开发时间与成本。

要说明的是，图2A到图2C仅为本发明第一实施例所提供对应一六层板印刷电路板的迭构示意图，并非用以限定本发明。图3仅为本发明第一实施例所提供一迭构表部分示意图，其内容可依据实际线路布局设计规定而改变定，故其并非用以限定本发明。同样的，图4仅为本发明第一实施例所提供参数设定介面示意图，其内容可依据实际线路布局设计需求而定，故其并非用以限定本发明。本发明亦不限制电子装置1、显示单元10、运算处理单元20以及储存单元30的种类、实体架构及/或实施方式。

第二实施例

由上述的实施例，本发明可以归纳出一种印刷电路板的线路布局方法，适用于上述实施例所述的电子装置。请参照图5-1以及图5-2并同时参照图1，图5-1以及图5-2绘示本发明第二实施例提供印刷电路板的线路布局方法的流程示意图。

首先，于步骤S101中，运算处理单元20通过显示单元10提供如图4所示的参数设定介面，以接收设计者输入的布局层参数以多个布局参数。布局层参数包含设计者依线路设计需求设定欲控制的信号层层别以及限制层层别。多个布局参数则包含设计者依线路布局架构所配置信号线上布设的布局物件的定义与相应的抑制区域的范围参数。

其次，于步骤S103中，运算处理单元20根据布局层参数决定信号层、第一限制层与参考层，其中第一限制层位于信号层与参考层之间且信号层具有第一信号线。所述第一限制层与参考层可例如为电源层、接地层或是一般线路布局层，但本实施例并不以此为限。

随后，于步骤S105中，运算处理单元20经演算后，于第一限制层上产生对应第一信号线的第一抑制区域。更具体地说，运算处理单元20是依照设计者于配置的布局参数设定第一抑制区域的范围。第一抑制区域的范围涵盖第一信号线在第一限制层的正投影区域。也就是说，第一抑制区域位于第一信号线的正下方。

接者，于步骤S107，运算处理单元20排除第一抑制区域内的线路布局，使参考层成为信号层上第一信号线的参考平面。

而后，于步骤S109中，运算处理单元20根据布局参数于信号层上第一信号线的周边对应设置走线抑制区域，其中运算处理单元20依照设计者配置布局参数设定走线抑制区域的范围。同时，运算处理单元20还可根据走线抑制区域的抑制范围的范围对应调整第一限制层上的第一抑制区域的范围。随后，于步骤S111中，运算处理单元20排除走线抑制区域内的线路布局。

接着，于步骤S113，运算处理单元20依据设计者于参数设定介面的设定判断是否于第一信号线上的布设的表面粘着元件接脚(SMD pin)的周围设置接脚抑制区域。换言之，判断第一信号线上是否设有表面粘着元件接脚以及设计者是否于图3所示的参数设定介面上的布局物件勾选栏位109勾选表面粘着元件接脚的选项。若运算处理单元20判断于第一信号线上的表面粘着元件接脚的周围设置接脚抑制区域，依序执行步骤S115以及步骤S117。若运算处理单元20判断不需要于第一信号线上的表面粘着元件接脚的周围设置接脚抑制区域，则执行步骤S119。运算处理单元20于步骤S115中，依据设计者配置布局参数设定接脚抑制区域的范围。而后于步骤S117，运算处理单元20排除接脚抑制区域内的线路布局。此外，运算处理单元20还可根据接脚抑制区域的范围对应调整第一限制层上的第一抑制区域的范围。

而后，于步骤S119中，运算处理单元20依据设计者于参数设定介面的设定判断是否于第一信号线上的布设的穿孔接脚(thru pin)的周围设置穿孔接脚抑制区域。换言之，判断第一信号线上是否设有穿孔接脚以及设计者是否于图4所示的参数设定介面上的布局物件勾选栏位109勾选穿孔接脚的选项。若运算处理单元20判断于第一信号线上的穿孔接脚的周围设置穿孔接脚抑制区域，依序执行步骤S121以及步骤S123。若运算处理单元20判断不需要于第一信号线上的穿孔接脚的周围设置穿孔接脚抑制区域，则执行步骤S125。

运算处理单元20于步骤S121中，依据设计者配置布局参数设定穿孔接脚抑制区域的范围。而后于步骤S123，运算处理单元20排除穿孔接脚抑制区域内的线路布局。此外，运算处理单元20还可根据穿孔接脚抑制区域的范围对应调整第一限制层上的第一抑制区域的范围。

其后，于步骤S125中，运算处理单元20依据设计者于参数设定介面的设定判断是否于第一信号线上的布设的导孔(via)的周围设置导孔抑制区域。换言之，判断第一信号线上是否设有导孔以及设计者是否于图4所示的参数设定介面上的布局物件勾选栏位109勾选导孔的选项。若运算处理单元20判断于第一信号线上的导孔的周围设置导孔抑制区域，依序执行步骤S127以及步骤S129。若运算处理单元20判断不需要于第一信号线上的导孔的周围设置导孔抑制区域，则直接执行步骤S131。运算处理单元20于步骤S127中，依据设计者配置布局参数设定导孔抑制区域的范围。而后于以及步骤S129，运算处理单元20排除导孔抑制区域内的线路布局。此外，运算处理单元20还可根据导孔抑制区域的范围对应调整第一限制层上的第一抑制区域的范围。

接着，于步骤S131中，运算处理单元20依据设计者于参数设定介面的设定判断是否于第一信号线上的布设的铜箔平面(shape)的周围设置铜箔平面抑制区域。换言之，判断第一信号线上是否设有铜箔平面以及设计者是否于图4所示的参数设定介面上的布局物件勾选栏位109勾选铜箔平面的选项。若运算处理单元20判断于第一信号线上的铜箔平面的周围设置铜箔平面抑制区域，依序执行步骤S133以及步骤S135。若运算处理单元20判断不需要于第一信号线上的铜箔平面的周围设置铜箔平面抑制区域，则直接执行步骤S137。运算处理单元20于步骤S133中，依据设计者配置布局参数设定铜箔平面抑制区域的范围。而后于步骤S135，运算处理单元20排除铜箔平面抑制区域内的线路布局。此外，运算处理单元20还可根据铜箔平面抑制区域的范围对应调整第一限制层上的第一抑制区域的范围。

最后，运算处理单元20于完成建立线路布局所需的多个抑制区域后，亦即完成对应第一信号线的第一抑制区域、对应于表面粘着元件接脚的接脚抑制区域、对应于穿孔接脚的穿孔接脚抑制区域、对应于导孔的导孔抑制区域、对应于第一信号线的走线抑制区域以及对应于铜箔平面的铜箔平面抑制区域的建立工作后，检测整体线路布局(步骤S137)。据此，可快速及精准的检验线路布局，并确保线路布局的品质，避免手动作业造成遗漏或误判。

上述线路布局的检测方式更包括下列步骤。请参照图6，图6绘示本发明第二实施例提供的印刷电路板的线路布局检测方法的流程示意图。

于此方法中，运算处理单元20可依据上述迭构表、布局层参数以及布局参数对线路布局进行全面性的检测。迭构表，可例如为图3所示的迭构表，包括电路板层数、层别类型、信号线的属性、信号线对应的参考层、信号线的阻抗值以及信号线的相关线路参数等数据，且可以是通过外部迭构设计软件来产生。运算处理单元20会依据比对线路布局中的第一信号线的布设参数与迭构表中第一信号线的参数(例如线宽、线距及线长等)，判断第一信号线的属性(步骤S201)，例如，判断第一信号线为特性阻抗线或差动阻抗线。而后，运算处理单元20根据布局参数、第一信号线的属性以及迭构表中对应第一信号线的阻抗数据，判断第一信号线的阻抗值是否超出一预设阻抗范围(步骤S203)。所述预设阻抗范围可以实际应用产品对信号阻抗值的需求而定。运算处理单元20并可于第一信号线的阻抗值超出预设阻抗范围时，产出阻抗值错误检测数据(步骤S205)。反之，若运算处理单元20判断第一信号线的阻抗值介于预设阻抗范围，执行步骤S207。运算处理单元20随即将阻抗值错误检测数据存于储存单元30，并通过显示单元10显示，以供设计者浏览。

接着，于步骤S207中，运算处理单元20另依据迭构表的数据，检测线路布局中，第一信号线的参考平面定义是否符合迭构表数据设定的参考平面。换言之，运算处理单元20检测第一信号线所对应的参考平面是否正确。运算处理单元20并于第一信号线的参考平面定义有误时，执行步骤S209，亦即产出参考平面检测数据。当运算处理单元20判定第一信号线的参考平面定义正确时，执行步骤S211。运算处理单元20并透过于显示单元10将参考平面检测数据提供给设计者进行浏览，同时亦储存于储存单元30以做纪录。

而后，于步骤S211中，运算处理单元20判断所建立的多个抑制区域内是否设置有线路布局。运算处理单元20并于抑制区域内有线路布局时，对应产出抑制区域检测数据(步骤S213)。反之，若运算处理单元20判定抑制区域内并无设有线路布局，则执行步骤S215。随后，设计者根据参考平面检测数据、抑制区域检测数据及/或阻抗值错误检测数据判断是否对目前的线路布局进行修正。若判定线路布局有误时，运算处理单元20会根据设计者的设定，参照参考平面检测数据、抑制区域检测数据及/或阻抗值错误检测数据对线路布局进行修正(步骤S217)。反之，运算处理单元20判断不须对线路布局进行修正，则执行步骤S219，重新决定信号层、第一限制层与参考层以及建立对应的抑制区域的步骤。

附带一提的是，当运算处理单元20检测线路有变更时，亦会主动对变更后的线路布局进行检测，判断变更后的线路布局是否仍符合设计者的设定，以对线路布局中的抑制区域即时修正，进而可随时保持线路布局的品质，提升设计效率。

更具体地说，本实施例另提供所述线路布局方法的一实际应用方式。请参照图7到图11同时参照图3，图7到图11分别绘示本发明第二实施例提供的线路布局方法的应用示意图。进一步地说，图7是本发明第二实施例提供的线路布局方法应用于一线路布局的第一信号层平面的示意图。图8是本发明第二实施例提供的线路布局方法应用于线路布局的限制层平面的示意图。图9是本发明第二实施例提供的线路布局方法应用于线路布局的第二信号层平面的示意图。图8的限制层是介于图7的第一信号层与图9的第二信号层之间。图10是本发明第二实施例提供的线路布局方法应用于线路布局的第二信号层平面的另一示意图。图11是本发明第二实施例提供的线路布局方法应用于线路布局的第二信号层平面的再一示意图。

如图7所示，第一信号层51具有第一信号线511，且第一信号线511设有导孔513。相邻于第一信号线511的布局物件包括有铜箔平面515以及多个不同尺寸的导孔。藉由上述的线路布局方法，设计者可透过设定前述的参数设定介面，以于第一信号层51上第一信号线511以及导孔513的周围分别设置走线抑制区域5111以及导孔抑制区域5131，将走线抑制区域5111以及导孔抑制区域5131内的线路布局排除。

具体地说，走线抑制区域5111围绕第一信号线511，且走线抑制区域5111是由第一信号线511的边缘向外延伸一预设距离D1。导孔抑制区域5131则围绕于第一信号线511上导孔513的周围，并以由导孔外缘向外延伸一预设的距离D2。据此，预设的距离D1、D2分别界定走线抑制区域5111以及导孔抑制区域5131的范围。走线抑制区域5111以及导孔抑制区域5131的范围可如前述是依据设计者于图4的参数设定介面中抑制区域范围设定栏位107对信号线与导孔的栏位的设定来配置。

同时，于此线路布局中，第一信号层51的第一信号线511的对应参考层为图9所示的第二信号层55。据此，须于图8所示的第一限制层53，建立第一抑制区域531a，以使第一信号线511的参考层为图9的第二信号层55。因此，如图8所示，第一抑制区域531a的范围涵盖第一信号层51的第一信号线511的正投影区域，其中第二信号层55上第一抑制区域531a内的导孔533，即为对应第一信号层51上导孔513的位置。更详细地说，第二信号线551a、551b是根据第一信号层51上第一信号线511的布局参数来设置。

同样地，图9所示的第二信号层55上的第二信号线551a、551b的参考层为第一信号层51。因此，于管制第二信号层55上的第二信号线551a、551b时，亦会于第一限制层53建立对应第二信号线551a、551b的第一抑制区域531b，以使第二信号线551a、551b的参考层为图7的第一信号层51。如图8所示，第一抑制区域531b的范围涵盖第二信号层55的第二信号线551a、551b的正投影区域。

此外，如图9所示，第二信号线551a、551b上具有多个布局物件，例如导孔553、多个穿孔接脚555、表面粘着元件接脚557等。藉由本实施例提供的线路局方法，当设计者于图4的参数设定介面上选定第二信号线551a、551b包括的布局物件以及对应的抑制范围时，即会于第二信号层55上第二信号线551a、551b、导孔553、多个穿孔接脚555以及表面粘着元件接脚557的周围分别设置走线抑制区域5511、导孔抑制区域5531、穿孔接脚抑制区域5551以及接脚抑制区域5571。

走线抑制区域5511的范围是由第二信号线551a、551b的边缘向外延伸的距离D3来定义。导孔抑制区域5531的范围是由导孔553的外缘向外延伸的距离D4来定义。穿孔接脚抑制区域5551的范围是由穿孔接脚555的外缘向外延伸的距离D5来定义。接脚抑制区域5571的范围是由表面粘着元件接脚557的边缘向外延伸的距离D6来定义。

值得一提的是，走线抑制区域5511、导孔抑制区域5531、穿孔接脚抑制区域5551以及接脚抑制区域5571是设计者于图4的参数设定介面的布局物件勾选栏位109勾选表面粘着元件接脚、穿孔接脚及导孔，并于抑制区域范围设定栏位107中输入对应的第二信号线551a、551b的抑制范围(即距离D3)、对应的导孔553的抑制范围(即距离D4)、对应的穿孔接脚555的抑制范围(即距离D5)以及对应的表面粘着元件接脚557的抑制范围(即距离D6)来形成的。

另外，当线路布局变更时，即当设计者变更第二信号层55上第二信号线551a、551b上所设置的导孔553、穿孔接脚555大小及/或对应的所述多个抑制范围时，第二信号层55上对应的抑制范围也会对应调整。如图10所示，当第二信号层55a上第二信号线551a、551b上导孔553a、以及穿孔接脚555a的尺寸调整后，其对应导孔抑制区域5531、穿孔接脚抑制区域5551以及接脚抑制区域5571的范围也会进行调整。

此外，假设位于第二信号层55的第二信号线551a上设有铜箔平面，则会于铜箔平面周围设置铜箔平面抑制区域。举例来说，如图11所示的第二信号层55b第二信号线551a上设有七角形状的铜箔平面559，故会于铜箔平面559的周围设置铜箔平面抑制区域5591。更进一步地说，铜箔平面抑制区域5591是由铜箔平面559的边缘向外延伸一预设距离D7，同时排除于铜箔平面抑制区域5591内的线路布局。距离D7的设置方式可以是设计者于图4的参数设定介面的布局物件勾选栏位109选取铜箔平面，并于抑制区域范围设定栏位107中输入对应铜箔平面的范围。

附带一提的是，当设计者修改第二信号层55、55a或55b的线路布局时，图8的第一限制层53上对应第二信号线551a的第一抑制区域531b的涵盖范围亦会随之调整以使第一抑制区域531b涵盖第二信号线551a的正投影区域。

据此，在经由上述实施例的说明后，本技术领域具有通常知识者应可推知线路布局中抑制区域的建立以及调整抑制区域的范围，故在此不再赘述。要说明的是，图5-1、图5-2以及图6仅为本发明实施例提供的线路布局方法及对应的检测方法流程示意图，并非用以限定本发明。同样地，图7到图11仅为说明本发明第二实施例提供线路布局方法的一应用方式，本发明并不以此为限。

值得一提的是，于实务上，本实施例所提供的线路布局方法的实施方式可例如为应用于印刷电路板设计者常用的线路布局设计软件，例如AllegroLayout Tool。进一步地说，可以于Allegro Layout Tool的设计软件中，崁入安装源(installation source)，并设置快捷键(shortcuts)。据此，设计者可于安装所述线路布局设计软件的电子装置透过操作设置的快捷键，启动所述线路布局设计，并同时调出如图4所示的参数设定介面的视窗，以进行线路布局的设计，但本实施例并不以此为限。

另外，本发明亦可利用一种计算机可读取记录媒体，储存前述线路布局方法的计算机程序以执行前述的步骤。此计算机可读取媒体可以是软碟、硬碟、光碟、随身碟、磁带、可由网络存取的数据库或熟知此项技术者可轻易思及具有相同功能的储存媒体。

综上所述，本发明实施例所提供的线路布局方法，此线路布局方法可透过依据设计者设定的布局层参数以及布局参数，主动于线路布局中产生多个对应阻抗控制的信号线的的抑制区域，其中线路布局设计者可随时调整配置抑制区域的范围，以使线路布局中的信号线符合产品的信号品质需求。据此，线路布局设计者可藉由使用此线路布局方法，缩短线路布局的设计时间，提升整体线路布局的设计效率，降低产品开发时间与制造成本。

以上所述仅为本发明的实施例，其并非用以局限本发明的专利范围。

Claims (21)

1.一种印刷电路板的线路布局方法，适用于一电子装置，其特征是，所述方法包括下列步骤：

提供一参数设定介面以接收一布局层参数以及多个布局参数；

根据所述布局层参数决定一信号层、一第一限制层与一参考层，其中所述第一限制层位于所述信号层与所述参考层之间且所述信号层具有一第一信号线；

于所述第一限制层产生对应所述第一信号线的一第一抑制区域；以及

排除在所述第一抑制区域内的线路布局。

2.如权利要求1所述的线路布局方法，其特征是，于所述第一限制层产生对应所述第一信号线的所述抑制区域的步骤包括：

依照所述多个布局参数设定所述第一抑制区域的范围，其中所述第一抑制区域涵盖所述第一信号线在所述第一限制层的正投影区域。

3.如权利要求1所述的线路布局方法，其特征是，所述方法更包括：

根据所述布局层参数布局参数决定一第二限制层，所述第二限制层位于所述信号层与所述参考层之间；

于所述第二限制层产生对应所述第一信号线的一第二抑制区域；

排除所述第二抑制区域内的线路布局，使所述参考层成为所述第一信号线的参考平面。

4.如权利要求1所述的线路布局方法，其特征是，所述方法更包括：

于所述第一信号线上的一表面粘着元件接脚的周围设置一接脚抑制区域；

根据所述布局参数决定所述接脚抑制区域的范围；以及

排除所述接脚抑制区域内的线路布局。

5.如权利要求4所述的线路布局方法，其特征是，所述方法更包括：

根据所述接脚抑制区域的范围调整所述第一限制层上的所述第一抑制区域的范围。

6.如权利要求1所述的线路布局方法，其特征是，所述方法更包括：

于所述第一信号线上的一穿孔接脚的周围设置一穿孔接脚抑制区域；

根据所述布局参数决定所述穿孔接脚抑制区域的范围；以及

排除所述穿孔接脚抑制区域内的线路布局。

7.如权利要求6所述的线路布局方法，其特征是，所述方法更包括：

根据所述穿孔接脚抑制区域的范围调整所述第一限制层上的所述第一抑制区域的范围。

8.如权利要求1所述的线路布局方法，其特征是，所述方法更包括：

于所述第一信号线上的一导孔的周围设置一导孔抑制区域；

根据所述布局参数决定所述导孔抑制区域的范围；以及

排除所述导孔抑制区域内的线路布局。

9.如权利要求8所述的线路布局方法，其特征是，所述方法更包括：

根据所述导孔抑制区域的范围调整所述第一限制层上的所述第一抑制区域的范围。

10.如权利要求1所述的线路布局方法，其特征是，所述方法更包括：

于所述第一信号线上的一铜箔平面的周围设置一铜箔平面抑制区域；

根据所述布局参数决定所述铜箔平面抑制区域的范围；以及

排除所述铜箔平面抑制区域内的线路布局。

11.如权利要求10所述的线路布局方法，其特征是，所述方法更包括：

根据所述铜箔平面抑制区域的范围调整所述第一限制层上的所述第一抑制区域的范围。

12.如权利要求1所述的线路布局方法，其特征是，所述方法更包括：

于所述第一信号线的周围设置一走线抑制区域；

根据所述布局参数决定所述走线抑制区域的范围；以及

排除所述走线抑制区域内的线路布局。

13.如权利要求12所述的线路布局方法，其特征是，所述方法更包括：

根据所述走线抑制区域的范围调整所述第一限制层上的所述第一抑制区域的范围。

14.如权利要求1所述的线路布局方法，其特征是，所述方法更包括：

根据一迭构表，检测所述第一信号线的阻抗；以及

若所述第一信号线的阻抗超出一预设阻抗范围，输出一阻抗值错误检测数据。

15.如权利要求1所述的线路布局方法，其特征是，所述方法更包括：

根据所述布局参数产生多个抑制区域；

检测所述多个抑制区域内的线路布局是否排除；以及

若所述多个抑制区域内设置有线路布局，输出一抑制区域检测数据。

16.如权利要求15所述的线路布局方法，其特征是，所述多个抑制区域包括对应所述第一信号线的所述第一抑制区域、对应于一表面粘着元件接脚的一接脚抑制区域、对应于一穿孔接脚的一穿孔接脚抑制区域、对应于一导孔的一导孔抑制区域、对应于所述第一信号线的一走线抑制区域、对应于一铜箔平面的一铜箔平面抑制区域。

17.如权利要求1所述的线路布局方法，其特征是，所述方法更包括：

根据所述布局参数在是参考层设置对应于所述第一信号线的一第二信号线。

18.一种电子装置，其特征是，所述装置包括：

一显示单元，用以显示一参数设定介面；

一储存单元，用以储存多个布局层参数以及多个布局参数；以及

一运算处理单元，用以执行下列步骤：

提供所述参数设定介面以接收所述布局层参数以及所述多个布局参数；

根据所述布局层参数决定一信号层、一第一限制层与一参考层，其中所述第一限制层位于所述信号层与所述参考层之间且所述信号层具有一第一信号线；

于所述第一限制层产生对应所述第一信号线的一第一抑制区域；以及

排除在所述抑制区域内的线路布局。

19.如权利要求18所述的电子装置，其特征是，所述运算处理单元依照所述多个布局参数设定所述第一抑制区域的范围，其中所述第一抑制区域位于所述第一信号线的正下方，且所述第一抑制区域的范围涵盖所述第一信号线在所述第一限制层的正投影区域。

20.如权利要求18所述的电子装置，其特征是，所述运算处理单元根据所述多个布局参数，设置一接脚抑制区域、一穿孔接脚抑制区域、一导孔抑制区域、一铜箔平面抑制区域以及一走线抑制区域，其中所述接脚抑制区域位于所述第一信号线上的一表面粘着元件接脚的周围，所述穿孔接脚抑制区域位于所述第一信号线上的一穿孔接脚的周围，所述导孔抑制区域位于所述第一信号线上的一导孔的周围，所述铜箔平面抑制区域位于所述第一信号线上的一铜箔平面的周围，所述走线抑制区域位于所述第一信号线上的一走线的周围。

21.如权利要求20所述的电子装置，其特征是，所述运算处理单元根据所述多个布局参数，决定所述接脚抑制区域、所述穿孔接脚抑制区域、所述导孔抑制区域、所述铜箔平面抑制区域以及所述走线抑制区域的范围，并且排除所述接脚抑制区域、所述穿孔接脚抑制区域、所述导孔抑制区域内、所述铜箔平面抑制区域以及所述走线抑制区域的线路布局。

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