CN104978441A - 电路布局方法及电路布局装置 - Google Patents
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Abstract
一种电路布局方法及电路布局装置。该电路布局方法包括：显示一系统界面；响应该系统界面输入一使用者需求；在一叠构数据库选择与该使用者需求对应的一叠构数据表；根据该叠构数据表产生一计算机辅助设计工具所需的一设计规则；以及验证一电路板设计是否符合该设计规则。本发明具有节省人力及时间成本、提高产品的竞争力的功效。
Description
技术领域
本发明涉及一种布局方法及布局装置，且特别涉及一种电路布局方法及电路布局装置。
背景技术
随着电子信息产业的发展，信号的频率设计要求不断攀升，信号品质要求也越来越严格。为了确保信号的完整性，阻抗匹配控制已成为各种高品质、高速逻辑电子电路产品设计的关键环节。在电路板线路设计过程中，通常叠构（stack up）设计是第一阶段的研发工作。而研发工程师在做叠构与阻抗设计时常常因为经验的不同而忽略电路布局的可行性评估。或者，较难匹配板厂的工艺能力和有效的材料成本控管。然而，即使是请某个板厂提供的叠构方案，也因各家板厂工艺能力和经验数据不一，较难符合众多板厂的实际生产需求。这样的工作模式导致零散的设计、反复的修改，不仅效率低下，成本也较高。
因此，需要提供一种电路布局方法及电路布局装置来解决上述问题。
发明内容
本发明涉及一种电路布局方法及电路布局装置，其能藉由叠构数据库迅速地找出符合使用者需求的叠构数据表，进而缩短电路板设计周期及降低生产成本。
根据本发明，提出一种电路布局方法。该电路布局方法包括：显示一系统界面；响应该系统界面输入一使用者需求；在一叠构数据库选择与该使用者需求对应的一叠构数据表；根据该叠构数据表产生一计算机辅助设计工具（Computer Aided Design，CAD）所需的一设计规则；以及验证一电路板设计是否符合该设计规则。
根据本发明，提出一种电路布局装置。该电路布局装置包括：一显示装置、一输入装置、一叠构数据库以及一处理器；该显示装置用以显示一系统界面；该输入装置用以响应该系统界面输入一使用者需求；该处理器用以在该叠构数据库选择与该使用者需求对应的一叠构数据表，并根据该叠构数据表产生一计算机辅助设计工具所需的一设计规则，该处理器验证一电路板设计是否符该合设计规则。
本发明具有节省人力及时间成本、提高产品的竞争力的功效。
为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附附图，作详细说明如下。
附图说明
图1绘示为依照本实施例的一种电路布局装置的方框图。
图2绘示为依照本实施例的一种电路布局方法的流程图。
图3绘示为系统界面的示意图。
图4绘示为叠构数据表的示意图。
图5绘示为叠构信息总表的示意图。
图6绘示为一种建库程序的流程图。
图7绘示为第一种电路设计的示意图。
图8绘示为第二种电路设计的示意图。
图9绘示为第三种电路设计的示意图。
图10绘示为第四种电路设计的示意图。
主要组件符号说明：
1 电路布局装置 34 预览栏位
3 系统界面 41 表头
4 叠构数据表 42 叠构栏位
5 叠构信息总表 43 阻抗需求栏位
11 显示装置 44 注解栏位
12 输入装置 71a、71b 信号线
13 叠构数据库 72 胶片
14 处理器 73a、73b 参考层
21～25、 步骤 A 信号线至参考层的距离
601～606 B 两信号线71a、71b间的距离
31 基本参数栏位 D 胶片的厚度
32 层别设定栏位 W 信号线的线宽
33 建议叠构栏位 T 信号线厚度
具体实施方式
请同时参照图1及图2，图1绘示为依照本实施例的一种电路布局装置的方框图，图2绘示为依照本实施例的一种电路布局方法的流程图。电路布局装置1包括显示装置11、输入装置12、叠构数据库13及处理器14。电路布局方法适用于电路布局装置1，且包括如下步骤：首先如步骤21所示，显示装置11显示系统界面。接着如步骤22所示，输入装置12响应系统界面输入使用者需求。跟着如步骤23所示，处理器14在叠构数据库13选择与使用者需求对应的叠构数据表。然后如步骤24所示，处理器14根据叠构数据表产生计算机辅助设计工具所需的设计规则。接着如步骤25所示，处理器14验证电路板设计是否符合设计规则。
请同时参照图1及图3，图3绘示为系统界面的示意图。系统界面3包括基本参数栏位31、层别设定栏位32、建议叠构栏位33以及预览栏位34。基本参数栏位31及层别设定栏位32用以设定使用者需求。基本参数栏位31包括高密度互连（High DensityInterconnect，HDI）选项、非高密度互连选项、共面选项、完成板厚、层数、阻抗值以及高密度互连模式。层别设定栏位32包括各层定义、铜箔厚度定义、参考层定义以及介电层厚度设定。
建议叠构栏位33显示叠构数据表对应的叠构编码，预览栏位34用以预览叠构数据表。举例来说，处理器14初步筛选出的数个叠构数据表，且所筛选出的叠构数据表对应的叠构编码分别为6-1.0-1n、6-1.0-2a及6-1.0-3b。其中，叠构编码6-1.0-1n、叠构编码6-1.0-2a及叠构编码6-1.0-3b可依材料价格指数（material cost factor）排列。建议叠构栏位33显示叠构数据表对应的叠构编码6-1.0-1n、6-1.0-2a及6-1.0-3b。当使用者点选叠构编码6-1.0-2a，则预览栏位34显示对应的叠构数据表4。
请同时参照图1、图4及图5，图4绘示为叠构数据表的示意图，图5绘示为叠构信息总表的示意图。进一步来说，处理器14先根据使用者需求在叠构信息总表5筛选对应的叠构信息，再根据叠构信息在叠构数据库13筛选叠构数据表。叠构信息总表5的叠构信息包括叠构编码、材料价格指数、完成板厚、走线层（Trace Layer）、核心设置及高密度互连模式。处理器14能先根据电路板的工艺（如HDI工艺或非HDI工艺）及层数先进行初步筛选，后续再进一步根据走线层及高密度互连模式进行进一步筛选以找出对应的叠构数据表4。
叠构数据表4包括表头41、叠构栏位42、阻抗需求栏位43及注解（Remark）栏位44。表头41包括叠构编码、材料价格指数、完成板厚以及注意事项。叠构编码能用以指示叠构设计的工艺、层数、完成板厚以及叠构数据表版本。举例来说，若叠构编码为H10-1.0-5j，则“H”表示电路板为HDI工艺，“10”代表电路板为10层板，“1.0”为电路板的完成板厚（mm），“5”代表序号，“j”为该序号的版别，“（2.82）”为此叠构设计的材料价格指数。
若叠构编码为10-1.0-5j，则表示电路板为非HDI工艺，其余编码意义与上述说明相同。若前述电路板不需阻抗控制，则可在前述叠构编码后方加上“NC”作为区别。若前述电路板包括其他特殊处理，则可在前述叠构编码后方加上“S”作为区别。叠构栏位42包括叠构设计。阻抗需求栏位43包括叠构设计对应的线宽数据。或者，阻抗需求栏位43包括叠构设计对应的线宽数据及线距数据。注解栏位44包括叠构设计对应的注解数据。注解数据例如为使用此叠构设计时的相关注意事项。
请参照图1、图4、图5以及图6，图6绘示为一种建库程序的流程图。前述叠构数据库13经由一建库程序所产生，且建库程序包括如下步骤：首先如步骤601所示，处理器14根据叠构编码、材料价格指数、完成板厚以及注意事项产生表头。接着如步骤602所示，处理器14根据层数及信号需求构建叠构设计，并设定叠构设计的各层厚度，以产生叠构栏位。跟着如步骤603所示，处理器14根据阻抗需求计算线宽数据，以产生阻抗需求栏位。或者，处理器14根据阻抗需求计算线宽数据及线距数据，以产生阻抗需求栏位。然后如步骤604所示，处理器14根据表头、叠构栏位及阻抗需求栏位产生叠构数据表4。跟着如步骤605所示，处理器14将叠构数据表4储存至对应的文件夹。跟着如步骤606所示，处理器14将叠构数据表4对应的叠构信息加入至叠构信息总表5。
请参照图7，图7绘示为第一种电路设计的示意图。信号线71a形成于参考层73a上，且胶片（Prepreg，P.P）72介于信号线71a与参考层73a之间。参考层73a例如为电源层或接地层。微带线阻抗Zo可经由下列公式计算而得。其中，εr为胶片72的介电常数；W为信号线71a的线宽；T为信号线厚度；A为信号线71a至参考层73a的距离。藉由上述公式，可计算前述叠构数据表4中不同阻抗需求所对应的线宽。
请参照图8，图8绘示为第二种电路设计的示意图。信号线71a形成于胶片72内，且胶片72形成于参考层73a上。微带线阻抗Zo可经由下列公式计算而得。且εr=ε[1-exp(-1.55D/A)]。其中，εr为胶片72的介电常数；W为信号线71a的线宽；T为信号线厚度；A为信号线71a至参考层73a的距离；D为胶片72的厚度。藉由上述公式，可计算前述叠构数据表4中不同阻抗需求所对应的线宽。
请参照图9，图9绘示为第三种电路设计的示意图。信号线71a及信号线71b形成于胶片72内，且胶片72形成于参考层73a与参考层73b之间。微带线阻抗Zo可经由下列公式计算而得。其中，εr为胶片72的介电常数；W为信号线71a或信号线71b的线宽；T为信号线厚度；A为信号线71a至参考层73b的距离或号线71b至参考层73a的距离；B为信号线71a至信号线71b的距离。藉由上述公式，可计算前述叠构数据表4中不同阻抗需求所对应的线宽。
请参照图10，图10绘示为第四种电路设计的示意图。信号线71a形成于胶片72内，且胶片72形成于参考层73a与参考层73b之间。微带线阻抗Zo可经由下列公式计算而得。其中，εr为胶片72的介电常数；W为信号线71a的线宽；T为信号线厚度；A为信号线71a至参考层73b的距离或信号线71a至参考层73a的距离。藉由上述公式，可计算前述叠构数据表4中不同阻抗需求所对应的线宽。
上述实施例公开的电路布局方法及电路布局装置，能迅速地提供使用者所需的叠构数据表及其对应的设计规则。如此一来，将有助于省去中间及终端计算的人力及时间，不仅节省了人力及时间成本，更提高产品的竞争力。
综上所述，虽然本发明已以较佳实施例公开如上，然而其并非用以限定本发明。本发明所属技术领域中的普通技术人员，在不脱离本发明的精神和范围的情况下，应当可作各种更动与润饰。因此，本发明的保护范围应当视所附的权利要求书的范围所界定者为准。
Claims (16)
1.一种电路布局方法，该电路布局方法包括：
显示一系统界面；
响应该系统界面输入一使用者需求；
在一叠构数据库选择与该使用者需求对应的一叠构数据表；
根据该叠构数据表产生一计算机辅助设计工具所需的一设计规则；以及
验证一电路板设计是否符合该设计规则。
2.如权利要求1所述的电路布局方法，其中该选择步骤包括：
根据该使用者需求在一叠构信息总表筛选对应的一叠构信息；以及
根据该叠构信息在该叠构数据库筛选该叠构数据表。
3.如权利要求2所述的电路布局方法，其中该系统界面包括一基本参数栏位、一层别设定栏位、一建议叠构栏位以及一预览栏位，该基本参数栏位及该层别设定栏位用以设定该使用者需求，该建议叠构栏位显示该叠构数据表对应的一叠构编码，该预览栏位用以预览该叠构数据表。
4.如权利要求3所述的电路布局方法，其中该基本参数栏位包括一高密度互连选项、一非高密度互连选项、一共面选项、一完成板厚、一层数、一阻抗值以及一高密度互连模式。
5.如权利要求3所述的电路布局方法，其中该层别设定栏位包括一各层定义、一铜箔厚度定义、一参考层定义以及一介电层厚度设定。
6.如权利要求1所述的电路布局方法，其中该叠构数据表包括一表头、一叠构栏位及一阻抗需求栏位，该叠构栏位包括一叠构设计，该阻抗需求栏位包括该叠构设计对应的一线宽数据。
7.如权利要求6所述的电路布局方法，其中该表头包括一叠构编码及一材料价格指数，该叠构编码用以指示该叠构设计的一工艺、一层数、一完成板厚以及该叠构数据表版本。
8.如权利要求7所述的电路布局方法，其中该叠构数据库经由一建库程序所产生，该建库程序包括：
根据该叠构编码及该材料价格指数产生该表头；
根据一层数及一信号需求构建该叠构设计，并设定该叠构设计的各层厚度，以产生该叠构栏位；
根据一阻抗需求计算该线宽数据，以产生该阻抗需求栏位；
根据该表头、该叠构栏位及该阻抗需求栏位产生该叠构数据表；
将该叠构数据表储存至对应的一文件夹；以及
将该叠构数据表对应的一叠构信息加入至一叠构信息总表。
9.一种电路布局装置，该电路布局装置包括：
一显示装置，该显示装置用以显示一系统界面；
一输入装置，该输入装置用以响应该系统界面输入一使用者需求；
一叠构数据库；以及
一处理器，该处理器用以在该叠构数据库选择与该使用者需求对应的一叠构数据表，并根据该叠构数据表产生一计算机辅助设计工具所需的一设计规则，该处理器验证一电路板设计是否符合该设计规则。
10.如权利要求9所述的电路布局装置，其中该处理器根据该使用者需求在一叠构信息总表筛选对应的一叠构信息，并根据该叠构信息在该叠构数据库筛选该叠构数据表。
11.如权利要求10所述的电路布局装置，其中该系统界面包括一基本参数栏位、一层别设定栏位、一建议叠构栏位以及一预览栏位，该基本参数栏位及该层别设定栏位用以设定该使用者需求，该建议叠构栏位显示该叠构数据表对应的一叠构编码，该预览栏位用以预览该叠构数据表。
12.如权利要求11所述的电路布局装置，其中该基本参数栏位包括一高密度互连选项、一非高密度互连选项、一共面选项、一完成板厚、一层数、一阻抗值以及一高密度互连模式。
13.如权利要求11所述的电路布局装置，其中该层别设定栏位包括一各层定义、一铜箔厚度定义、一参考层定义以及一介电层厚度设定。
14.如权利要求9所述的电路布局装置，其中该叠构数据表包括一表头、一叠构栏位及一阻抗需求栏位，该叠构栏位包括一叠构设计，该阻抗需求栏位包括该叠构设计对应的一线宽数据。
15.如权利要求14所述的电路布局装置，其中该表头包括一叠构编码及一材料价格指数，该叠构编码用以指示该叠构设计的一工艺、一层数、一完成板厚以及该叠构数据表版本。
16.如权利要求15所述的电路布局装置，其中该叠构数据库经由该处理器执行一建库程序所产生，该处理器执行该建库程序时，根据该叠构编码及该材料价格指数，并根据一层数及一信号需求构建该叠构设计，并设定该叠构设计的各层厚度，以产生该叠构栏位，该处理器执行该建库程序时，根据一阻抗需求计算该线宽数据，以产生该阻抗需求栏位，该处理器执行该建库程序时，根据该表头、该叠构栏位、该阻抗需求栏位以及该注解栏位产生该叠构数据表，并将该叠构数据表储存至对应的一文件夹，该处理器执行该建库程序时，将该叠构数据表对应的一叠构信息加入至一叠构信息总表。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| AD01 | Patent right deemed abandoned |
Effective date of abandoning: 20191220 |
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| AD01 | Patent right deemed abandoned |