TWI519985B - 電路佈局方法及電路佈局裝置 - Google Patents

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Description

電路佈局方法及電路佈局裝置
本發明是有關於一種佈局，且特別是有關於一種電路佈局方法及電路佈局裝置。
隨著電子資訊產業的發展，訊號的頻率設計要求不斷攀升，訊號品質要求也越來越嚴格。為了確保訊號的完整性，阻抗匹配控制已成為各種高品質、高速邏輯電子電路產品設計的關鍵環節。在電路板線路設計過程中，通常疊構設計是第一階段的研發工作。而研發工程師在做疊構與阻抗設計時常常因為經驗的不同而忽略電路佈局的可行性評估。或者，較難匹配板廠的製程能力和有效的材料成本控管。然而，即使是請某個板廠提供的疊構方案，也因各家板廠製成能力和經驗資料不一，較難符合眾多板廠的實際生產需求。這樣的工作模式導致零散的設計、反復的修改，不僅效率低下，成本也較高。
本發明係有關於一種電路佈局方法及電路佈局裝置，其能藉由疊構資料庫迅速地找出符合使用者需求之疊構資料 表，進而縮短電路板設計週期及降低生產成本。
根據本發明，提出一種電路佈局方法。電路佈局方法，包括：顯示系統介面；回應系統介面輸入使用者需求；於疊構資料庫選擇與使用者需求對應之疊構資料表；根據疊構資料表產生電腦輔助設計工具(Computer Aided Design,CAD)所需之設計規則；以及驗證電路板設計是否符合設計規則。
根據本發明，提出一種電路佈局裝置。電路佈局裝置包括顯示裝置、輸入裝置、疊構資料庫及處理器。顯示裝置顯示系統介面。輸入裝置回應系統介面輸入使用者需求。處理器於疊構資料庫選擇與使用者需求對應之疊構資料表，並根據疊構資料表產生電腦輔助設計工具(Computer Aided Design,CAD)所需之設計規則。處理器驗證電路板設計是否符合設計規則。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
1‧‧‧電路佈局裝置
3‧‧‧系統介面
4‧‧‧疊構資料表
5‧‧‧疊構訊息總表
11‧‧‧顯示裝置
12‧‧‧輸入裝置
13‧‧‧疊構資料庫
14‧‧‧處理器
21~25、601~607‧‧‧步驟
31‧‧‧基本參數欄位
32‧‧‧層別設定欄位
33‧‧‧建議疊構欄位
34‧‧‧預覽欄位
41‧‧‧表頭
42‧‧‧疊構欄位
43‧‧‧阻抗需求欄位
44‧‧‧註解欄位
71a、71b‧‧‧訊號線
72‧‧‧膠片
73a、73b‧‧‧參考層
A‧‧‧訊號線至參考層的距離
B‧‧‧兩訊號線71a間的距離
D‧‧‧膠片之厚度
W‧‧‧訊號線之線寬
T‧‧‧訊號線厚度
第1圖繪示係為依照本實施例之一種電路佈局裝置之方塊圖。
第2圖繪示係為依照本實施例之一種電路佈局方法之流程圖。
第3圖繪示係為系統介面之示意圖。
第4圖繪示係為疊構資料表之示意圖。
第5圖繪示係為疊構訊息總表之示意圖。
第6圖繪示係為一種建庫程序之流程圖。
第7圖繪示係為第一種電路設計之示意圖。
第8圖繪示係為第二種電路設計之示意圖。
第9圖繪示係為第三種電路設計之示意圖。
第10圖繪示係為第四種電路設計之示意圖。
請同時參照第1圖及第2圖，第1圖繪示係為依照本實施例之一種電路佈局裝置之方塊圖，第2圖繪示係為依照本實施例之一種電路佈局方法之流程圖。電路佈局裝置1包括顯示裝置11、輸入裝置12、疊構資料庫13及處理器14。電路佈局方法適用於電路佈局裝置1，且包括如下步驟：首先如步驟21所示，顯示裝置11顯示系統介面。接著如步驟22所示，輸入裝置12回應系統介面輸入使用者需求。跟著如步驟23所示，處理器14於疊構資料庫13選擇與使用者需求對應之疊構資料表。然後如步驟24所示，處理器14根據疊構資料表產生電腦輔助設計工具(Computer Aided Design,CAD)所需之設計規則。接著如步驟25所示，處理器14驗證電路板設計是否符合設計規則。
請同時參照第1圖及第3圖，第3圖繪示係為系統介面之示意圖。系統介面3包括基本參數欄位31、層別設定欄位32、建議疊構欄位33及預覽欄位34。基本參數欄位31及層別設定欄位32用以設定使用者需求。基本參數欄位31包括高密度互連選 項、非高密度互連選項、共面選項、完成板厚、層數、阻抗值及高密度互連模式。層別設定欄位32包括各層定義、銅箔厚度定義、參考層定義及介電層厚度設定。
建議疊構欄位33顯示疊構資料表對應之疊構編碼，預覽欄位34用以預覽疊構資料表。舉例來說，處理器14初步篩選出之數個疊構資料表，且所篩選出之疊構資料表對應之疊構編碼分別為6-1.0-1n、6-1.0-2a及6-1.0-3b。其中，疊構編碼6-1.0-1n、疊構編碼6-1.0-2a及疊構編碼6-1.0-3b可依材料價格指數排列。建議疊構欄位33顯示疊構資料表對應之疊構編碼6-1.0-1n、6-1.0-2a及6-1.0-3b。當使用者點選疊構編碼6-1.0-2a，則預覽欄位34顯示對應之疊構資料表4。
請同時參照第1圖、第4圖及第5圖，第4圖繪示係為疊構資料表之示意圖，第5圖繪示係為疊構訊息總表之示意圖。進一步來說，處理器14先根據使用者需求於疊構訊息總表4篩選對應之疊構訊息，再根據疊構訊息於疊構資料庫13篩選疊構資料表。疊構訊息總表4之疊構訊息包括疊構編碼、材料價格指數(material cost factor)、完成板厚、走線層(Trace Layer)、核心設置及高密度互連(High Density Interconnect,HDI)模式。處理器14能先根據電路板的製程(如HDI製程或非HDI製程)及層數先進行初步篩選，後續再進一步根據走線層及高密度互連(High Density Interconnect,HDI)模式進行進一步篩選以找出對應之疊構資料表4。
疊構資料表4包括表頭41、疊構欄位42、阻抗需求欄位43及註解(Remark)欄位44。表頭41包括疊構編碼、材料價格指數、完成板厚及注意事項。疊構編碼能用以指示疊構設計之製程、層數、完成板厚及疊構資料表版本。舉例來說，若疊構編碼為H10-1.0-5j，則“H”表示電路板為HDI製程，“10“代表電路板為10層板，”1.0”為電路板之完成板厚(mm)，”5”代表序號，”j”為該序號的版別，”(2.82)”為此疊構設計的材料價格指數。
若疊構編碼為10-1.0-5j，則表示電路板為非HDI製程，其餘編碼意義與上述說明相同。若前述電路板不需阻抗控制，則可於前述疊構編碼後方加上”NC”做為區別。若前述電路板包括其他特殊處理，則可於前述疊構編碼後方加上”S”做為區別。疊構欄位42包括疊構設計。阻抗需求欄位43包括疊構設計對應之線寬資料。或者，阻抗需求欄位43包括疊構設計對應之線寬資料及線距資料。註解欄位44包括疊構設計對應之註解資料。註解資料例如為使用此疊構設計時的相關注意事項。
請參照第1圖、第4圖、第5圖及第6圖，第6圖繪示係為一種建庫程序之流程圖。前述疊構資料庫13係經由一建庫程序所產生，且建庫程序包括如下步驟：首先如步驟601所示，處理器14根據疊構編碼、材料價格指數、完成板厚及注意事項產生表頭。接著如步驟602所示，處理器14根據層數及訊號需求構建疊構設計，並設定疊構設計之各層厚度，以產生疊構欄位。跟著如步驟603所示，處理器14根據阻抗需求計算線寬資料，以產生阻抗需求欄位。或者，處理器14根據 阻抗需求計算線寬資料及線距資料，以產生阻抗需求欄位。然後如步驟604所示，處理器14根據表頭、疊構欄位及阻抗需求欄位產生疊構資料表4。跟著如步驟605所示，處理器14將疊構資料表4儲存至對應之資料夾。跟著如步驟606所示，處理器14將疊構資料表4對應之疊構訊息加入至疊構訊息總表5。
請參照第7圖，第7圖繪示係為第一種電路設計之示意圖。訊號線71a形成於參考層73a上，且膠片(Prepreg,P.P)72介於訊號線71a與參考層73a之間。參考層73a例如為電源層或接地層。微帶線阻抗Zo可經由下列公式計算而得。。其中，εr為膠片72之介電常數；W為訊號線71a之線寬；T為訊號線厚度；A為訊號線71a至參考層73a的距離。藉由上述公式，可計算前述疊構資料表4中不同阻抗需求所對應之線寬。
請參照第8圖，第8圖繪示係為第二種電路設計之示意圖。訊號線71a形成於膠片72內，且膠片72形成於參考層73a上。微帶線阻抗Zo可經由下列公式計算而得。，且ε r =ε[1-exp(-1.55D/A)]。其中，εr為膠片72之介電常數；W為訊號線71a之線寬；T為訊號線厚度；A為訊號線71a至參考層73a的距離；D為膠片72之厚度。藉由上述公式，可計算前述疊構資料表4中不同阻抗需求所對應之線寬。
請參照第9圖，第9圖繪示係為第三種電路設計之示意圖。訊號線71a及訊號線71b形成於膠片72內，且膠片72形成於參考層73a 與參考層73b之間。微帶線阻抗Zo可經由下列公式計算而得。。其中，εr為膠片72之介電常數；W為訊號線71a或訊號線71b之線寬；T為訊號線厚度；A為訊號線71a至參考層73b的距離或號線71b至參考層73a的距離；B為訊號線71a至訊號線71b的距離。藉由上述公式，可計算前述疊構資料表4中不同阻抗需求所對應之線寬。
請參照第10圖，第10圖繪示係為第四種電路設計之示意圖。訊號線71a形成於膠片72內，且膠片72形成於參考層73a與參考層73b之間。微帶線阻抗Zo可經由下列公式計算而得。。其中，εr為膠片72之介電常數；W為訊號線71a之線寬；T為訊號線厚度；A為訊號線71a至參考層73b的距離或訊號線71a至參考層73a的距離。藉由上述公式，可計算前述疊構資料表4中不同阻抗需求所對應之線寬。
上述實施例揭露之電路佈局方法及電路佈局裝置，能迅速地提供使用者所需之疊構資料表及其對應之設計規則。如此一來，將有助於省去中間及終端計算的人力及時間，不僅節省了人力及時間成本，更提高產品的競爭力。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者 為準。
21~25‧‧‧步驟

Claims (16)

  1. 一種電路佈局方法，包括：顯示一系統介面；回應該系統介面輸入一使用者需求；於一疊構資料庫選擇與該使用者需求對應之一疊構資料表；根據該疊構資料表產生一電腦輔助設計工具(Computer Aided Design,CAD)所需之一設計規則；以及驗證一電路板設計是否符合該設計規則。
  2. 如申請專利範圍第1項所述之電路佈局方法，其中該選擇步驟包括：根據該使用者需求於一疊構訊息總表篩選對應之一疊構訊息；以及根據該疊構訊息於該疊構資料庫篩選該疊構資料表。
  3. 如申請專利範圍第2項所述之電路佈局方法，其中該系統介面包括一基本參數欄位、一層別設定欄位、一建議疊構欄位及一預覽欄位，該基本參數欄位及該層別設定欄位用以設定該使用者需求，該建議疊構欄位顯示該疊構資料表對應之一疊構編碼，該預覽欄位用以預覽該疊構資料表。
  4. 如申請專利範圍第3項所述之電路佈局方法，其中該基本參數欄位包括一高密度互連選項、一非高密度互連選項、一共面選項、一完成板厚、一層數、一阻抗值及一高密度互連模式。
  5. 如申請專利範圍第3項所述之電路佈局方法，其中該層別 設定欄位包括一各層定義、一銅箔厚度定義、一參考層定義及一介電層厚度設定。
  6. 如申請專利範圍第1項所述之電路佈局方法，其中該疊構資料表包括一表頭、一疊構欄位及一阻抗需求欄位，該疊構欄位包括一疊構設計，該阻抗需求欄位包括該疊構設計對應之一線寬資料。
  7. 如申請專利範圍第6項所述之電路佈局方法，其中該表頭包括一疊構編碼及一材料價格指數，該疊構編碼用以指示該疊構設計之一製程、一層數、一完成板厚及該疊構資料表版本。
  8. 如申請專利範圍第7項所述之電路佈局方法，其中該疊構資料庫係經由一建庫程序所產生，該建庫程序包括：根據該疊構編碼及該材料價格指數產生該表頭；根據一層數及一訊號需求構建該疊構設計，並設定該疊構設計之各層厚度，以產生該疊構欄位；根據一阻抗需求計算該線寬資料，以產生該阻抗需求欄位；根據該表頭、該疊構欄位及該阻抗需求欄位產生該疊構資料表；將該疊構資料表儲存至對應之一資料夾；以及將該疊構資料表對應之一疊構訊息加入至一疊構訊息總表。
  9. 一種電路佈局裝置，包括：一顯示裝置，用以顯示一系統介面；一輸入裝置，用以回應該系統介面輸入一使用者需求； 一疊構資料庫；以及一處理器，用以於該疊構資料庫選擇與該使用者需求對應之一疊構資料表，並根據該疊構資料表產生一電腦輔助設計工具(Computer Aided Design,CAD)所需之一設計規則，該處理器驗證一電路板設計是否符合該設計規則。
  10. 如申請專利範圍第9項所述之電路佈局裝置，其中該處理器根據該使用者需求於一疊構訊息總表篩選對應之一疊構訊息，並根據該疊構訊息於該疊構資料庫篩選該疊構資料表。
  11. 如申請專利範圍第10項所述之電路佈局裝置，其中該系統介面包括一基本參數欄位、一層別設定欄位、一建議疊構欄位及一預覽欄位，該基本參數欄位及該層別設定欄位用以設定該使用者需求，該建議疊構欄位顯示該疊構資料表對應之一疊構編碼，該預覽欄位用以預覽該疊構資料表。
  12. 如申請專利範圍第11項所述之電路佈局裝置，其中該基本參數欄位包括一高密度互連選項、一非高密度互連選項、一共面選項、一完成板厚、一層數、一阻抗值及一高密度互連模式。
  13. 如申請專利範圍第11項所述之電路佈局裝置，其中該層別設定欄位包括一各層定義、一銅箔厚度定義、一參考層定義及一介電層厚度設定。
  14. 如申請專利範圍第9項所述之電路佈局裝置，其中該疊構資料表包括一表頭、一疊構欄位及一阻抗需求欄位，該疊構欄位包括一疊構設計，該阻抗需求欄位包括該疊構設計對應之一線 寬資料。
  15. 如申請專利範圍第14項所述之電路佈局裝置，其中該表頭包括一疊構編碼及一材料價格指數，該疊構編碼用以指示該疊構設計之一製程、一層數、一完成板厚及該疊構資料表版本。
  16. 如申請專利範圍第15項所述之電路佈局裝置，其中該疊構資料庫係經由該處理器執行一建庫程序所產生，該處理器執行該建庫程序時，係根據該疊構編碼及該材料價格指數，並根據一層數及一訊號需求構建該疊構設計，並設定該疊構設計之各層厚度，以產生該疊構欄位，該處理器執行該建庫程序時，係根據一阻抗需求計算該線寬資料，以產生該阻抗需求欄位，該處理器執行該建庫程序時，係根據該表頭、該疊構欄位及該阻抗需求欄位產生該疊構資料表，並將該疊構資料表儲存至對應之一資料夾，該處理器執行該建庫程序時，係將該疊構資料表對應之一疊構訊息加入至一疊構訊息總表。
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