WO2013058117A1 - 三次元空間を用いた電子基板の電気設計装置、電気設計方法、プログラムおよびコンピューター読み取り可能な記録媒体 - Google Patents
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Abstract
Description
しかしながら、設計対象の電子基板を二次元で表示する二次元電気設計CADシステムを用いた設計手法については、近年、以下に示すような種々の問題が生じており、二次元電気設計CADシステムを用いた電気設計の限界が指摘されていた。
なお、差動配線とは、極性を反転させた2本のクロック信号を対で配線する配線手法であり、1本のクロック信号で配線した場合に生じてしまう電磁波ノイズを低減することができるようになる。
また、図1(b)には、図1(a)の一部を拡大してあらわした図が示されている。この図1(b)に示す図は、図1(a)に示す2D設計画面における差動配線箇所を拡大して示したものである。
さらにまた、図1(c)には、図1(b)に示すIC-IC線における2D設計画面の断面をあらわした図が示されている。
即ち、配線Aおよび配線Bとは、それぞれ異なる層に配置される差動配線パターンである。
ところで、二次元電気設計CADシステムで表示される2D設計画面上では、複数の基板が重なっている多層基板を扱う場合においても、図1(c)に示す矢印D方向から視認した状態、即ち、図1(a)ならびに図1(b)に示す基板上方側から見た平面図のみが表示されるものであった。
従って、図1(b)において符号Cで示す配線Aと配線Bとが重なる領域に関しては、配線Aが優先的に画面上に表示されることになる。
このため、配線Aはその全体が表示されることになるが、配線Bは配線Aの下層に位置しているために、配線Bについては基板上方側から見た平面視において配線Aと重ならない部分のみが表示されることになる。
また、配線Bの領域Cについて発生する可能性がある他の問題としては、例えば、配線Bの配線幅(パターン幅)が配線Aの配線幅(パターン幅)と同一の配線幅で設計する指示があった場合に、配線Bの配線幅が当該指示とは異なる配線Aの配線幅よりも細い幅で設計されていたとしても、2D設計画面を視認しただけでは配線Bは配線Aに隠れて確認することができず、指示通りに設計されているか否かを2D設計画面上で瞬時に判断できないという問題点があった。
ここで、図2(a)(b)は、多層基板の第1層と第2層とに対のクロック信号を配線した状態を示している。
より詳細には、図2(a)は、第1層と第2層とにわたって差動配線を行った場合の2D設計画面(2D設計画面A)を示した図であり、また、図2(b)は、図2(a)に示す2D設計画面AのIIB-IIB線における断面図を示している。
この図2(a)の2D設計画面Aに示すように、二次元での表示からは差動配線がそれぞれどの配線層に配線されているのかを特定することは困難である。
しかしながら、図2(a)の差動配線は、図2(b)に示すように、配線Aが第1層に配設され、配線Bが第2層に配設されているものであるが、ここで、配線Aと配線Bとよりなる差動配線の配線層を、第2層と第3層とになるようにそれぞれの配線層を変更した場合について検討する。
図2(c)は、配線Aを第2層に配線し、配線Bを第3層に配線するというように、配線Aと配線Bとの差動配線の配線層を変更した後の2D設計画面(2D設計画面B)を示した図である。
図2(d)に示す断面図のように、設計者が差動配線を層間で移動させて配線層を変更するような処理を指示したとしても、実際の2D設計画面Bでは、図2(c)に示すように差動配線が層間を移動したことは視覚的に判断することができないものである。
即ち、2D設計画面Aと2D設計画面Bとを比較すれば明らかなように、差動配線の配線層が層間で移動したとしても2D設計画面上では表示の変化がないため、目視で判断することができないという問題点があった。
しかしながら、配線層毎に配線パターンを異なる色で表示する場合には、すべての層に対応する配線パターンの色を設計者がそれぞれ記憶しておく必要がある。
このため、例えば、配線層の層数が10層にも及ぶような場合には、設計者において配線パターンの色の記憶違いなどを生じさせる恐れがあり、記憶違いなどにより設計者が配線層を間違えて判断する可能性があるという新たな問題点を招来するものであった。
また、配線層の層数が増えた際には、使用可能な色の種類の限界を超える場合も生じることがあり、そうしたときには同一色を2回使用するなどの対応をせざるを得なくなり、配線層の判断を困難にするという問題点もあった。
さらにまた、上記したような色による判別を適用したとしても、図1(b)に示した配線Aと配線Bとが重なる領域Cのように配線Bが見えない領域が存在すると、各配線の配線層や配線の断線あるいはパターン幅の設計ミスなどを瞬時に確認することができないという問題点は解消されないものであった。
なお、この電気設計手法は、多層の層構成を備えた電子基板の内層に電子部品を埋め込むことで、電子基板の面積を小さくして高密度実装を可能にする電気設計手法である。
そして、電子基板の内層に埋め込まれて電子基板の中に内蔵された電子部品を「基板内蔵部品」と称し、また、電子部品が内蔵された電子基板を「部品内蔵基板」と称する。
また、図3(b)には、図3(a)の一部を拡大してあらわした図が示されている。即ち、この図3(b)に示す図は、図3(a)に示す2D設計画面における一部を拡大して示したものである。
さらにまた、図3(c)には、図3(b)に示すIIIC-IIIC線における2D設計画面の断面をあらわした図が示されている。
二次元電気設計CADシステムにおいて、この電子部品Aを電子基板の内層、具体的には第4層に移動して(図3(c)を参照する。)、電子部品Aを基板内蔵部品とする処理の作業手順について、二次元の電気設計CADシステムの2D設計画面の表示例である図4(a)~(i)を参照しながら以下に説明する。
なお、図4(a)には、図4(b)に示すIVA-IVA線における断面図、即ち、図4(b)~(i)に示す5層よりなる電子基板の断面図が示されている。
そして、第1層に配置されている電子部品Aの電子部品データと当該電子部品データに接続されている配線パターンの配線データとを選択し(図4(b)を参照する。)、当該選択した電子部品データと配線データとを削除する(図4(c)を参照する。)。
次に、電子部品Aを内蔵するためのキャビティを確保するために、二次元電気設計CADシステムの処理対象として電子基板の第2層を選択して表示装置の2D設計画面に表示し、この第2層に電子部品Aを内蔵するためのキャビティのキャビティデータを配置する(図4(d)を参照する。)。
ここで、キャビティとは、電子部品を電子基板に埋め込むために、電子基板に対してくぼみや穴を形成することにより生成される空間であり、この空間であるキャビティに電子部品を実装することになる。そして、キャビティに電子部品を実装した後に、キャビティ内に樹脂を流し込んでキャビティ内の電子部品、即ち、基板内蔵部品を固定することになる。
次に、二次元電気設計CADシステムの処理対象として電子基板の第4層を選択して表示装置の2D設計画面に表示し、この第4層に電子部品Aの電子部品データを配置する(図4(f)を参照する。)。
次に、上記において第4層に実装した電子部品Aの電子部品データを、第1層に配線することになる配線パターンの配線データに接続するため、二次元電気設計CADシステムの処理対象として電子基板の第2層を選択して表示装置の2D設計画面に表示し、基板内蔵部品である電子部品Aの電子部品データの端子へ接続するビアのビアデータをキャビティ内に配置する(図4(g)を参照する。)。
次に、二次元電気設計CADシステムの処理対象として電子基板の第1層を選択して表示装置の2D設計画面に表示し、ビアデータを第1層に配置することにより、図4(g)に示す処理で形成したビアデータと接続する(図4(h)を参照する。)。
次に、図4(c)に示す処理で削除した配線パターンの配線データを配置し、第1層に配置したビアデータと接続して再配線する(図4(i)を参照する。)。
なお、図5(a)には部品内蔵基板を表示した2D設計画面が示されており、また、図5(b)には図5(a)に示すVB-VB線における断面図が示されている。
即ち、図4(b)~(i)を参照しながら説明した上記の処理を行った場合には、結果として、図5(b)に示す断面図の構成を備えた部品内蔵基板のデータが作成されることになるが、二次元電気設計CADシステムによる電気設計においては、図5(a)に示す2D設計画面を参照しながら設計を行うものであり、例えば、図5(a)のように第1層を表示している場合には、第1層に配置されるビアおよび配線パターンのみが表示されるものであり、内層に配置されているキャビティや電子部品Aに関しては何層にどのような高さでデータが形成されているかを瞬時に確認することができない。
即ち、電子基板の表面に実装していた電子部品を電子基板の内層に実装する処理を行う場合には、二次元電気設計CADシステムでは電子部品が正しい層に配置されたか否かなどの確認を2D設計画面から目視で行うことはできないものであり、電子基板が正しく設計されているか否かを判断することは手間を要するものであった。
即ち、従来の二次元電気設計データを三次元形状で表示する場合には、二次元電気設計CADシステムとは異なる三次元表示用ソフトウエアで表示する必要があり、そうしたビューワーにおいてのみ電子基板の三次元形状を確認することができるものであった。
また、上記した三次元表示用ソフトウエアは表示のみに対応しており、データの編集を行うことができないため、電気設計データを編集する場合には二次元電気設計CADシステムで編集する必要があり、編集後の電気設計データを三次元形状で確認するためには再度三次元表示用のデータを生成し三次元表示用ソフトウエアで確認するという作業を繰り返し行う必要があった。
このように、従来の二次元電気設計CADシステムを用いての基板設計においては、三次元形状を確認しながら電子基板の電気設計を行うためには多くの手間と時間を要し、設計効率を悪化させる原因になっていた。
また、従来の二次元電気設計CADシステムにおいては、電気設計データを三次元形状で表示することはできず専用のソフトウェアなどが必要になり、また、三次元形状で表示した状態でのデータの編集を行うことはできないという問題点があった。
なお、上記において説明した例は、二次元の電気設計CADシステムを用いた設計例の一部に過ぎないものであり、年々複雑化している電子基板の電気設計を二次元の電気設計CADシステムで行うことは限界があるため、設計ミスを軽減し、かつ、複雑化した近年の電気設計を容易に行うことが可能な設計環境や設計手法が強く要望されていた。
また、本発明によれば、電子基板の電気設計画面において、二次元表示と三次元表示とを容易に切り替え可能にすることで、断線や配置ミスといった設計ミスを瞬時に発見でき、電気設計の仕様に準じた設計が確保できているか否かを容易に判断できるようになる。
こうした本発明は、電子基板設計用などのCADシステムに組み込むようにして、コンピュータシステムにより構築するようにしてもよいし、あるいは、電子基板設計用などのCADシステムとは独立して、コンピュータシステムにより構築するようにしてもよい。
なお、本発明を電子基板設計用などのCADシステムとは独立して構築する場合には、電子基板設計用などのCADシステムと連携するようにシステム全体を構築することが好ましい。
より詳細には、本発明によれば、電子基板の電気設計時に設計ミスの箇所を探す作業や画面を切り替える操作などを繰り返す手間が軽減され、かつ、電気設計の仕様に準じているかを確認しながら設計ができるようになるという優れた効果を奏するものである。
即ち、この本発明による三次元空間を用いた電子基板の電気設計方法、電気設計装置(以下、単に「三次元電気設計装置」と適宜に称する。)10は、例えば、電子基板設計用などのCADシステム上に構築されるものであり、そのハードウェア構成は、公知のパーソナルコンピューターシステムや汎用コンピューターシステムなどで実現されており、その全体の動作を中央処理装置(CPU)12を用いて制御するように構成されている。
そして、このCPU12には、CPU12の制御のためのプログラムや後述する各種のデータなどを記憶するリードオンリメモリ(ROM)やCPU12のワーキングエリアとして用いられる記憶領域などを備えたランダムアクセスメモリ(RAM)などから構成される内部記憶装置(メモリー)14と、CPU12の制御に基づいて各種の表示を行うCRT(Cathode Ray Tube:ブラウン管)や液晶パネルなどの画面を備えた表示装置16と、表示装置16の表示画面上における任意の位置を指定する入力デバイスたるマウス18およびタッチパッド20と、任意の文字を入力するためのキーボード22と、CPU12の制御により各種の情報を記憶させることができるとともに記憶した各種の情報を読み出して内部記憶装置14に転送可能とされたハードディスクなどの外部記憶装置24とが接続されている。
なお、本発明においては、マウス18はホイールボタン(スクロールボタン)18aを有するものを用いることとする。
また、こうした三次元電気設計装置10は、LAN(Local Area Network)やWAN(Wide Area Network)を介して他の三次元電気設計装置10と接続し、設計情報などのデータをやりとりするようにしてもよいものである。
(1-1) 二次元表示と三次元表示との切り替え方法の概要
ここで、本願発明の目的としては、二次元表示画面での設計だけでなく、三次元表示画面での設計を可能にしたものである。
さらに、三次元表示画面上での設計が可能になったのみならず、二次元表示と三次元表示との切り替えが容易になるため、二次元表示と三次元表示とを任意のタイミングで行き来することができるようになる(図7(a)および(b)を参照する。)。
そのため、単に電気設計データを三次元表示するだけでなく、後述するような電気設計特有の様々な条件に適した三次元表示を可能にしたため、設計を円滑に進めることができるものである。
以下に、上記三次元表示画面上での設計を可能にする二次元表示と三次元表示との切り替え方法の概要について説明する。
ここでは、例えば、多層基板のうち第4層を設計するものとすると、二次元表示では、現在設計している層が優先的に表示されるようになされているため、この場合、表示画面16には最下層の第4層が優先的に表示され、第1層は第4層に配置された配線パターンなどの背面に隠れた状態で表示されるものである。
こうした二次元表示では、図8(b)の2D表示のイメージとして示す方法により表示する画像が取得される。
そして、二次元表示においては、編集対象である第4層を最上位に移動して最上層の基板の状態をカメラ30により模擬的に視認して表示し、他の層のオブジェクト(電子部品、配線パターン、ビアなどの部品を示す。)については、編集の妨げにならない状態で設計画面に表示する。
具体的には、例えば、電子基板の各層を最上層から第4層→第1層→第2層→第3層の順で並べ替え、模擬的にカメラ30によりその状態を上部から視認した状態を設計画面として表示画面16に表示する。
従って、図8(a)に示す表示画面16の2D設計画面においては、第4層のオブジェクトが表示され、その背面に隠れた状態で第1層のオブジェクトが表示されているものである。
より詳細には、三次元表示とは、図8(c)に示すように、模擬的に多層基板の編集対象である層の高さに応じてカメラ30を配置し、そのカメラ30から視認した状態を示すようにした表示である。
そして、三次元表示においては、編集対象である層に対して斜め方向のカメラ30により当該編集対象である層を模擬的に視認して表示する。
具体的には、編集対象が第4層であるため、模擬的なカメラ30を第4層の高さに応じた所定の位置(後述する。)へ移動し、模擬的なカメラ30により視線方向を斜め方向として第4層の全体を他の層とともに視認した状態を設計画面として表示画面16に表示する。
この際に、操作者の操作に応じて、編集している第4層のオブジェクトが三次元表示で確認できる位置に模擬的なカメラ30の位置を適宜に移動し(例えば、図8(c)に示すカメラ30の位置を参照する。)、模擬的なカメラ30の視点を変えるように視認した状態を設計画面として表示画面16に表示する。
そして、二次元表示から三次元表示に切り替え指示がなされると、上記の例においては、多層電子基板のうち編集対象である第4層について、この指示のタイミングで、上述した二次元表示の順(第4層→第1層→第2層→第3層)から、通常の順である物理的な順(第1層→第2層→第3層→第4層)への層の並び替えが行われる。
また、再度マウス18のホイールボタン18aをダブルクリックするか、もしくはカメラアイコンをクリックすることにより、三次元表示から二次元表示に切り替わる。
上述したように、本発明による三次元電気設計装置10では、電気設計データ(絶縁基板、電子部品、配線パターン、ビアなどの部品を示す。)の高さ方向における位置や形状のすべての情報を保持しているため、電子基板を上から視認した際の状態を二次元とし、斜め方向から視認した際の状態を三次元として両者の取得画像の視点を切り替えることにより、二次元表示と三次元表示とを容易に切り替えることが可能となっている。
次に、本発明による三次元電気設計装置10の二次元表示と三次元表示との切り替えのデータ構造について、以下に詳細に説明することとする。
電子基板の電気設計に用いる各々の設計データは、図9(a)に示すように、外部記憶装置24内に設計データごとに格納されており、編集する際には表示画面16上で選択された設計データを外部記憶装置24から内部記憶装置14上へ呼び出し、編集が行われるものである。
また、こうした設計データには、層情報および視点情報などが格納されており、層情報および視点情報の一例が図9(b)に示されている。
図9(b)では、設計画面上のメニュー34の中より設計データAを指定した場合に、外部記憶装置24内の設計データAのデータベースを読み出し、設計データAに記憶されている情報を表示画面16上に二次元で表示するものである。
図9(b)に示すように、層情報は、各層の形状データを含む層に関する情報を有するものであり、層情報が有する情報としては、編集層情報、表示順情報、層名称情報、表示座標情報などがあり、以下に詳細に説明することとする。
次に、層情報の表示順情報とは、各層の表示順を示す情報である。上記図8(a)(b)において説明したように、設計する基板を表示装置16に二次元で表示する際に、他の層のオブジェクトが編集の妨げにならない状態で画面に表示するため、最上層から第4層→第1層→第2層→第3層の順で層データを配置することを説明したが、こうした表示方法は設計しやすいような層の配置順を表示順として記憶するものである。
即ち、図9(b)においては、表示順の欄が1となっている第4層が最上位(二次元表示の場合、設計画面上では最前面)に表示され、表示順の欄が2となっている第1層が第4層の下層(二次元表示の場合、設計画面上では第4層の背面)に表示されることを示す。
実際には、表示画面16上では、図9(b)に示すように第4層が最前面に表示され、第1層は第4層に配置されたオブジェクトの背面に隠れた状態で表示されることになる。
より詳細には、図10(a)では、第1層の表示座標(x,y,z)=(0,0,10)、第2層の表示座標(x,y,z)=(0,0,5)、第3層の表示座標(x,y,z)=(0,0,0)、第4層の表示座標(x,y,z)=(0,0,15)という情報を有する。
上記した各表示座標は、各層の原点位置を示すものであり、例えば、第4層の表示座標が(0,0,15)の場合、第4層の形状データの層の原点が(x,y,z)=(0,0,15)に位置することを意味している。
即ち、各層の表示座標より、上方から第4層→第1層→第2層→第3層の順に配置されていることがわかる。なお、表示座標の設定方法に関しては、後述することとする。
こうした多層基板は、図10(b)のように示され、第3層が最下層となり、第3層の原点(0,0,0)より、高さ方向(図10(b)に示すZ軸方向。)に5mm上方に第2層の原点が位置し、高さ方向に10mm上方に第1層の原点が位置し、高さ方向に15mm上方に第4層の原点が位置するものである。
上記表示座標は、上記したように、各層の原点位置を示すものである。
視点情報は、表示モード情報、視点座標情報および視点向き情報とを有するものである。
ここでは、図10(a)に示すように、視点座標(x,y,z)=(50,50,40)となっている。
この視点座標は、設計する基板表面を模擬的に視認するカメラ30の位置を示す座標であり、図10(b)に示すカメラ30の位置から設計データを視認した状態が設計画面に表示されることを示す。
即ち、最下層の層の原点(0,0,0)から見て、(x,y,z)=(50,50,40)の位置で模擬的なカメラ30による視認が行われる。
図10(a)では、視点向き(x,y,z)=(0,0,-1)となっており、始点を(x,y,z)=(0,0,0)、終点を(x,y,z)=(0,0,-1)とするベクトル方向が視点の向きとなることを意味している。
例えば、XY方向の寸法が100mm×100mmの電子基板で、4層全体を二次元表示画面で編集する場合には、100mm×100mmの中心座標である(x,y)=(50,50)が視点座標のXY座標として自動的に設定されるようになされている。
また、部品や配線パターンなどの他のオブジェクトを編集している際も、同様に、編集しているオブジェクトの中心座標が視点座標のXY座標として設定されるものとする。
図11(a)に示すように、設計者は設計画面の拡大表示もしくは縮小表示を選択できるものである。
そして、拡大表示および縮小表示は、上記視点座標情報のZ座標を変更することで、設計画面で拡大表示や縮小表示が行われるものである。
図11(a)の例では、設計画面上に電子基板の全体が表示されている。この時点での視点座標は、図11(b)に示すように、最下層の層の原点(0,0,0)を原点として(x,y,z)=(50,50,80)に設定されている。
ここで、設計者より拡大表示が選択されると、図11(a)の状態から設計画面が拡大表示され、表示画面16は図11(c)の表示に変更する。この際、カメラ30の視点は、編集しているオブジェクトに近づくように、図11(d)の位置(x,y,z)=(50,50,40)に変更される。即ち、視点座標のZ座標のみが80mmから40mmに変更される。
上記において説明したように、設計画面において拡大表示を行う際は、カメラ30の視点座標が編集しているオブジェクトへ近づくように、視点座標のZ座標の値が小さくなる。
一方、設計画面において縮小表示を行う際は、カメラ30の視点座標は編集中のオブジェクトから遠ざかるように視点座標のZ座標の値が大きくなる。
拡大表示および縮小表示の際は、視点座標のXY座標は変更されずに、Z座標の値のみが変更されるため、カメラ30の視点座標はZ軸に対して平行に移動するものである。
次に、図12から図15を参照しながら、本発明による三次元電気設計装置10の三次元表示の表示方法について説明する。
上述したように、本発明による三次元電気設計装置10には、表示画面16上で二次元の表示をしていたとしても、設計情報として三次元形状の情報を保持しているため、カメラ30の視点座標および視点向き座標を変更することで、二次元表示と三次元表示との切り替えを行い、選択し表示することができる。
より詳細には、上記において説明したように、二次元表示の場合、図12(a)に示すように、カメラ30の視点座標は設計データの最上面を模擬的に視認可能であるように最上面の上部に位置していたが、この視点座標を設計データの斜め方向に位置するようにカメラ30の位置を変更することにより、三次元表示が実現されるものである。
はじめに、二次元表示から三次元表示に切り替える場合、各層の表示座標は、図13(a)の層情報に示す物理的な順の設定値および後述する三次元表示のデフォルト設定の設定値とに基づいて各層の表示座標を本装置が自動的に変更するものである。
また、物理的な順が3となっている第3層のZ座標は、後述する三次元表示のデフォルト設定の絶縁層間の間隔として指定された値(例えば、5mm間隔とする。)に基づき、図13(b)に示すように、第4層の表示座標と比較してZ軸方向のプラス方向に一定の間隔を保った位置に設定される。
また同様に、物理的な順が2と設定されている第2層のZ座標は、第3層の表示座標と比較して、Z軸方向からプラスの方向に一定の間隔を保った位置に設定され、また、物理的な順が1と設定されている第1層のZ座標は、第2層の表示座標と比較して、Z軸方向からプラスの方向に一定の間隔を保った位置に設定される。
そしてその結果、各層の表示座標が図13(b)に示すように設定される。
こうした三次元表示のデフォルト設定で指定した値に基づき、各層のX座標とY座標は変更されず、前述の様にZ座標の設定のみが変更される。
そして、この際、視点向き座標は(x,y,z)=(-1,-1,-1)に設定される。
上記視点向き座標が(x,y,z)=(-1,-1,-1)となっている場合、始点を(x,y,z)=(0,0,0)、終点を(x,y,z)=(-1,-1,-1)とするベクトル方向が視線方向の向きとなることを示す(図13(b)参照。)。
まず、層情報の編集層情報から、どの層が編集対象であるかを検知する。図13(a)に示す例では、第4層がONとなっているため、第4層が編集対象の層であることを検知する。
そして、層情報の物理的な順の情報から、編集対象の層の上方に位置する層とその上方に位置する層の表示座標を検知し、それらの情報から視点座標のZ座標を設定する。
例えば、図13(a)の例では、編集している第4層の物理的な順が「4」に設定されているため、物理的な順が「3」に設定されている第3層が第4層の上方に位置する層であることを認識する。そして、第3層の表示座標(x,y,z)=(0,0,5)のZ座標が、最下層の層の原点より5mmの間隔を有することを検知し、カメラ30の視点座標のZ座標は第3層の表示座標と同じ5mmの高さの位置に設定される(図13(b)を参照する。)。
例えば、「三次元表示のデフォルト設定」の「視点のオフセット値」が、X方向およびY方向ともに10mmと設定されていた場合、XY方向の寸法が100mm×100mmを有する第4層(全体)の編集時には、(x,y)=(100,100)の位置がオブジェクト(第4層)の端部となり、その第4層の端部からXY方向へ10mmずつ離れた点である座標(x,y)=(110,110)の位置が視点座標のXY座標として設定される。
この三次元表示のデフォルト設定に基づいて設定されたXY座標と前述で設定されたZ座標とにより、図13(a)に示す視点座標は(x,y,z)=(110,110,5)と設定されるものである(図13(b))。
なお、上記の三次元表示のデフォルト設定に関する設定は、外部記憶装置24より呼び出されるものである。
より詳細には、二次元表示の際には、上記において説明したように、視点座標がZ軸に対してのみ平行移動して高さ方向を調節することで拡大表示もしくは縮小表示を行うものであるが、一方、三次元表示の際には、視点向きのベクトル方向にのみ平行に移動することで拡大表示もしくは縮小表示が行われるものである。
(なお、こうした二次元表示と三次元表示の切り替え処理にかかる処理フローを、以下適宜に2D/3D表示切替の処理フローと称することとする。)
はじめに、設計者による設計画面で編集する設計データを指定する操作によって、2D/3D表示切替の処理フローが開始される(ステップS1402)。
次に、層情報、視点情報、三次元表示のデフォルト設定情報とを含む設計データを読み込み、設計データを設計画面に表示する処理が行われる(ステップS1404)。
ここでは、設計者が選択した設計データが外部記憶装置24より呼び出され、設計データが表示画面16に表示される処理が行われるものである。
次に、設計者により、設計画面で層およびオブジェクトの選択がなされると(ステップS1406)、ステップS1408に進み、選択された層およびオブジェクトを検知する処理が行われる。
ここでは、設計の対象となる対象層および対象オブジェクトが検知される。
次に、ステップS1410において、設計者が選択した層およびオブジェクトについて編集を開始される。
そして、編集作業中に、設計者がマウス18のホイールボタン18aをダブルクリックするか、もしくは、カメラアイコン32をクリックする操作することによる二次元表示と三次元表示の切り替え操作が行われると(ステップS1412)、ステップS1414に進む。
ここで、現在の編集画面の表示モードが三次元表示(3D)であったものとすると、ステップS1414の判断処理においては、Noであると判断され、ステップS1416に進む。
そして、ステップS1416においては、視点情報の表示モードの設定値を「2D」に変更し、視点情報の視点向きを(0,0,-1)に変更する処理が行われる。
ここでは、上記図10(a)において説明した視点情報の表示モードが二次元(2D)に設定され、視点情報の視点向きが(x,y,z)=(0,0,-1)となり、図10(b)に示すように、カメラ30が下向きになるように角度を変える処理が行われる。
さらに、ステップS1416の処理が終了すると、次に、ステップS1418において、層情報の編集層がONに設定されている編集している層の表示順を「1」に変更し、その他の層の表示順は物理的な順の設定が小さい順に「2」から1ずつ増分した数値へ変更する処理が行われる。
次に、ステップS1420に進み、層情報の表示順の設定値が一番大きい層の表示座標のZ座標を「0」に変更し、他の層の表示座標のZ座標は三次元表示のデフォルト設定の絶縁層間の間隔の設定に基づきZ座標を算出し変更する処理が行われる。
即ち、ここでは、表示順の設定値が一番大きい層の表示座標のZ座標を0とすることで最下層として、他の層に関しては、図10(b)に示すように、三次元表示のデフォルト設定の絶縁層間の間隔の設定に基づいて、Z軸方向に所定の間隔を設けて各層を配置する処理が行われるものである。
そして、ステップS1420が終了すると、次に、ステップS1422において、編集している層およびオブジェクトの中心座標を算出し、視点情報の視点座標のXY座標を、算出した中心座標と同じXY座標に変更する処理が行われる。
ここでは、図11(b)において示すように、編集中の基板データの中央に位置するようにカメラ30を配置する処理が行われるものである。
ここでは、設計データ全体を上方から視認するために、カメラ30の視点情報のうち視点座標のZ座標を最上位の層を視認可能な高さ、即ち、検知した高さに変更する処理が行われるものである。
次に、ステップS1426において、設計データを2D表示する処理が行われる。
ここでは、上記ステップS1416からステップS1424までの処理を施した設計データを表示画面16に表示する処理が行われる。
そして、ステップS1428において、設計終了か否かの判断処理が行われる。
ここでは、設計を続けることとして、Noと判断し、ステップS1406の処理へ戻るものとする。
なお、ステップS1406からステップS1410においては、上記において説明した処理と同様の処理が行われる。
ここでは、現在の表示モードが二次元表示であるため、ステップ1414の判断処理においては、Yesと判断され、ステップS1430に進むこととなる。
次に、ステップS1430においては、視点情報の表示モードの設定値を「3D」に変更し、視点情報の視点向きを(-1,-1,-1)に変更する処理が行われる。
ここでは、図13(a)に示すように、視点情報の表示モードが「3D」に設定され、視点情報の視点向きを(x,y,z)=(-1,-1,-1)とすることで、カメラ30の方向を変える処理が行われるものである。
ここでは、図13(b)に示すように、層情報の物理的な順の設定値が一番大きい層の表示座標のZ座標を0とすることで最下層として、他の層に関しては、図13(b)に示すように、三次元表示のデフォルト設定の絶縁層間の間隔の設定に基づいて、Z軸方向に所定の間隔を設けて各層を配置する処理が行われるものである。
次に、ステップS1434において、編集している層およびオブジェクトの端の座標を検知し、視点情報の視点座標のXY座標は三次元表示のデフォルト設定の視点のオフセット値の設定に基づきXY座標を算出し変更する処理が行われる。
ここでは、編集層を三次元表示可能であるように、カメラ30の位置が調整される。
ここでは、対象層の直上に位置する層のZ座標と、視点座標のZ座標とを合わせることにより、対象層全体を視認しやすいようにカメラ30の位置を調整しているものである。
そして、ステップS1436の処理が終了すると、ステップS1438の処理において、設計データを3D表示する処理が行われる。
ここでは、上記ステップS1430からステップS1436までの処理を施した設計データを表示画面16に表示する処理が行われる。
そして、ステップS1428において、設計終了か否かの判断処理が行われる。
ここでは、設計を終了することとして、Yesと判断し、2D/3D表示切替の処理フローを終了する。
また、二次元表示と三次元表示とを切り替えるだけでなく、二次元表示の際に編集している層を最上面に表示する設計データを、三次元表示に切り替える際には物理的な順に層を並び替え表示するという電気設計特有の表示切り替えを可能にすることで、より効率的に電気設計データを編集することが可能となる。
以上が二次元表示および三次元表示の切り替えの方法に関する説明である。
上記では、二次元表示と三次元表示の表示切り替えについて説明したが、ここでは表示切り替え後の三次元表示に関する各種機能(電気設計データ特有の三次元表示)について説明する。
(2-1)層の表示方法
以下に、電子基板の厚みの三次元表示方法について説明する。
ここで、電子基板の厚さは、例えば、リジッド基板の場合では約0.1mm~3mmであり、また、フレキシブル基板の場合では数10μm(10μm=10/1000=0.01mm)と非常に薄いものである。そして、絶縁基板に該当する絶縁層の厚さを0.2mmとし、また、銅箔に該当する導体層の厚さを35μmとした4層基板のデータを原寸のままの寸法で三次元表示を行うとすると、図15(a)に示すように、厚みがなく薄い形状になり、各層の境界が判断し難いものである。
また、図15(a)においては、導体層と絶縁層とが交互に配置されており、導体層1から導体層4の間に絶縁層1から絶縁層3が存在するものであるが、高さ方向(図15(a)におけるZ軸方向)において、導体層1の領域と絶縁層1の領域とが原寸表示からは判断できないものである。
それにより、図15(b)に示すように、高さ方向の寸法を目視可能な3D形状で表示することができる。
また、高さ方向の寸法は、デフォルト値として設定された倍率や寸法に基いて倍加された状態で表示される。
さらにまた、単純な円、直線または四角形状による簡易的な三次元表示では製造後の電子基板と異なってしまうため、図15(b)の拡大図の様に、テーパー(ティアドロップ処理によるテーパーや円弧)や銅箔の厚さも考慮した三次元形状で表示するようにした。
より詳細には、例えば、導体層1もしくは絶縁層1を選択した際に表示されるメニューの中から「通常表示」を選択した場合、図16(b)に示すように導体層1と絶縁層1とが通常表示になる。それと同時に、導体層2の上層である導体層1と絶縁層1が上方側へ自動的に移動し、編集中の導体層2の全貌が視覚的に確認できる状態で表示される。
なお、デフォルト設定の場合、ビアは表示される設定であるため、図16(c)のように表示されるものであるが、画面上で導体層1もしくは絶縁層1を選択して上下にドラッグ移動したり、ビアをメニュー操作により「通常表示」もしくは「非表示」にすることも可能となっている。さらに、1つのビアを選択して表示されたメニューの中から「全ビア通常表示」や「全ビア非表示」を選択することにより、導体層1と導体層2とを繋ぐ全てのビアの表示状態を一括で「通常表示」もしくは「非表示」にすることも可能となっている。
また、導体層2を選択した後、メニューの中より「視点切替」を選択すると、図16(d)に示すように、画面上にビデオカメラの形をした視点カメラ30が設計画面上に表示される。その視点カメラ30をマウス18でドラッグしながら視点として設定したい位置に移動させることができる。例えば、図16(d)に示す位置に移動させるとすると、視点カメラ30の位置から導体層2を見た三次元表示である画像(図16(e))に表示画面が切り替わるものである。
なお、図16(e)では、導体層1と導体層2とをつなぐすべてのビアを透過表示するように設定し、導体層1もしくは絶縁層1を通常表示するように設定しているものである。
本発明による三次元電気設計装置10においては、編集する対象層を選択した場合、図17(a)に示すように、対象層より上方に存在する層が自動的に上下移動し、編集対象の層全体が上層に隠れることなく視覚的に確認できる状態で表示する機能を有するものである。
以下に、図17を参照しながら、上層が上下移動する仕組みについて説明することとする。
例えば、編集対象の層として、図17(a)に示す導体層2をマウス18で選択すると、同時に、本発明による三次元電気設計装置10では、導体層2の端面が設計画面上のどの位置に表示されているかを検知するものである。
例えば、導体層2の上部端面が上下方向の座標Z1の位置に表示されていると検知した場合には、導体層2の上層である絶縁層1の下部端面が座標Z1より上になるように導体層1と絶縁層1を自動的に移動する。
そのため、編集対象となる導体層2は、上層である導体層1および絶縁層1の背面に隠れることなく導体層2が視認できる状態で三次元表示されることが可能である。
三次元表示をする際に、絶縁層の厚さを原寸に近い厚さで表示した場合、図17(b)に示すように、各層の側面に記載されている厚さや材質を示す文字が隣合う層と重なり合ってしまい、文字内容を確認することができないという問題が生じるものであった。
この問題を解消するため、本発明による三次元電気設計装置10では、電子基板における高さ方向の距離を可変して表示可能であるようにしている。
本実施の形態においては、後述する「絶縁層の厚さを文字高さ以上とする」という設定をONにすることにより、各層の側面に記載されている厚さや材質を示す文字の高さを三次元電気設計装置10が検知し、絶縁層の厚さの最小寸法を文字高さに合わせて自動修正する機能を有するようにした。
こうした機能を有することにより、図17(c)に示すように、層の側面に表示された厚さや材質を示す文字が確認できる状態で三次元表示することが可能である。
次に、図18を参照しながら、三次元表示のデフォルト設定に関連する設計データのデータ構造について説明する。
例えば、本実施の形態において、設計データとして設計データAを用いて電子基板の電気設計を行うものとする。
そうした場合、図18に示すように、外部記憶装置24に記憶されている設計データAには、上述した層情報および視点情報に加えて、三次元表示の設定に関する三次元表示のデフォルト設定情報を記憶することが可能であり、こうした三次元表示のデフォルト設定情報(以下、適宜に、三次元表示設定情報と称する。)が設計に用いられるものである。
なお、こうした設計データAに記憶された三次元表示設定情報Aは、設計データAのみに有効である。
ここで、上記図18に示す設計データBおよび設計データCには、三次元表示設定情報が記憶されていないが、このように三次元表示設定情報が記憶されていないデータには、共有設定のデータに記憶されている共有の三次元表示設定情報Dが割り当てられており、上記三次元表示設計情報Dに基づいて設計データを三次元表示するようになされている。
そのため、上記設計データAのように、設計データ内に三次元表示設定が記憶しておけば、設計を再開した際に記憶している三次元表示設定の内容に基づき設計データが三次元表示される。
また、設計データ内に三次元表示設定情報が記憶されていない場合でも、図18に示す共有設定に記憶している三次元表示設定情報に基いて設計データを三次元表示されるようになされている。
このように、設計を再開するなどのためにデータを開くたびに、編集層の上層を透過表示にするなどの三次元表示の方法を設定し直す必要がないように、三次元表示の際には、一度記憶した三次元表示設定に基づいた倍率や寸法で三次元表示される仕組みとなっており、設計効率の低下を防ぐことが可能である。
本発明による三次元電気設計装置10によれば、三次元表示での設計の際に、特定のオブジェクトのみに対して、他のオブジェクトとは異なる表示方法を設定することが可能となっている。
例えば、三次元表示設定として、層間オブジェクトを透過表示する設定が可能である。
この場合、層間に存在するオブジェクトが、すべて透過表示される設定とするものであるが、例えば、層間ビアなどのある特定の層間オブジェクトのみに対して通常表示の設定を施すことにより、あるオブジェクトのみを指定して固有の設定をすることが可能となっている。
さらに、図19を参照しながら詳細に説明すると、図19には設計データ内に記憶されている三次元表示設定情報およびオブジェクト情報の一例を示している。
三次元表示設定情報40としては、層間オブジェクト、絶縁層の厚さおよび導体層の厚さなどに対して表示方法が設定されている。
ここでは、すべての層間オブジェクトが透過表示で表示されるように設定されている。
通常、上記三次元表示設定40に記憶されているように、層間オブジェクトの表示方法はすべて一括して透過表示で表示するものとして設定してあるが、ここで、上記オブジェクト情報42を変更することにより、特定のオブジェクトの表示方法を変更することが可能となる。
例えば、オブジェクトNo.1の層間ビアに対して、三次元表示方法を透過表示から通常表示に変更すると、この層間ビアのみに対して指定された三次元表示方法がオブジェクト情報42内に設定され、三次元表示方法の欄が通常表示となる。
また、オブジェクトNo.2もしくはNo.3は設計者による三次元表示方法の指定がなかったオブジェクトであるが、こうした指定がなかったオブジェクトに関しては、オブジェクト情報42の三次元表示方法の欄には表示方法が記憶されず、表示方法の指定がなかったことを示している。
即ち、図19においては、オブジェクトNo.1の層間ビアのみが通常表示され、他の層間オブジェクトについては、三次元表示設定40に従って、透過表示されるものである。
また、上記した特定のオブジェクトに対して表示方法を設定した場合においても、三次元表示設定情報と同様にオブジェクト情報は設計データに記憶されるものであり、設計データの編集を一旦終了して再度データを読み出して編集する場合においても、記憶の内容が反映され、特定のオブジェクトは前回の編集時と同じ状態で表示されるようになされている。
本発明による三次元電気設計装置10において、設計者が手動で電子基板を構成する層の間隔などのオブジェクトの表示位置を可変して設定した場合、上記のように、変更後の表示位置を設計データ内に記憶するため、次回の編集時に同じ状態で表示することが可能である。
そうした機能を実現するために、本発明による三次元電気設計装置10においては、図20に示すオブジェクト情報の物理的な座標とは別に表示用の座標を記憶するようにした。
なお、本発明による三次元電気設計装置10では、表示画面16上で見やすいように間隔を空けるなどして層間を調節して設定した表示用の座標を表示座標として記憶し、また、変更を加えていない物理的な座標、即ち、高さ方向の隙間なく各層を接着した状態で、かつ、高さ方向の寸法を原寸にした状態の座標を物理座標として記憶するようにしたものである。
ここでは、図20のオブジェクト情報42において、オブジェクトNo.3の絶縁基板の表示座標が(x,y,z)=(0,0,20)と変更して記憶されている。
即ち、新しい表示座標をオブジェクト情報42に記憶し、移動後の座標値が設計データ内に記憶されるため、次回の編集開始時にも移動した位置に絶縁層が表示される仕組みとなっている。
上記した機能を有するため、三次元表示の際には一度記憶した前回設計時の三次元表示設定に基づいた倍率や寸法で三次元表示させることが可能であるため、データを開くたびに前回の状態に設定し直す必要がなく、設計効率の低下を防ぐことが可能である。
次に、図21から図22を参照しながら、三次元表示のデフォルト設定(三次元表示設定)について説明する。
三次元設計における三次元表示のデフォルトの設定内容は、画面上で変更または表示可能であるものであるが、三次元表示のデフォルトの設定内容を変更または表示する場合、図21(a)に示す表示画面16の右下に表示されているデフォルト設定アイコン16aをクリックすると、図21(b)に示すデフォルト設定画面44が表示される。
図21(b)に示すデフォルト設定画面44には、デフォルト設定画面の一部が表示されており、高さ方向のデフォルト寸法および編集層選択時のデフォルト表示についての設定ができるものである。
ここで、高さ方向のデフォルト寸法44aに関しては、絶縁層の厚さ、導体層の厚さ、絶縁層間の間隔およびオブジェクトの高さ(部品などの高さ)を設定することが可能であり、ここでは、絶縁層の厚さを原寸の10倍、導体層の厚さを原寸の15倍、絶縁層間の間隔を2mm、その他の部品などのオブジェクトの高さを原寸で表示するように設定したものとする。
そして、三次元表示の際には、上記の設定に基づき高さ方向の寸法が計算され表示される。
なお、導体層などを平面的に表示する場合は、寸法指定で0mmと指定するようにする。
また、図21(b)に示す編集層選択時のデフォルト表示44bの設定では、編集する層(例えば、内層の導体層2)を選択した際に、選択された層の上層(ここでは、最上層の導体層1)や複数層にわたって配置された層間オブジェクト(例えば、層間ビアなど)をどのように三次元表示するかを指定することができるものである。
また、導体層3を対象層とした場合、編集時に導体層3の上層である導体層1、絶縁層1、導体層2および絶縁層2が透過表示されるようになる。
編集層より上層の表示として通常表示を選択した場合は、図15(b)に示すように、上層は通常表示される。また、編集層より上層の表示として非表示を選択した場合は、図16(c)に示すように、上層の外形の形状が破線で表示される。
また、層間オブジェクト(層間ビアなど)の表示の設定では、透過表示に設定されている場合には、層間ビアなど複数層に渡り形成されているオブジェクトが透過表示される。
そして、層間オブジェクトが透過表示されることにより、層間ビアが何層から何層に形成されているかを確認することも可能となる。
また、三次元表示のデフォルト設定44について、上記以外の設定内容としては「その他の表示」の設定として絶縁層の厚さを設定することができる。
ここでは、その他の表示の項目に記載の「絶縁層の厚さを文字高さ以上とする」の項目のチェック欄にチェックを入れて設定をONにすることにより、絶縁層の厚さの最小寸法が文字高さに自動修正することが可能となり、絶縁層の厚さや材質を示す文字が隣合う層と重なり合うことなく表示することが可能となる。
また、「視点のオフセット値」の設定としては、上記図12(a)および(b)において説明した二次元表示から三次元表示への切り替えの際に用いたオフセット値、即ち、図22(b)に示すカメラ30の視点の位置を編集しているオブジェクトのXY端面からどの程度離れた位置に配置するかを設定するための値を設定できるようになされている。
ここでは、X方向およびY方向のそれぞれに具体的な数値を記入し、設定することが可能である。
この設定保存ボタン44cをクリックすることにより設定保存した設計データは、次回の編集開始時にも反映され、保存した設定に基づき三次元表示されるものである。
なお、こうした各種設定を行った三次元表示にかかる処理フローを、以下適宜に三次元表示の処理フローと称することとする。
次に、ステップS2304において、設計データ内に記憶された三次元表示のデフォルト設定情報および層情報を含む設計データを読み込み、設計データを設計画面に表示する処理が行われる。
ここでは、選択された設計データに記憶された三次元表示のデフォルト設定情報と層情報とを三次元表示に反映させた状態で、表示画面16に設計データを三次元表示する。
ここでは、設計者により選択された設計データに対して、三次元表示のデフォルト設定情報の有無を確認する処理が行われる。
なお、ここで、上記設計データ内に三次元表示のデフォルト設定情報が記憶されており、上記判断処理においてNoと判断された場合、ステップS2310に進む。
一方、上記設計データ内に三次元表示のデフォルト設定情報が記憶されておらず、上記判断処理においてYesと判断された場合、ステップS2308に進む。
そして、ステップS2308では、共有の三次元表示のデフォルト設定情報を読み込む処理が行われる。
ここでは、ステップS2306において設計者により選択された設計データには、三次元表示のデフォルト設定が記憶されていないと判断されたため、ステップS2308において上記設計データに共有の三次元表示のデフォルト設定が外部記憶装置24から読み出されて三次元表示方法が決定される処理が行われる。
ここでは、二次元表示されていた設計データを、三次元表示に切り替える処理が行われるが、ここで、上記において検出されている三次元表示のデフォルト設定の情報に基づいて、上記設計データを三次元表示するものである。
次に、ステップS2314において、「層情報」内の「編集層」がONとなっている編集層を検知する。
ここでは、設計データの多層基板のうち、どの層が対象層であるかを検知するものである。
ここで、編集層が最上層である場合は、Yesと判断され、ステップS2322の判断処理に進むものである。ここでは、編集層が最上層でないものとすると、ステップS2316の判断処理においてはNoと判断され、ステップS2318に進む。
そして、ステップS2318では、「三次元表示のデフォルト設定」の「編集層より上層の表示」の設定が「通常表示」で、かつ、「三次元表示のデフォルト設定」の「編集層より上層を自動的に上下移動」が「ON」の設定となっているか否かの判断処理が行われる。
ここでは、三次元表示のデフォルト設定の情報に基づき、設計データをどの様に表示するかを決定する処理が行われている。
編集層より上層の表示の設定が通常表示であり、編集層より上層を自動的に上下移動がONであった場合、Yesと判断され、ステップS2320に進む。
即ち、ステップS2318においてYesと判断された場合は、ステップS2320に進み、編集層より上に位置する層を、編集層が目視できる位置に上移動する処理が行われる。
ここでは、対象層の上層を透過せずに通常表示するように設定され、上下移動がONであることから、対象層が上層に隠れた状態で表示されていた場合は、図17(a)に示すように表示するものと検知する。
そして、透過表示である場合、Yesと判断され、ステップS2326において、編集層より上に位置する層を透過表示する処理が行われる。
また、ステップS2324の判断処理において、Noと判断された場合、ステップS2328に進み、編集層より上に位置する層を非表示する処理が行われる。
また、ステップS2322においては、設計終了か否かの判断処理が行われる。
ここで、設計が続行される場合は、Noと判断し、ステップS2310に進む。
一方、設計が終了される場合は、Yesと判断し、処理を終了するものとする。
しかしながら、本発明による三次元電気設計装置10においては、上記において説明したように、高さ方向の寸法を倍加した電気設計特有の表示機能を備えることにより、図15(b)に表示されるような三次元空間上での電気設計を実現するものである。
また、三次元表示のデフォルト設定画面において設定することにより、編集する対象層の上方の層を上下移動することで対象層が隠れることなく表示することを可能とし、また、対象層の上方の層を透過表示することで対象層を視覚的に確認できる状態で表示することを可能とする機能を備えることにより、より効率的に三次元表示の電気設計データを編集可能にしている。
なお、三次元空間上での電気設計を実現するためには、単に、電気設計データを三次元表示するだけでは上記において説明した弊害が生じ、電気設計を行うことが困難になるものであるが、本発明による三次元電気設計装置10では、電気設計特有の二次元表示と三次元表示との切替機能および上記において説明した電気設計特有の三次元表示機能を備えることにより、上記弊害を回避し、三次元空間上での効率的な電気設計を可能にしている。
上記において示した三次元表示に用いる機能は、後述する部品内蔵基板や差動配線にかかる三次元表示の電気設計に関して、視覚的に確認しながら設計することができ、設計効率を高めるために必要な機能となる。
(3-1)テクノロジー設定方法
次に、本発明による三次元電気設計装置10における電気設計機能について説明する。
まず、テクノロジー情報とは、電子基板や半導体パッケージの層構成や高さ方向の構造や、電子基板の各層および各基板の厚さや、電気設計時に用いる部品であるランド、レジスト、ビアおよびホール径などの大きさおよび形状や、配線パターンの幅や、部品、配線パターンおよびビア間のクリアランスや、ネガ、ポジ、ネガポジなどの各基板属性などの設計仕様を主とする設計情報を指すものである。
一方、本発明による三次元電気設計装置10においては、画面上に表示された三次元形状の設計データ自体がテクノロジーエディタとしているため、テクノロジー情報の設定が容易になっている。
以下にテクノロジーエディタの一例を説明することとするが、まず、高さ方向の設計情報を設計画面上で瞬時に確認できるように可視化してテクノロジー情報を設定する方法について説明する。
本実施の形態において、三次元表示でテクノロジー情報の設定として導体層の仕様を設定する場合、図25(a)の設計画面に示すように、表示画面16内で三次元表示の電子基板の左側に表示されたテクノロジー情報設定表示46が表示される。
なお、このテクノロジー情報設定表示46は、表示画面16の右側に三次元表示されているオブジェクトをマウス18で選択することにより、表示画面16上の左側にテクノロジー情報設定表示46が表示される。
図25(a)の例においては、導体層の仕様を表示しているものである。
なお、図25(a)(b)(c)においては、テクノロジー情報設定表示46として、導体層仕様を設定するための表示が示されているものであるが、これに限られるものではないことは勿論であり、導体層仕様以外のテクノロジー情報も設定することが可能である。
上記のとおり、表示画面16の右側に表示される三次元表示上のオブジェクトをマウス18で選択する他に、テクノロジー情報設定表示46の矢印46a、46bを押すことで、導体層仕様以外の各種テクノロジー情報(配線パターン間のクリアランスなど)を選択し設定することが可能である。そして、選択したテクノロジー情報の種別名が、設定対象46cに表示される。
上記仕様の選択項目46dには、複数の仕様が表示される。そのため、設計者は、複数の使用の中から所望の仕様を選択し、仕様の右側に示されている印46eと関連づけたいオブジェクトについて三次元表示上でマウス18を用いて選択する。
即ち、図25(b)に示すように、符号48で示す線で仕様とオブジェクトとを結ぶようにするものである。
ここでは、導体層仕様の中の多層高密度ポジと三次元表示された導体層1のオブジェクトを選択し、導体層1の導体層仕様を多層高密度ポジとして設定しているようすを示している。
設定後は、図25(b)に示すように、導体層仕様と三次元表示された導体層が線で結ばれるため、導体層に設定されている仕様を三次元設計を行いながら瞬時に確認することができるものである。
上記したように、テクノロジー設定においては、三次元設計画面上で設計仕様を容易に設定することができるものである。
また、テクノロジー設定においては、設計中の電子基板の層の構成を容易に設定することが可能であるため、以下に説明する。
なお、電子基板の構成として、導体層と導体層との間には絶縁層を設けるように構成されているものである。
本発明による三次元電気設計装置10においては、導体層と絶縁層とをグループ化して表示および取り扱うようにしているものであるが、その詳細については後述するものとする。
例えば、図26の三次元表示の絶縁層2と導体層3との間に示す矢印50の位置に層を追加する場合、はじめに、テクノロジー情報設定表示46の中の追加ボタン52をマウス18を用いてクリックする(図26(a)に示す(i)を参照する。)。その後、絶縁層2をクリックし(図26(a)に示す(ii)を参照する。)、続けて、絶縁層3をクリックする(図26(a)に示す(iii)を参照する。)。
こうした操作は、(ii)でクリックした対象と(iii)でクリックした対象との間に層を追加するという意味を成すものである。
即ち、(i)→(ii)→(iii)の順に連続してクリックする上記の操作を行うことにより、図26(b)に示すように、新たな導体層および新たな絶縁層が挿入されるものである。
そして、層の追加ボタン52をクリックした後、三次元表示において層を追加したい位置の上下に存在する層をそれぞれ連続してクリックすることにより、クリックされた層の間に層を追加するものと検知することができるものである。
こうした場合においても、絶縁層の設計情報は、従来の文字情報が記載されたエディタ画面を表示することなく、三次元電気設計装置10によれば、上記したテクノロジー情報設定によって三次元表示の設計データ上で設定可能となっている。
上記新たに追加された絶縁層の設計情報の設定方法としては、絶縁層の厚さを設定する場合、絶縁層の「厚さ」と表示されている箇所をマウス18で選択するとカーソルが表示され、キーボード22から数値を入力することができるようになる(ここでは、例えば、0.01600と入力する)。また、絶縁層の材質を設定する場合は、「材質」と表示されている箇所をマウス18で選択と、材質メニュー54が表示されるため、材質メニュー54の中から材質を選択することができる(ここでは、例えば、材質Dを選択する)。
図26(c)においては、追加した絶縁層の厚さを0.01600、材質を材質Dと設定した状態を示しているものであるが、さらに、図25で説明した導体層仕様の設定も行うことで、追加した絶縁層とともに追加された導体層を「多層高密度ネガ」と設定することができる。
また、絶縁層が有する物理的な形状の情報についても、設定した厚さに対してリアルタイムに変更されるものである。即ち、設定した絶縁層の厚さ=0.016とデフォルト設定である倍率10倍との両方の条件が反映され、「絶縁層厚さ0.016×倍率10倍」の状態で表示されるものである。
上記したように、図26(a)(b)(c)においては、導体層と絶縁層とがグルーピングされており、導体層と絶縁層との間には隙間なく1セットとして表示されている。
これは、電子基板は、絶縁層である絶縁基板の表面に導体層である導体を形成して製造されることに由来する。
導体層と導体層との間も、必ず絶縁層によって絶縁された設計をする必要があるため、導体層と絶縁層とを1セットとしてグルーピングした方が、いずれの絶縁層の表面に導体パターンを形成するかを把握することができ、導体パターンを形成する絶縁基板がないなどの設計ミスも低減できるものである。そのため、本発明による三次元電気設計装置10においては、導体層と絶縁層とをグルーピングして表示することとする。
例えば、図27に示すように、導体層1と絶縁層1との2つの層が1セットであり、導体層2と絶縁層2との2つの層が1セットであり、絶縁層3は上方側に導体層3と下方側に導体層4と2つの層とグルーピングされて3つの層が1セットであるように設計されており、合計3セットで表示されている。
各セットの間は、上記において説明した三次元表示のデフォルト設定画面において絶縁基板の間隔で指定した距離を設けて配置された状態で表示されている。
こうした導体層と絶縁層とを1セットにする操作方法を、以下に図27を参照しながら説明する。
図27(b)では、導体層2の側面をマウス18の右ボタンでクリックし、表示されたメニュー60から「上にコピー追加」をマウス18で選択した状態を示す。ここで、「上にコピー追加」とは、選択された導体層よりも上層に導体層2と同じ導体層および絶縁層がコピーされるものである。
この操作により、図27(c)に示すように、導体層2の上方側に新たな導体層3と絶縁層3が追加(コピー)されている。
この際、同時に、導体層3および絶縁層3を挿入するためのスペースを確保するため、導体層1および絶縁層1が自動で上方側へ移動し、また、導体層2および絶縁層2が自動で下方側へ移動して、上記において説明した三次元表示のデフォルト設定で指定した「絶縁層間の間隔」が確保された状態で表示される。
コピーされた導体層3および絶縁層3の設計仕様(絶縁基板の厚さや材質、導体層仕様など)は、導体層2および絶縁層2と同一な設計仕様でコピーされるため、変更が必要な場合は、以後必要に応じて変更するようにする。
なお、新たにコピーされた導体層および絶縁層においては、コピー元の層に配置されているオブジェクト(配線パターン、部品、サーマルランドなど)はコピーされず、層の設計仕様のみがコピーされ表示される。
そして、上記図27(b)においては、メニュー選択時に「上にコピー追加」を選択したものであるが、例えば、メニューのうち、「下にコピー追加」を選択した場合は、選択した層の下方側に新たな層がコピーされ追加される。
また、メニューのうち、「上に追加」や「下に追加」を選択した場合は、材質などの設計仕様はコピーされず、設計仕様が未設定の状態で単に層の追加のみが行われるものであり、選択した層の上方側もしくは下方側に新たな層が追加される。
このような場合においては、導体層Aを選択して表示されたメニュー60の中から、「下の絶縁体とセット」を選択すると、図28(b)に示すように、導体層Aの下方側にある絶縁層Aとグルーピングされ、1セットとして認識されて隙間なく表示される。
なお、上記した導体層および絶縁層における設定について、本発明による三次元電気設計装置10では、設計ミスがあった場合、図29(a)に示すようにエラー表示されるようになされている。
図29(a)では、導体層Aと導体層Bが直接接触するように上下に配置されており、こうした場合、導体層が絶縁されていない状態になっている。そのため、本装置が設計ミスであることを検知し、ERRORと表示している。
こうした警告により、電気設計上のミスを事前に発見することが可能となっている。
さらにまた、断面プレートの中央部に表示されている回転球66を、マウスで縦横に回転させると、断面プレート64が回転して自由な角度で切断した場合の断面形状を確認することが可能となる。
次に、図30を参照しながら、三次元表示のテクノロジー情報設定に関連するテクノロジー情報のデータ構造について説明する。
ここで、上記したように、テクノロジー情報とは、電子基板や半導体パッケージの層構成や高さ方向の構造の情報、各層および各基板の厚さ情報、電気設計時に用いる部品であるランドレジスト、ビア、ホール径などの大きさや形状情報、配線パターンの幅情報、部品配線パターンやビア間のクリアランス情報、各基板属性であるネガ、ポジ、ネガポジなどの設計仕様情報を主とする設計情報を指すものとする。
本発明による三次元電気設計装置10では、新たな設計が開始されると、共有設定に記憶されているテクノロジー情報を読み込み、新たに行われる設計に関する設計データ内に、そのテクノロジー情報を記憶し、新たな設計データを作成するものである。
例えば、図30(a)に示す例では、新規作成を行う際に表示画面16にはメニュー70が表示される。こうしたメニュー70の中から新規設計を選択すると、設計データAというデータが新たに作成される。
そして、共有設定が記憶されているデータからテクノロジー情報を読み込み、上記設計データA内にもテクノロジー情報を記憶することを示している。
こうしたテクノロジー情報には、上記において説明した設計仕様に関わる情報が記憶されており、その一例を図30(b)を参照しながら説明する。
設計データA内に記憶されたテクノロジー情報には、テクノロジー情報の種別情報として多層高密度ポジ、多層高密度ネガ、多層高密度ネガポジ、2層低密度ポジおよび2層低密度ネガの5種類の種別が記憶されている(この5種類の種別は、あくまでも例であり、この5種類に限られるものではない。)。
また、種別情報72の多層高密度ポジには、詳細情報74として、ネガ/ポジ属性をネガとする設定の他に、配線パターン幅の設定値や、クリアランスの設定値の情報などが記憶されるものである。
そして、上記図25および26において、テクノロジー情報設定表示46を表示しながら各層にテクノロジー情報を設定する場合の操作について説明したが、その際に表示画面16上に表示されるテクノロジー情報設定表示46は、上記において説明したテクノロジー情報の種別情報72の内容が表示されるものである(図31(a)参照。)。
より詳細には、例えば、図31(b)に示すテクノロジー情報の詳細情報74で記憶しているネガ/ポジ属性はネガであり、部品と部品のクリアランスは0.250mmであるなどの仕様が、種別情報72において多層高密度ポジが選択された層の全てに設計仕様として反映されることになるものである。
そのため、図31(a)の例では、設計画面で導体層1が多層高密度ポジに設定されているので、導体層1の仕様は、部品と部品のクリアランスは0.250mmなど詳細情報74に設定された値に設定されることとなる。
また、上記従来の設定画面においては、文字による情報のみが表示され、かつ、設計データについても二次元で表示される設計データのみを参照しながら設計していたため、例えば、絶縁層の厚さを0.016とするところを0.16と一桁間違えて入力するなどのミスを見落としやすいものであったが、本発明による三次元電気設計装置10においては、三次元形状の設計データを用いて視覚的に確認しながらテクノロジー情報の設定が可能であるため、上記したような絶縁層の厚さを間違えるなどのミスを瞬時に発見することが可能となり、設計ミスを軽減することが可能である。
次に、図32を参照しながら、二次元表示と三次元表示とのシームレスな表示切替えおよび電気設計特有の三次元表示が可能な本発明による三次元電気設計装置10を用いて、高さ方向の構造を生かした差動配線機能の一例について説明する。
まず、図32(a)に示すように、表示画面16上に電気設計データを二次元表示した状態から、2本の差動配線を2つの層にわたって配線させる方法を説明する。
図32(a)は、設計データを二次元表示した状態で、差動配線に用いられる端子として端子Aと端子Bが設定されている場合、端子Aと端子Bとは電気的に結線すべきであるものとして認識されるものである。しかしながら、図32(a)に示す状態は、未結線であるため、端子Aと端子Bとの間に結線が必要であることを示す破線のラバーバンドが表示されている。
次に、端子Bの方向へマウス18を動かしながら、マウス18のホイールボタン18aをダブルクリックすると、設計データが二次元表示から三次元表示へシームレスに切り替わる。
ここで、図32(b)に示す三次元表示から、導体層1上の端子A-B間に配線される差動配線が、マウスポインター18bの移動に伴い、ラバーバンド(L1)も追従して配線されているようすがわかる。
なお、ラバーバンドL1は、信号名を「sig1+」とするものとし、こうした信号名は各配線に対して設計データとして記憶されているものとする。
こうしたラバーバンドL2は、信号名を「sig1-」とするものとする。
そのため、上記差動配線においては、ラバーバンドL1の信号名とラバーバンドL2の信号名とが同一であるため、ペアの配線であることを自動判定することが可能である。
そして、図32(b)、(c)および(d)に示すように、ペアとなる配線を自動認識して差動配線を実行することが可能となっている。
このように、配線パターンの通過点「P1」をクリックすると、ラバーバンドL1では端子AからP1まで配線パターンが引かれる。これにともない、同時にラバーバンドL2においても、ペアとなる配線の通過点P1がクリックされたことを検出し、端子CからP2までの配線が自動的に行われた状態になっている。そして、ここでは、P2と端子Bとの間は、まだ配線されていないためにラバーバンドが表示されている。
なお、端子Aからの出発する配線は、自動的に45度で配線されるように設定している。
そして、図32(d)では、ラバーバンドL1の通過点P1をクリックした後に、端子Bをクリックすることで、配線の確定が行われ、端子A-B間の配線が完了した状態となっている。
また、同時に、ラバーバンドL2においても、P2から端子Cまでの配線および導体層1と導体層2との間のビアの発生が自動的に行われ、端子C-D間の配線が完了した状態となっている。そして、上記のようにして配線が完了すると、未結線であることを示すラバーバンドは非表示となる。
即ち、いずれの層に配線が施されているかや、多層基板においてビアがどの層間に形成されているかなどの判断を瞬時に視覚的に確認することが可能であるため、設計ミスが軽減される。
さらに、三次元表示の状態で差動配線する際に、ペアとなる接続を自動で認識し配線するため、設計効率も向上するものである。
次に、ステップS3304において、上記ステップS3302において選択された端子もしくはラバーバンドに付与された信号名を読み込む処理が行われる。
ここでは、上記図32において説明したラバーバンドに付与された「sig1+」や「sig1-」などの信号名を読み込む処理が行われる。
ここで、上記において読み込んだ信号名の末尾がマイナスであったものとすると、ステップS3306においてYesと判断され、ステップS3308に進む。
次に、ステップS3308において、信号名の末尾「-」を「+」に変えた差動の信号を編集中の設計データから探す処理が行われる。
次に、ステップS3310の判断処理において、ステップS3308において末尾の異なる差動の信号が検出されたか否かの判断処理が行われる。
ここでは、ステップS3310において、差動ペアの信号が存在すると判断されたものとして、ステップS3312に進む。
そして、ステップS3312においては、差動配線を開始する処理が行われる。
次に、ステップS3314においては、差動配線を表示し、配線を終了する処理が行われる。
こうして、差動配線の処理フローは終了する。
ステップS3316において、さらに、読み込んだ信号名の末尾が「+(プラス)」であるか否かの判断処理が行われる。
ここで、読み込んだ信号名の末尾が「+(プラス)」であったものとすると、ステップS3316においてYesと判断され、ステップS3318に進む。
また、ステップS3318においては、信号名の末尾「+」を「-」に変えた差動の信号を編集中の設計データから探す処理が行われる。
次に、ステップS3310の判断処理において、ステップS3318において末尾の異なる差動の信号が検出されたか否かの判断処理が行われる。
ここでは、差動ペアの信号が存在しなかったものとすると、ステップS3310においてはNoと判断され、ステップS3320に進む。
そして、ステップS3320では、「差動の配線がありません」のメッセージを表示する処理が行われる。
そして、差動配線の処理フローは終了する。
ここでは、信号名に+(プラス)もしくは-(マイナス)の記号がないものと判断した結果より、選択された端子もしくはラバーバンドは1本の配線と判断し、1本の配線を行うものである。
そして、ステップS3324に進み、配線を表示し、配線を終了する処理が行われる。
こうして、差動配線の処理フローは終了する。
光ファイバーなどの高速な通信をブロードバンドと称するものであるが、そうしたブロードバンドに用いる差動配線は、従来、同一層で配線されていたが、本装置によって複数の層を用いて16本のバスを差動配線する一例について説明する。
ここで、上記16本のラバーバンドの信号名は、「sig1+」「sig2+」「sig3+」「sig4+」「sig5+」「sig6+」「sig7+」「sig8+」と「sig1-」「sig2-」「sig3-」「sig4-」「sig5-」「sig6-」「sig7-」「sig8-」とするものとし、上記信号名は『sig[1-8]+』と『sig[1-8]-』という簡略化された表記で信号名を表示している。
そして、線分P1-P2と上記ラバーバンドとが交差する領域の接続について、配線指示がなされたものと認識される。さらに、上記の線分P1-P2をマウス18を用いてドラッグすると、その移動に伴い、16本のバスの差動配線が開始され、マウス18の移動に伴い差動配線開始の指示がなされる。
従って、図34(b)では、16本のバスの配線が開始され、マウス18の移動に伴いラバーバンドが追従している状態を示している。
その際、図32(c)および(d)に示した例と同様に、信号名の末尾「+」「-」以外の部分が同一の接続がペアであることを三次元電気計算装置10が自動認識することで、ペアの差動配線が配線される(例えば、「sig1+」と「sig1-」がペアであることを認識する)。
より詳細には、図34(c)に示すように、信号名「sig1+」~「sig8+」を有する8本の配線、即ち、sig[1-8]+が導体層1に配線され、また、信号名「sig1-」~「sig8-」を有する8本の配線、即ち、sig[1-8]-が導体層2に配線され、ペアとなる配線が上下に隣接する層である導体層1と導体層2とに配線されるようになる。
また、こうした上下層においてペアで配線される配線は、sig1+の配線パターンとsig1-の配線パターンとは、各層において同じ位置に配線されるものである。即ち、XY面でみた場合同じ座標に配線されるため、基板上面から見ると重なった状態で配線されている。
また、上記差動配線によって導体層2へ配線する際に、ファンアウト処理(端子から配線パターンで引き出しビアを発生する処理)が自動で行われ配線されている。
即ち、図34(c)に示すように、下層である導体層2に配線された配線パターンの端部は、上層である導体層1のオブジェクトに接続するように発生させたビアを介して、上記導体層1と電気的に接続しているものである。
このように、16本の配線のすべてを同一層に配線する場合、図35(a)に示す部品Aを基板のより内側に移動する必要があるが、部品Aを基板のより内側に移動するためには、移動先である配置スペースを確保する必要があるため、それに伴い、基板全体の部品配置や配線を変更する必要が生じたり、膨大な設計時間を費やす必要が生じるなどの問題点を招来することとなる。
また、上記の例に限らず、図35(a)に示すような、同一層での差動配線は、広い配線スペースを必要とするために部品の配置位置や配線ルートが限定されてしまうが、本発明の図35(b)のように配線に必要なスペースを上下層で2分し、1/2の幅で配線した方が、部品の配置位置や配線ルートの選択肢が増え設計効率がよい。
近年の電子基板は、基板の厚さも薄くなってきており、上下層で差動配線した方がカップリング性能が良い、即ち、電磁妨害(Electro Magnetic Interference:EMI)を低減する効果が高いという利点もあるため、前述で説明した3D表示によって配線及びビアの高さ方向の構造を確認しながら、かつ、容易に上下層で差動配線をする機能が必要となる。
近年の電気製品は、小型化や薄型化の需要が高まり、それに伴い電子基板や半導体パッケージのさらなる高密度化が求められている。電子基板をより高密度化するために、電子基板の表面に実装していた電子部品を電子基板の内層に実装することが可能な部品内蔵基板を容易に設計する技術が求められている。
本発明による三次元電気設計装置10は、部品内蔵基板を容易に設計するための機能を備えているものである。
図36(a)に、電子基板(以下、適宜に基板と称する。)の表面に電子部品(以下、適宜に部品と称する。)が実装された状態を示す。
例えば、本発明による三次元電気設計装置10においては、部品を基板の内層へ移動して基板に部品を内蔵する場合には、三次元表示の設計画面上において、移動対象である部品を移動先である層へマウスを用いてドラッグすることにより移動が行われる。
即ち、図36(a)においては、部品Aをマウスで選択しドラッグ移動することにより、図36(b)に示すように、部品Aは第4層に移動されるものである。
また、部品Aの層間の移動に伴い、基板の内層へ部品を実装する際に必要なキャビティが自動で生成されるようになされている。ここで、キャビティとは、多層基板内に部品を埋め込むための空間を有するくぼみもしくは穴のことを指すものであり、形成したくぼみもしくは穴に部品を埋め込むものである。こうしたくぼみもしくは穴であるキャビティに部品を埋め込んだあとは、部品の周辺に残る空間に樹脂を流し込むことにより内蔵した部品を固定するものである。
本発明による三次元電気設計装置10においては、図36(b)に示すように、部品を基板内部に移動すると、その部品のサイズに適したキャビティが部品周辺に自動的に形成されるものである。
図36(b)に示す例においては、部品Aと配線パターンを介して接続された部品Xおよび配線パターンZとが部品Aとともに内層へ移動している。
一方、部品Yは、部品Aと電気的な接続がないため移動されないものである。
また、移動指示が行われた部品がキー部品ではなく、抵抗やコンデンサーなどの受動部品であった場合には、周辺の部品は移動せずに選択された部品のみが移動するようになされている。
ここでは、上記において説明した基板に内蔵された基板内蔵部品に対して電気的接続を行う方法について説明する。
図37(a)に示すように、基板内蔵部品の配線を行うためには、内蔵部品の端子からビアを介して第1層に配線を引き出して配線を行う方法と、図37(b)に示すように、内蔵部品を配置した層にパッドを発生させて配線する方法などが挙げられ、何らかの方法で内蔵部品を配線する必要がある。
そのため、本発明による三次元電気設計装置10においては、図37(b)に示すように、配線を行う基板内蔵部品を選択し、表示されたメニューの中から接続方法を選択できるようにした。
より詳細には、図37(b)に示すように表示されたメニュー80の中より、接続方法の指定を選択すると、図38(a)に示す接続方法の選択画面82が表示される。この接続方法の選択画面82においては、基板内蔵部品に対して行う配線の接続方法を選択できるようになされている。
ここでは、ポインタ18cを用いてクリックすることにより、下側パッド接続を選択した状態を示している。
ここで、図38(b)に示す部品データベースには、部品型名を「RMC1/16K」として登録した部品の形状と接続方法を選択した際に発生させる接続パッドおよび接続ビア形状を示すものであるが、「RMC1/16K」が基板内蔵部品となる場合には、図38(b)に示す形状の接続パッドおよび接続ビアとが、それぞれ、部品端子からの相対位置として図38(b)に示す位置の配置で自動発生させるものである。
なお、こうした部品データベースは外部記憶装置24に記憶されているものを読み出すものである。
このようにして、基板内蔵部品を層間へ移動するに伴い、接続先に配設するための接続パッドおよび接続ビアを半自動的に発生させるものである。
次に、基板内部に部品を内蔵する場合に用いられるデータ構造について説明する。
本実施の形態においては、図39に示すように設計データ内に部品情報、キャビティクリアランス情報およびオブジェクト情報とが記憶されている。
ここで、部品情報としては、各部品の情報及び各部品の形状データが記憶されている。
また、キャビティクリアランス情報としては、部品の種別に対応したキャビティ外形のクリアランス値が記憶されている。
さらにまた、オブジェクト情報としては、絶縁基板など部品以外のオブジェクトの情報および各オブジェクトの形状データが記憶されている。
こうした設計データに記憶されている情報を用いて、基板内層への部品の内蔵が行われる。
例えば、図39に示す部品情報に記憶されている部品No.1が選択され、内層へ移動する操作が行われた場合、部品No.1の部品種別は半導体であるため、キャビティクリアランス情報から半導体のクリアランス値を読み出す。
この場合、半導体のクリアランス値は、x方向のクリアランス値=0.3mm、y方向のクリアランス値=0.4 mm、z方向のクリアランス値=0.5 mmであるため、部品の外形からx方向に0.3 mm、y方向に0.4 mm、z方向に0.5 mmをそれぞれ延長した外側となる形状でキャビティを発生させる。
そして、図39に示す設計画面のように、キャビティが2層から3層にわたる場合には、オブジェクト情報内のオブジェクト形状データで示すように、2層と3層の絶縁基板にそれぞれキャビティを発生する仕組みとなっている。
また、上記のように2層と3層の絶縁基板にキャビティが発生する際、図39の例においてはオブジェクト情報のグループ部品No.に対象となる内蔵部品として、グループ部品No.を1として記憶している。
これにより、内蔵部品である部品No.1と絶縁基板のキャビティがグルーピングされ、内蔵部品を移動するとキャビティも追従して移動することになる。
はじめに、設計者により、対象部品を選択し基板内層に移動配置する操作が行われると、キャビティ発生の処理フローが開始される(ステップS4002)。
次に、ステップS4004において、対象部品の部品種別を部品データベースから読み込む処理が行われる。
ここでは、移動対象である部品について、設計データの中から部品種別を取得する処理が行われる。
ここでは、図36(a)および(b)において説明したように、部品種別がその基板の主要となる半導体などの能動部品(キー部品)か否かの判断が行われる。本実施の形態においては、部品種別が半導体であるものとすると、ステップS4006の判断処理においてはYesと判断され、ステップS4008に進む。
そして、ステップS4008においては、対象部品の接続情報(配線パターン)を読み込む。
ここでは、対象部品の配線状況について確認する処理が行われる。
次に、ステップS4010においては、読み込んだ接続情報に接続されている周辺部品を検知する処理が行われる。
ここでは、対象部品に接続されている部品の詳細が確認される。
次に、ステップS4012において、検知した周辺部品を対象部品と同一層に移動する処理が行われる。
即ち、設計者によって選択された対象部品の移動先へ、周辺部品の移動が行われる。そして、移動先の層においては、移動前の対象部品および周辺部品と同一状況が再現されるように配置される。
ここでの処理においては、移動先の層において、移動した周辺部品と対象部品とが接続されるように改めて配線が行われるものである。
そして、ステップS4016において、移動した全部品のキャビティ間のクリアランス値を部品データベースから読み込む処理が行われる。
ここでは、上記において図39を用いて説明したように、設計データベースより、移動した部品の部品種別をもとにしたキャビティクリアランス情報から各クリアランス値を読み込む処理が行われるものである。
次に、ステップS4018では、ステップS4016において読み込んだ各クリアランス値をもとに、読み込んだクリアランス値で移動した全部品にキャビティを発生する処理を行い、キャビティ発生の処理フローを終了する。
図36(a)および(b)において説明したように、移動対象となる部品がキー部品でない場合、周辺の部品を対象部品とともに移動する必要がないため、対象部品のみを移動し、ステップS4016以降の処理を施すものである。
図41には、内蔵部品の接続の処理フローが示されている。
ステップS4102では、設計者により、対象部品を選択し、接続方法の選択画面から特定の接続方法を選択する操作を行うと、内蔵部品の接続の処理フローが開始される。
この処理においては、図37(b)に示すメニュー80の中から接続方法の指定を選択したことにより表示された接続方法の選択画面82の中から所望の接続方法を選択する操作を指すものである。
次に、ステップS4104においては、選択した接続方法の情報が読み込まれる処理が行われる。
ここでは、接続方法の選択画面において選択した接続の種類が読み込まれる。
そして、ステップS4106においては、部品データベースから対象部品の部品型番と一致する部品を検索する処理が行われる。
ここでは、上記ステップS4106において検出された対象部品の部品型番に対応する、図38(b)に示すような対象部品の接続パッドおよび接続ビアの読み込みが行われる。
そして、ステップS4110においては、選択した接続方法で、部品データベースから読み込まれた接続パッドおよび接続ビアを、読み込まれた部品端子からの相対位置に発生させる処理が行われる。
ここでは、所望の移動先である層に配設された対象部品、接続パッドおよび接続ビアが、移動前の対象部品に接続されていたものと同様の方法で対象部品に接続されるものである。
上記において説明したように、本発明による三次元電気設計装置10によれば、層間移動した基板内蔵部品に対して、キャビティが自動的に形成され、かつ、接続方法を選択するだけで接続パッドおよび接続ビアを発生させることができるため、部品内蔵基板を容易に設計することが可能となる。
即ち、従来の二次元電気設計CADにおいては、図42(a)の二次元電気設計CADの部品内蔵基板の設計手順に示すように、多層基板の内層に部品を配置する際、各層ごとに設定を行う必要があり、多くの手順を踏まなければならないものであった。
また、従来の二次元電気設計CADの設計画面においては、図42(b)に示すように、電子基板を上方側から見た二次元形状で表示されるため、目視しただけでは高さ方向の情報を把握することが困難であった。
さらに、どの層に内蔵部品が配置されているか、あるいは、内蔵部品のキャビティがどの層にわたって配置されているかを判断することは目視するだけでは困難であり、また瞬時に判断することが難しいものであった。
また、電気設計データを三次元表示し、キャビティがどの層にわたり配置されているかなどの高さ方向に関する情報を視覚的に確認しながら設計を行うことができ、設計ミスを軽減させることが可能となる。
以上において説明したように、本発明による三次元電気設計装置10によれば、電子基板の電気設計画面において、二次元表示および三次元表示を容易に切り替え可能にすることで、断線や配置ミスといった設計ミスを瞬時に確認でき、電気設計の仕様に準じた設計が確保できているか否かを容易に判断できるようになる。
(2)上記した実施の形態においては、表示画面上に二次元表示と三次元表示とを選択し表示するようにしたものであるが、それに限られるものではないことは勿論であり、二次元表示と三次元表示とを同一画面上に並べて表示してもよいものである。
(3)上記した実施の形態ならびに上記した(1)および(2)に示す変形例は、適宜に組み合わせるようにしてもよい。
12 CPU
14 内部記憶装置
16 表示装置
18 マウス
20 タッチパッド
22 キーボード
24 外部記憶装置
30 カメラ
Claims (12)
- 三次元空間を用いた電子基板の電気設計装置であって、
多層の電子基板を構成する所定の層に対して、前記層を視認する際の視点位置を示す第1の位置座標と視線方向を示す第1の向き座標とを設定する設定手段と、
前記設定手段により設定した第1の位置座標と第1の向き座標とに基づいて、前記層を視認した際の状態の前記電子基板の三次元表示画像の生成を制御する制御手段と、
前記制御手段の制御により生成した三次元表示画像を表示する表示手段と、
前記表示手段により表示した三次元表示画像上において前記電子基板の電気設計を行う編集手段と
を有することを特徴とする電気設計装置。 - 請求項1に記載の三次元空間を用いた電子基板の電気設計装置において、
前記設定手段は、前記電子基板を二次元表示する際の視点位置を示す第2の位置座標と視線方向を示す第2の向き座標とを設定し、
前記制御手段は、前記設定した第2の位置座標と第2の向き座標とに基づいて、前記電子基板を視認した際の状態の前記電子基板の二次元表示画像の生成を制御し、
前記表示手段は、前記制御手段の制御により生成した二次元表示画像を表示する
ことを特徴とする電気設計装置。 - 請求項2に記載の三次元空間を用いた電子基板の電気設計装置において、
前記制御手段は、前記三次元表示画像と前記二次元表示画像とを選択し表示するように前記表示手段を制御する
ことを特徴とする電気設計装置。 - 請求項1に記載の三次元空間を用いた電子基板の電気設計装置において、
前記制御手段は、前記電子基板における設計データの高さ方向の位置または寸法を可変して前記三次元表示画像の生成を制御する
ことを特徴とする電気設計装置。 - 請求項1に記載の三次元空間を用いた電子基板の電気設計装置において、
前記制御手段は、前記電子基板を構成する層の間隔を可変して前記三次元表示画像の生成を制御する
ことを特徴とする電気設計装置。 - 請求項1に記載の三次元空間を用いた電子基板の電気設計装置において、
前記制御手段は、前記電子基板を構成する層の高さ方向の寸法を可変して前記三次元表示画像の生成を制御する
ことを特徴とする電気設計装置。 - 請求項1に記載の三次元空間を用いた電子基板の電気設計装置において、
前記表示手段は、前記電子基板の設計に用いる仕様情報を三次元表示された電子基板とともに表示し、
前記編集手段は、前記仕様情報と前記電子基板とを関連付け、前記仕様情報を前記電子基板の表示に反映するように前記表示手段を制御する
ことを特徴とする電気設計装置。 - 請求項1に記載の三次元空間を用いた電子基板の電気設計装置において、
前記編集手段による前記電子基板を構成する電子部品の層間の配置移動に伴い、前記制御手段は、前記編集手段によるキャビティの発生または移動を制御する
ことを特徴とする電気設計装置。 - 請求項1に記載の三次元空間を用いた電子基板の電気設計装置において、
前記編集手段による前記電子基板に差動配線する配線パターンの一方の配線に伴い、前記制御手段は、前記配線した層の隣接した層に他方を配線するように制御する
ことを特徴とする電気設計装置。 - 三次元空間を用いた電子基板の電気設計装置によって設計する電気設計方法において、
多層の電子基板を構成する所定の層に対して、前記層を視認する際の視点位置を示す第1の位置座標と視線方向を示す第1の向き座標とを設定し、
前記設定した第1の位置座標と第1の向き座標とに基づいて前記層を視認した際の状態を前記電子基板の三次元表示画像として三次元表示し、
前記三次元表示画像上において前記電子基板の電気設計を行う
ことを特徴とする電子基板の電気設計方法。 - 請求項1、2、3、4、5、6、7、8または9のいずれか1項に記載の三次元空間を用いた電子基板の電気設計装置をコンピューターとして機能させるためのプログラム。
- 請求項11に記載のプログラムを記録したコンピューター読み取り可能な記録媒体。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US14/007,886 US9710587B2 (en) | 2011-10-20 | 2012-10-04 | Electric-substrate electrical design apparatus using three-dimensional space, electrical design method, program and computer-readable recording medium |
EP12840939.8A EP2770448A4 (en) | 2011-10-20 | 2012-10-04 | ELECTRICAL DEVICE FOR DESIGNING AN ELECTRONIC SUBSTRATE IN A THREE-DIMENSIONAL SPACE, ELECTRICAL DESIGN PROCESS, PROGRAM AND COMPUTER-READABLE RECORDING MEDIUM |
JP2013539605A JP6162043B2 (ja) | 2011-10-20 | 2012-10-04 | 三次元空間を用いた電子基板の電気設計装置、電気設計方法、プログラムおよびコンピューター読み取り可能な記録媒体 |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011-230346 | 2011-10-20 | ||
JP2011230346 | 2011-10-20 |
Publications (1)
Publication Number | Publication Date |
---|---|
WO2013058117A1 true WO2013058117A1 (ja) | 2013-04-25 |
Family
ID=48140769
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
PCT/JP2012/075755 WO2013058117A1 (ja) | 2011-10-20 | 2012-10-04 | 三次元空間を用いた電子基板の電気設計装置、電気設計方法、プログラムおよびコンピューター読み取り可能な記録媒体 |
Country Status (4)
Country | Link |
---|---|
US (1) | US9710587B2 (ja) |
EP (1) | EP2770448A4 (ja) |
JP (1) | JP6162043B2 (ja) |
WO (1) | WO2013058117A1 (ja) |
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- 2012-10-04 JP JP2013539605A patent/JP6162043B2/ja active Active
- 2012-10-04 EP EP12840939.8A patent/EP2770448A4/en not_active Ceased
- 2012-10-04 US US14/007,886 patent/US9710587B2/en not_active Expired - Fee Related
- 2012-10-04 WO PCT/JP2012/075755 patent/WO2013058117A1/ja active Application Filing
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Also Published As
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---|---|
EP2770448A1 (en) | 2014-08-27 |
US20140303939A1 (en) | 2014-10-09 |
EP2770448A4 (en) | 2015-06-03 |
US9710587B2 (en) | 2017-07-18 |
JPWO2013058117A1 (ja) | 2015-04-02 |
JP6162043B2 (ja) | 2017-07-12 |
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Legal Events
Date | Code | Title | Description |
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121 | Ep: the epo has been informed by wipo that ep was designated in this application |
Ref document number: 12840939 Country of ref document: EP Kind code of ref document: A1 |
|
ENP | Entry into the national phase |
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|
WWE | Wipo information: entry into national phase |
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|
WWE | Wipo information: entry into national phase |
Ref document number: 2012840939 Country of ref document: EP |
|
NENP | Non-entry into the national phase |
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