TW201351175A - 印刷電路板的線路佈局方法、電子裝置及電腦可讀取記錄媒體 - Google Patents

Abstract

本發明提供一種印刷電路板的線路佈局方法，適用於電子裝置。所述方法包括下列步驟。首先，提供參數設定介面以接收佈局層參數以及複數佈局參數。其次，根據佈局層參數決定信號層、第一限制層與參考層，其中第一限制層位於信號層與參考層之間且信號層具有第一信號線。其後，於第一限制層產生對應第一信號線的第一抑制區域。接者，排除在第一抑制區域內的線路佈局。藉此，可於線路佈局設計時，即時依據線路品質的需求自動建立對應的抑制區域，進而可提高線路佈局的設計品質與效率。

Description

印刷電路板的線路佈局方法、電子裝置及電腦可讀取記錄媒 體

本發明有關於一種線路佈局方法其電子裝置，且特別是一種印刷電路板的線路佈局方法、其電子裝置以及電腦可讀取記錄媒體。

一般來說，於印刷電路板(printed circuit board，PCB)的線路佈局設計時，需依據產品所需的設計要求對特定的信號線依據其屬性，例如，特性阻抗線(single-end trace)或差動阻抗線(differential trace)來做相應的阻抗控制(如配置對應的線寬、線距、長度、厚度等)，以獲取所需的信號傳輸品質。

而於線路佈局設計時，信號線所對應到的參考銅箔平面層別無論相鄰或不相鄰皆會對信號線所控制的阻抗值有決定性的影響。因此，當印刷電路板上信號線所對應到的參考層別有誤時，即會導致特定信號線的阻抗值變異偏移或有誤，進而影響信號線的傳輸品質與穩定度，導致產品運作時會發生系統不穩定，甚至是無法做動的情況。從而使印刷電路成品成為報廢品，增加產品研發的時間與成本。

然而現行的印刷電路板設計軟體對上述問題的抑制方式需靠操作者針對每一個阻抗控制的信號線，在非對應的銅箔平面手動做出抑制區域，以避免信號線阻抗值的變異。此外，每當變更線路佈局時，設計者又需要重新的對一個信號線、一個信號線一次進行抑制區域的修正調整，如此既降低設計效率，同時容易造成操作者的遺漏。另外， 檢測方式也需靠操作者依序進行檢查，因此極易造成誤判或漏查，從而使所設計之產品運作異常，增加產品製作成本。

有鑑於此，本發明實施例提供一種印刷電路板的線路佈局方法。此印刷電路板的線路佈局方法可於線路設計時，主動依據信號品質的需求，即時地於線路佈局中建立對應的抑制區域，藉此可提高線路佈局的設計品質與效率，進而增加成品的良率。

本發明實施例提供一種印刷電路板的線路佈局方法，適用於一電子裝置。所述方法包括下列步驟。首先，提供參數設定介面以接收佈局層參數以及複數佈局參數。其次，根據佈局層參數決定信號層、第一限制層與參考層。第一限制層位於信號層與參考層之間且信號層具有第一信號線。其後，於第一限制層產生對應第一信號線的第一抑制區域。隨後，排除在第一抑制區域內的線路佈局。

在本發明其中一個實施例中，上述第一限制層產生對應第一信號線的抑制區域的步驟包括依照該些佈局參數設定第一抑制區域的範圍，其中第一抑制區域涵蓋第一信號線在第一限制層的正投影區域。

在本發明其中一個實施例中，上述方法更包括於第一信號線上的表面黏著元件接腳的周圍設置接腳抑制區域。接著，根據佈局參數決定接腳抑制區域的範圍。而後，排除接腳抑制區域內的線路佈局。

在本發明其中一個實施例中，上述方法更包括於第一信號線上的穿孔接腳的周圍設置穿孔接腳抑制區域。接著 ，根據佈局參數決定穿孔接腳抑制區域的範圍。隨後，排除穿孔接腳抑制區域內的線路佈局。

在本發明其中一個實施例中，上述方法更包括於第一信號線上的導孔的周圍設置導孔抑制區域。接著，根據佈局參數決定導孔抑制區域的範圍。而後，排除導孔抑制區域內的線路佈局。

在本發明其中一個實施例中，上述方法更包括於第一信號線上的銅箔平面的周圍設置銅箔平面抑制區域。接著，根據佈局參數決定銅箔平面抑制區域的範圍。而後，排除銅箔平面抑制區域內的線路佈局。

在本發明其中一個實施例中，上述方法更包括於第一信號線的周圍設置走線抑制區域。接著，根據佈局參數決定走線抑制區域的範圍。隨後，排除走線抑制區域內的線路佈局。

在本發明其中一個實施例中，上述更包括根據表面黏著元件接腳、穿孔接腳抑制區域、導孔抑制區域、銅箔平面抑制區域及/或走線抑制區域的範圍調整該第一限制層上的第一抑制區域的範圍。

本發明實施例提供一種電子裝置，此電子裝置包括顯示單元、儲存單元以及運算處理單元。顯示單元可用以顯示參數設定介面。儲存單元是用以儲存多個佈局層參數以及複數佈局參數。運算處理單元可用以執行下列步驟：提供參數設定介面以接收佈局層參數以及該些佈局參數；根據佈局層參數決定信號層、第一限制層與參考層，其中第一限制層位於信號層與參考層之間且信號層具有第一信號線；於第一限制層產生對應第一信號線的第一抑制區域； 以及排除在抑制區域內的線路佈局。

此外，本發明實施例還提供一種電腦可讀取記錄媒體記錄一組電腦可執行程式，當電腦可讀取記錄媒體被處理器讀取時，處理器可執行上述方法中的步驟。

綜上所述，本發明實施例提供一種印刷電路板的線路佈局方法，此印刷電路板的線路佈局方法可透過依據設計者設定的佈局層參數以及佈局參數，主動於線路佈局中產生多個對應阻抗控制之信號線的抑制區域，其中線路佈局設計者可隨時調整配置抑制區域的範圍，以使線路佈局中的信號線符合產品的信號品質需求。據此，線路佈局設計者可藉由使用此線路佈局方法，縮短線路佈局的設計時間，同時增加線路佈局的準確性，進而提升整體線路佈局的設計效率，降低產品開發時間與製造成本。

為使能更進一步瞭解本發明之特徵及技術內容，請參閱以下有關本發明之詳細說明與附圖，但是此等說明與所附圖式僅係用來說明本發明，而非對本發明的權利範圍作任何的限制。

〔第一實施例〕

請參照圖1，圖1繪示本發明第一實施例提供的電子裝置之功能方塊圖。電子裝置1包括顯示單元10、運算處理單元20以及儲存單元30。顯示單元10與儲存單元30分別耦接運算處理單元20。電子裝置1於此實施例中可由電腦裝置，例如桌上型電腦、筆記型電腦或平板電腦等來實現，但本實施例並不以此為限。

顯示單元10可用以顯示參數設定介面(未繪示於圖1) ，並供設計者輸入對應印刷電路板的線路佈局的參數資料。所述參數資料可包括佈局層參數以及佈局參數。進一步地說，佈局層參數包括控制的信號層層別以及對應受限制之限制層層別。佈局參數則包括信號線上佈設的佈局物件之定義，例如表面黏著元件接腳(SMD pin)、穿孔接腳(thru pin)、導孔(via)以及銅箔平面(shape)等以及抑制區域的範圍參數。

運算處理單元20為電子裝置1的運作核心，並用以產生參數設定介面以及根據設計者輸入的佈局層參數以及佈局參數執行各種分析與運算工作。運算處理單元20可依據參數設定介面的設定，經由運算分析後產生對應的線路佈局。運算處理單元20可例如為中央處理器(central process unit，CPU)、微控制器(microcontroller)或嵌入式控制器(embedded controller)等處理晶片，但本實施例並不限制。

儲存單元30則是用以儲存多個佈局層參數以及複數佈局參數。值得一提的是，儲存單元30於此實施例中，可以是利用快閃記憶體晶片、唯讀記憶體晶片或隨機存取記憶體晶片等揮發性或非揮發性記憶晶片來實現，但本實施例並不以此為限。

進一步地說，於本實施例中，運算處理單元20可用以依據設計者於參數設定介面中設定的佈局層參數以及佈局參數，主動的於線路佈局中依據選定的信號線產生對應的多個抑制區域，且排除抑制區域內的線路佈局，以確保選定的信號線的阻抗值。藉此，可避免發生信號線的阻抗值變異，導致信號線不符合產品規格需求，使具線路佈局之印刷電路板成品報廢。

本實施例所述線路佈局抑制區域的產生方式可參考圖2A到2C，圖2A到2C分別繪示本發明第一實施例提供的印刷電路板的示意圖。圖2A繪示對應一六層板的印刷電路板之示意圖。信號層41為六層板中的第一層，且具有第一信號線411。參考層45為六層板中的第三層，且為第一信號線411應對應的參考平面層。第一限制層43為六層板中的第二層，因其非第一信號線411所應對應之參考層，從而為排除第二層(即第一限制層43)對第一信號線411的影響，例如阻抗、傳輸品質等，需於第一限制層43對應第一信號線411的區域進行抑制。所述第一限制層43與參考層45例如為電源層(power layer)、接地層(ground layer)或是一般線路佈局層，本實施例並不以此為限。

詳細地說，當設計者於顯示單元10顯示的參數設定介面上輸入對應圖2A之佈局層參數與佈局參數。所述佈局層參數與佈局參數隨即儲存於儲存單元30。運算處理單元20即會如圖2B所示依據設計者所設定佈局層參數，決定信號層41、第一限制層43以及參考層45。而後，於第一限制層43上產生對應第一信號線411位置的第一抑制區域47，並排除第一抑制區域47內的線路佈局，使第一信號線411僅對應於參考層45上的參考銅箔平面，從而可避免第一信號線411如前述對應到錯誤的參考平面。

更進一步地說，運算處理單元20是依據佈局參數以及線路佈局中，第一信號線411的佈設參數(如線寬、線距、長度等)設定第一抑制區域47的範圍。換言之，運算處理單元20產生的第一抑制區域47涵蓋第一信號線411在第一限制層43的正投影區域(orthographic projection area)。值得 注意的是，本實施例係以特性阻抗線(single-end trace)來做說明，但於實務上信號層41上或許具有差動阻抗線(differential trace)，例如係由第一及第二信號線所組成，則第一抑制區域47的範圍同時會涵蓋第一及第二信號線的正投影區域。

附帶一提的是，若信號層41與參考層45之間存在多個限制層(亦即非對應之參考平面層)時，運算處理單元20可依據佈局層參數決定限制層別，主動依序於該些非對應之參考平面層上產生對應信號層41上第一信號線411的正投影區域產生相應的多個抑制區域。舉例來說，假設信號層41與參考層45之間存在第一限制層與第二限制層時，運算處理單元20即會於第一限制層、第二限制層上分別依序形成第一抑制區域以及第二抑制區域，使參考層45成為信號層41上第一信號線411的參考平面。

又舉例來說，假設信號層41上第一信號線411與六層板中第四層上的某一信號線為寬邊耦合差動信號線(broadside coupled differential pair)時，則六層板中第二層即為第一限制層，而六層板中第三層即第二限制層。據此，運算處理單元20經演算後即會於六層板中第二層與第三層上分別形成第一抑制區域以及第二抑制區域。

接著，請參考圖2C，運算處理單元20還可依據設計者輸入的佈局參數於信號層41上第一信號線411的周圍設置抑制區域49，以避免相鄰之元件影響第一信號線411的阻抗值，進而影響第一信號線411的信號品質。

進一步地說，依線路佈局的設計，第一信號線411上可設有表面黏著元件接腳(SMD pin)、穿孔接腳(thru pin)、 導孔(via)以及銅箔平面(shape)等。因此，運算處理單元20可分別依據第一信號線411以及第一信號線411上設置的元件周圍分別依據佈局參數中所配置的抑制區域範圍設置對應的抑制區域49。

具體來說，運算處理單元20可設置接腳抑制區域(未繪示)、穿孔接腳抑制區域(未繪示)、導孔抑制區域(未繪示)、銅箔平面抑制區域(未繪示)以及走線抑制區域(未繪示)。所述接腳抑制區域位於第一信號線411上的表面黏著元件接腳的周圍。所述穿孔接腳抑制區域位於第一信號線411上的穿孔接腳的周圍。所述導孔抑制區域位於第一信號線411上的導孔的周圍。所述銅箔平面抑制區域位於第一信號線411上的銅箔平面的周圍。所述走線抑制區域位於第一信號線411上的走線的周圍。

詳細地說，運算處理單元20係根據佈局參數決定接腳抑制區域、穿孔接腳抑制區域、導孔抑制區域、銅箔平面抑制區域以及走線抑制區域的範圍。而後，運算處理單元20會排除接腳抑制區域、穿孔接腳抑制區域、導孔抑制區域、銅箔平面抑制區域以及走線抑制區域內的線路佈局。同時，運算處理單元20還可依據接腳抑制區域、穿孔接腳抑制區域、導孔抑制區域、銅箔平面抑制區域以及走線抑制區域的範圍對應調整圖2B所示第一限制層43上第一抑制區域47的範圍。從而，可排除線路佈局中相鄰之佈局物件或相鄰之非對應的參考層對第一信號線411的影響，進而提高線路佈局的設計品質與效率。

此外，於線路佈局中完成所有抑制區域的建立時，運算處理單元20還可主動地對線路佈局進行全面性的檢查。 具體地說，運算處理單元20可根據一疊構表來檢測第一信號線411的佈設參數(例如線寬、線距等)及對應的參考層定義，以檢測並判斷信號線阻抗值的變異偏移量。

值得一提的是，請參照圖3，圖3繪示本發明第一實施例提供的印刷電路板的疊構表部分示意圖。圖3所示之疊構表可以是設計者透過外部電路板疊構設計軟體來產生，並用以檢測線路佈局。所述印刷電路板的疊構表可包括電路板層數、層別類型、信號線的屬性(例如特性阻抗線或差動阻抗線)、信號線對應之參考層、信號線的阻抗值以及信號線的相關線路參數等資料，例如線寬與線距等，本發明技術領域具通常知識者應可推知疊構表的實際產生與運用方式，故在此不再贅述。

更詳細地說，運算處理單元20可透過比較第一信號線411的阻抗值以及圖3之疊構表的阻抗值資料，來判斷第一信號線411的阻抗值是否超出一預設阻抗範圍。此外，運算處理單元20更於第一信號線411的阻抗值超出一預設阻抗範圍時，產出一阻抗值錯誤檢測資料，並顯示於顯示單元10以供設計者瀏覽。同時，所述阻抗值錯誤檢測資料會儲存於儲存單元30。設計者可依據阻抗值錯誤檢測資料對應修改線路佈局，以使第一信號線411介於所述預設阻抗值範圍。

運算處理單元20另可根據上述圖3之疊構表資料主動檢測第一信號線411所對應的參考層定義是否正確。換言之，運算處理單元20可透過比對判斷第一信號線411所對應的參考平面層是否與疊構表資料內的定義相同。運算處理單元20可於參考層定義有誤時，產出參考平面檢測資料 並顯示於顯示單元10供設計者瀏覽同時儲存於儲存單元30。設計者可依據參考平面檢測資料對應修正線路佈局。

另外，運算處理單元20可針對所建立的抑制區域，亦即圖2B所示之第一限制層43上的第一抑制區域47以及圖2C所示之信號層41的抑制區域49進行檢測，判斷第一抑制區域47及抑制區域49內的線路佈局是否已排除。如前述，抑制區域49可包括對應於第一信號線411的走線抑制區域、對應第一信號線411上表面黏著元件接腳的接腳抑制區域、對應於第一信號線411上穿孔接腳的穿孔接腳抑制區域、對應於第一信號線411上導孔的導孔抑制區域、對應於第一信號線411上銅箔平面的銅箔平面抑制區域。若所建立的抑制區域內仍設有線路佈局，則產出抑制區域檢測資料並顯示於顯示單元10供設計者瀏覽同時儲存於儲存單元30。設計者隨即可依據抑制區域檢測資料排除內的線路佈局，以修正線路佈局。

本發明實施例另提供參數設定介面的一種實施方式，請參照圖4，圖4繪示本發明第一實施例提供的電子裝置1之參數設定介面的示意圖。參數設定介面101包括信號層設定選單103、限制層設定選單105、抑制區域範圍設定欄位107以及佈局物件勾選欄位109。設計者可透過設定信號層設定選單103以及限制層設定選單105來產生佈局層參數。設計者可透過設定抑制區域範圍設定欄位107以及佈局物件勾選欄位109來產生佈局參數。

信號層設定選單103為下拉式選單，係用以提供設計者選取具阻抗控制信號線之信號層別名稱，例如信號層41。限制層設定選單105，亦為下拉式選單，係用以提供設計 者選取需受限制之層別名稱，例如第一限制層43。信號層設定選單103以及限制層設定選單105的內容可依據設計者的實際需求來設定，但本實施例並不限制。信號層設定選單103以及限制層設定選單105可以視為佈局層參數的設定介面，但本實施例並不以此為限。

抑制區域範圍設定欄位107用以提供設計者設定對應信號線(即走線)以及信號線上佈局元件(例如，接腳、導孔或銅箔平面等)的抑制區域的範圍。換言之，設計者可於抑制區域範圍設定欄位107設定走線抑制區域、接腳抑制區域、穿孔接腳抑制區域、導孔抑制區域或銅箔平面抑制區域的範圍。值得注意的是，抑制區域範圍設定欄位107所提供之抑制範圍項目可依據實際線路佈局架構來調整，故本發明並不以此為限。

佈局物件勾選欄位109可供設計者勾選位於信號線上所包含之佈局物件(例如表面黏著元件接腳、穿孔接腳、導孔及銅箔平面等)，據此，運算處理單元20可於信號線上勾選之佈局物件周圍依照抑制區域範圍設定欄位107的設定形成對應的抑制區域。值得注意的是，佈局物件勾選欄位109所提供之選項可依據實際線路佈局架構來調整，故本發明並不以此為限。抑制區域範圍設定欄位107以及佈局物件勾選欄位109可視為佈局參數的設定介面，但本實施例並不以此為限。

舉例來說，若設計者欲於非對應之參考平面層上設置抑制區域，即如圖2B所示，設計者可於參數設定介面101提供的信號層設定選單103選取對應信號層41的層別名稱，例如L1或top。隨後，於限制層設定選單105選取應受 限制層別名稱，亦即對應第一限制層43的層別名稱，例如L3。其後，設計者可於抑制區域範圍設定欄位107上輸入所需的範圍大小。同時，於佈局物件勾選欄位109上勾選第一信號線411上所佈設之佈局物件。運算處理單元20依據設計者的設定於第一限制層43形成第一抑制區域47，並排除第一抑制區域47內的線路佈局。所述第一抑制區域47的涵蓋範圍是由抑制區域範圍設定欄位107的設定來定義。

再舉例來說，若欲於信號線周圍設置抑制區域，即如圖2C所示，設計者可於參數設定介面101提供的信號層設定選單103選取對應信號層41的層別名稱，例如L1或top。隨後，於限制層設定選單105選取與信號層設定選單103選擇的同一層別，即信號層41的層別名稱。其後，設計者可於抑制區域範圍設定欄位107上輸入所需的範圍大小。同時，於佈局物件勾選欄位109上勾選第一信號線411上所佈設之佈局物件。運算處理單元20依據設計者的設定於信號層41上第一信號線411以及第一信號線411線上佈設之佈局物件周邊設置抑制區域49，其中抑制區域49的涵蓋範圍是由抑制區域範圍設定欄位107的設定來定義。

據此，設計者可透過所述之電子裝置1，快速及準確地於線路佈局中依據產品對信號品質的需求，建立對應於選定信號線之抑制區域，抑制可能對信號線阻抗值產生影響之因數，從而提升線路佈局的效率與穩定度，降低產品開發時間與成本。

要說明的是，圖2A到圖2C僅為本發明第一實施例所提供對應一六層板印刷電路板的疊構示意圖，並非用以限 定本發明。圖3僅為本發明第一實施例所提供一疊構表部分示意圖，其內容可依據實際線路佈局設計規定而改變定，故其並非用以限定本發明。同樣的，圖4僅為本發明第一實施例所提供參數設定介面示意圖，其內容可依據實際線路佈局設計需求而定，故其並非用以限定本發明。本發明亦不限制電子裝置1、顯示單元10、運算處理單元20以及儲存單元30的種類、實體架構及/或實施方式。

〔第二實施例〕

由上述的實施例，本發明可以歸納出一種印刷電路板的線路佈局方法，適用於上述實施例所述之電子裝置。請參照圖5-1以及圖5-2並同時參照圖1，圖5-1以及圖5-2繪示本發明第二實施例提供印刷電路板的線路佈局方法的流程示意圖。

首先，於步驟S101中，運算處理單元20透過顯示單元10提供如圖4所示之參數設定介面，以接收設計者輸入之佈局層參數以複數佈局參數。佈局層參數包含設計者依線路設計需求設定欲控制之信號層層別以及限制層層別。複數佈局參數則包含設計者依線路佈局架構所配置信號線上佈設的佈局物件之定義與相應的抑制區域的範圍參數。

其次，於步驟S103中，運算處理單元20根據佈局層參數決定信號層、第一限制層與參考層，其中第一限制層位於信號層與參考層之間且信號層具有第一信號線。所述第一限制層與參考層可例如為電源層、接地層或是一般線路佈局層，但本實施例並不以此為限。

隨後，於步驟S105中，運算處理單元20經演算後，於第一限制層上產生對應第一信號線的第一抑制區域。更 具體地說，運算處理單元20係依照設計者於配置的佈局參數設定第一抑制區域的範圍。第一抑制區域的範圍涵蓋第一信號線在第一限制層的正投影區域。也就是說，第一抑制區域位於第一信號線的正下方。

接者，於步驟S107，運算處理單元20排除第一抑制區域內的線路佈局，使參考層成為信號層上第一信號線的參考平面。

而後，於步驟S109中，運算處理單元20根據佈局參數於信號層上第一信號線的周邊對應設置走線抑制區域，其中運算處理單元20依照設計者配置佈局參數設定走線抑制區域的範圍。同時，運算處理單元20還可根據走線抑制區域的抑制範圍的範圍對應調整第一限制層上的第一抑制區域的範圍。隨後，於步驟S111中，運算處理單元20排除走線抑制區域內的線路佈局。

接著，於步驟S113，運算處理單元20依據設計者於參數設定介面的設定判斷是否於第一信號線上的佈設的表面黏著元件接腳(SMD pin)的周圍設置接腳抑制區域。換言之，判斷第一信號線上是否設有表面黏著元件接腳以及設計者是否於圖3所示之參數設定介面上的佈局物件勾選欄位109勾選表面黏著元件接腳的選項。若運算處理單元20判斷於第一信號線上的表面黏著元件接腳的周圍設置接腳抑制區域，依序執行步驟S115以及步驟S117。若運算處理單元20判斷不需要於第一信號線上的表面黏著元件接腳的周圍設置接腳抑制區域，則執行步驟S119。運算處理單元20於步驟S115中，依據設計者配置佈局參數設定接腳抑制區域的範圍。而後於步驟S117，運算處理單元20排除接腳抑 制區域內的線路佈局。此外，運算處理單元20還可根據接腳抑制區域的範圍對應調整第一限制層上的第一抑制區域的範圍。

而後，於步驟S119中，運算處理單元20依據設計者於參數設定介面的設定判斷是否於第一信號線上的佈設的穿孔接腳(thru pin)的周圍設置穿孔接腳抑制區域。換言之，判斷第一信號線上是否設有穿孔接腳以及設計者是否於圖4所示之參數設定介面上的佈局物件勾選欄位109勾選穿孔接腳的選項。若運算處理單元20判斷於第一信號線上的穿孔接腳的周圍設置穿孔接腳抑制區域，依序執行步驟S121以及步驟S123。若運算處理單元20判斷不需要於第一信號線上的穿孔接腳的周圍設置穿孔接腳抑制區域，則執行步驟S125。

運算處理單元20於步驟S121中，依據設計者配置佈局參數設定穿孔接腳抑制區域的範圍。而後於步驟S123，運算處理單元20排除穿孔接腳抑制區域內的線路佈局。此外，運算處理單元20還可根據穿孔接腳抑制區域的範圍對應調整第一限制層上的第一抑制區域的範圍。

其後，於步驟S125中，運算處理單元20依據設計者於參數設定介面的設定判斷是否於第一信號線上的佈設的導孔(via)的周圍設置導孔抑制區域。換言之，判斷第一信號線上是否設有導孔以及設計者是否於圖4所示之參數設定介面上的佈局物件勾選欄位109勾選導孔的選項。若運算處理單元20判斷於第一信號線上的導孔的周圍設置導孔抑制區域，依序執行步驟S127以及步驟S129。若運算處理單元20判斷不需要於第一信號線上的導孔的周圍設置導孔 抑制區域，則直接執行步驟S131。運算處理單元20於步驟S127中，依據設計者配置佈局參數設定導孔抑制區域的範圍。而後於以及步驟S129，運算處理單元20排除導孔抑制區域內的線路佈局。此外，運算處理單元20還可根據導孔抑制區域的範圍對應調整第一限制層上的第一抑制區域的範圍。

接著，於步驟S131中，運算處理單元20依據設計者於參數設定介面的設定判斷是否於第一信號線上的佈設的銅箔平面(shape)的周圍設置銅箔平面抑制區域。換言之，判斷第一信號線上是否設有銅箔平面以及設計者是否於圖4所示之參數設定介面上的佈局物件勾選欄位109勾選銅箔平面的選項。若運算處理單元20判斷於第一信號線上的銅箔平面的周圍設置銅箔平面抑制區域，依序執行步驟S133以及步驟S135。若運算處理單元20判斷不需要於第一信號線上的銅箔平面的周圍設置銅箔平面抑制區域，則直接執行步驟S137。運算處理單元20於步驟S133中，依據設計者配置佈局參數設定銅箔平面抑制區域的範圍。而後於步驟S135，運算處理單元20排除銅箔平面抑制區域內的線路佈局。此外，運算處理單元20還可根據銅箔平面抑制區域的範圍對應調整第一限制層上的第一抑制區域的範圍。

最後，運算處理單元20於完成建立線路佈局所需的多個抑制區域後，亦即完成對應第一信號線的第一抑制區域、對應於表面黏著元件接腳的接腳抑制區域、對應於穿孔接腳的穿孔接腳抑制區域、對應於導孔的導孔抑制區域、對應於第一信號線的走線抑制區域以及對應於銅箔平面的銅箔平面抑制區域的建立工作後，檢測整體線路佈局(步驟 S137)。據此，可快速及精準的檢驗線路佈局，並確保線路佈局的品質，避免手動作業造成遺漏或誤判。

上述線路佈局的檢測方式更包括下列步驟。請參照圖6，圖6繪示本發明第二實施例提供的印刷電路板的線路佈局檢測方法的流程示意圖。

於此方法中，運算處理單元20可依據上述疊構表、佈局層參數以及佈局參數對線路佈局進行全面性的檢測。疊構表，可例如為圖3所示之疊構表，包括電路板層數、層別類型、信號線的屬性、信號線對應之參考層、信號線的阻抗值以及信號線的相關線路參數等資料，且可以是透過外部疊構設計軟體來產生。運算處理單元20會依據比對線路佈局中的第一信號線的佈設參數與疊構表中第一信號線的參數(例如線寬、線距及線長等)，判斷第一信號線的屬性(步驟S201)，例如，判斷第一信號線為特性阻抗線或差動阻抗線。而後，運算處理單元20根據佈局參數、第一信號線的屬性以及疊構表中對應第一信號線的阻抗資料，判斷第一信號線的阻抗值是否超出一預設阻抗範圍(步驟S203)。所述預設阻抗範圍可以實際應用產品對信號阻抗值的需求而定。運算處理單元20並可於第一信號線的阻抗值超出預設阻抗範圍時，產出阻抗值錯誤檢測資料(步驟S205)。反之，若運算處理單元20判斷第一信號線的阻抗值介於預設阻抗範圍，執行步驟S207。運算處理單元20隨即將阻抗值錯誤檢測資料存於儲存單元30，並透過顯示單元10顯示，以供設計者瀏覽。

接著，於步驟S207中，運算處理單元20另依據疊構表的資料，檢測線路佈局中，第一信號線的參考平面定義 是否符合疊構表資料設定的參考平面。換言之，運算處理單元20檢測第一信號線所對應的參考平面是否正確。運算處理單元20並於第一信號線的參考平面定義有誤時，執行步，驟S209，亦即產出參考平面檢測資料。當運算處理單元20判定第一信號線的參考平面定義正確時，執行步驟S211。運算處理單元20並透過於顯示單元10將參考平面檢測資料提供給設計者進行瀏覽，同時亦儲存於儲存單元30以做紀錄。

而後，於步驟S211中，運算處理單元20判斷所建立之多個抑制區域內是否設置有線路佈局。運算處理單元20並於抑制區域內有線路佈局時，對應產出抑制區域檢測資料(步驟S213)。反之，若運算處理單元20判定抑制區域內並無設有線路佈局，則執行步驟S215。隨後，設計者根據參考平面檢測資料、抑制區域檢測資料及/或阻抗值錯誤檢測資料判斷是否對目前的線路佈局進行修正。若判定線路佈局有誤時，運算處理單元20會根據設計者的設定，參照參考平面檢測資料、抑制區域檢測資料及/或阻抗值錯誤檢測資料對線路佈局進行修正(步驟S217)。反之，運算處理單元20判斷不須對線路佈局進行修正，則執行步驟S219，重新決定信號層、第一限制層與參考層以及建立對應的抑制區域的步驟。

附帶一提的是，當運算處理單元20檢測線路有變更時，亦會主動對變更後的線路佈局進行檢測，判斷變更後的線路佈局是否仍符合設計者的設定，以對線路佈局中的抑制區域即時修正，進而可隨時保持線路佈局的品質，提升設計效率。

更具體地說，本實施例另提供所述線路佈局方法的一實際應用方式。請參照圖7到圖11同時參照圖3，圖7到圖11分別繪示本發明第二實施例提供之線路佈局方法的應用示意圖。進一步地說，圖7是本發明第二實施例提供的線路佈局方法應用於一線路佈局之第一信號層平面的示意圖。圖8是本發明第二實施例提供的線路佈局方法應用於線路佈局之限制層平面的示意圖。圖9是本發明第二實施例提供的線路佈局方法應用於線路佈局之第二信號層平面的示意圖。圖8之限制層係介於圖7之第一信號層與圖9之第二信號層之間。圖10是本發明第二實施例提供的線路佈局方法應用於線路佈局之第二信號層平面的另一示意圖。圖11是本發明第二實施例提供的線路佈局方法應用於線路佈局之第二信號層平面的再一示意圖。

如圖7所，第一信號層51具有第一信號線511，且第一信號線511設有導孔513。相鄰於第一信號線511的佈局物件包括有銅箔平面515以及複數個不同尺寸的導孔。藉由上述之線路佈局方法，設計者可透過設定前述之參數設定介面，以於第一信號層51上第一信號線511以及導孔513的周圍分別設置走線抑制區域5111以及導孔抑制區域5131，將走線抑制區域5111以及導孔抑制區域5131內的線路佈局排除。

具體地說，走線抑制區域5111圍繞第一信號線511，且走線抑制區域5111是由第一信號線511的邊緣向外延伸一預設距離D1。導孔抑制區域5131則圍繞於第一信號線511上導孔513的周圍，並以由導孔外緣向外延伸一預設之距離D2。據此，預設之距離D1、D2分別界定走線抑制區 域5111以及導孔抑制區域5131的範圍。走線抑制區域5111以及導孔抑制區域5131的範圍可如前述是依據設計者於圖4之參數設定介面中抑制區域範圍設定欄位107對信號線與導孔的欄位的設定來配置。

同時，於此線路佈局中，第一信號層51的第一信號線511的對應參考層為圖9所示之第二信號層55。據此，須於圖8所示之第一限制層53，建立第一抑制區域531a，以使第一信號線511的參考層為圖9之第二信號層55。因此，如圖8所示，第一抑制區域531a的範圍涵蓋第一信號層51的第一信號線511的正投影區域，其中第二信號層55上第一抑制區域531a內的導孔533，即為對應第一信號層51上導孔513的位置。更詳細地說，第二信號線551a、551b是根據第一信號層51上第一信號線511的佈局參數來設置。

同樣地，圖9所示之第二信號層55上的第二信號線551a、551b的參考層為第一信號層51。因此，於管制第二信號層55上的第二信號線551a、551b時，亦會於第一限制層53建立對應第二信號線551a、551b的第一抑制區域531b，以使第二信號線551a、551b的參考層為圖7之第一信號層51。如圖8所示，第一抑制區域531b的範圍涵蓋第二信號層55的第二信號線551a、551b的正投影區域。

此外，如圖9所示，第二信號線551a、551b上具有多個佈局物件，例如導孔553、多個穿孔接腳555、表面黏著元件接腳557等。藉由本實施例提供之線路局方法，當設計者於圖4之參數設定介面上選定第二信號線551a、551b包括之佈局物件以及對應的抑制範圍時，即會於第二信號 層55上第二信號線551a、551b、導孔553、多個穿孔接腳555以及表面黏著元件接腳557的周圍分別設置走線抑制區域5511、導孔抑制區域5531、穿孔接腳抑制區域5551以及接腳抑制區域5571。

走線抑制區域5511的範圍是由第二信號線551a、551b的邊緣向外延伸的距離D3來定義。導孔抑制區域5531的範圍是由導孔553的外緣向外延伸的距離D4來定義。穿孔接腳抑制區域5551的範圍是由穿孔接腳555的外緣向外延伸的距離D5來定義。接腳抑制區域5571的範圍是由表面黏著元件接腳557的邊緣向外延伸的距離D6來定義。

值得一提的是，走線抑制區域5511、導孔抑制區域5531、穿孔接腳抑制區域5551以及接腳抑制區域5571是設計者於圖4之參數設定介面的佈局物件勾選欄位109勾選表面黏著元件接腳、穿孔接腳及導孔，並於抑制區域範圍設定欄位107中輸入對應的第二信號線551a、551b的抑制範圍(即距離D3)、對應的導孔553的抑制範圍(即距離D4)、對應的穿孔接腳555的抑制範圍(即距離D5)以及對應的表面黏著元件接腳557的抑制範圍(即距離D6)來形成的。

另外，當線路佈局變更時，即當設計者變更第二信號層55上第二信號線551a、551b上所設置的導孔553、穿孔接腳555大小及/或對應的該些抑制範圍時，第二信號層55上對應的抑制範圍也會對應調整。如圖10所示，當第二信號層55a上第二信號線551a、551b上導孔553a、以及穿孔接腳555a的尺寸調整後，其對應導孔抑制區域5531、穿孔接腳抑制區域5551以及接腳抑制區域5571的範圍也會進行調整。

此外，假設位於第二信號層55的第二信號線551a上設有銅箔平面，則會於銅箔平面周圍設置銅箔平面抑制區域。舉例來說，如圖11所示之第二信號層55b第二信號線551a上設有七角形狀之銅箔平面559，故會於銅箔平面559的周圍設置銅箔平面抑制區域5591。更進一步地說，銅箔平面抑制區域5591是由銅箔平面559的邊緣向外延伸一預設距離D7，同時排除於銅箔平面抑制區域5591內的線路佈局。距離D7的設置方式可以是設計者於圖4之參數設定介面的佈局物件勾選欄位109選取銅箔平面，並於抑制區域範圍設定欄位107中輸入對應銅箔平面的範圍。

附帶一提的是，當設計者修改第二信號層55、55a或55b的線路佈局時，圖8之第一限制層53上對應第二信號線551a的第一抑制區域531b的涵蓋範圍亦會隨之調整以使第一抑制區域531b涵蓋第二信號線551a的正投影區域。

據此，在經由上述實施例之說明後，本技術領域具有通常知識者應可推知線路佈局中抑制區域的建立以及調整抑制區域的範圍，故在此不再贅述。要說明的是，圖5-1、圖5-2以及圖6僅為本發明實施例提供之線路佈局方法及對應的檢測方法流程示意圖，並非用以限定本發明。同樣地，圖7到圖11僅為說明本發明第二實施例提供線路佈局方法的一應用方式，本發明並不以此為限。

值得一提的是，於實務上，本實施例所提供之線路佈局方法的實施方式可例如為應用於印刷電路板設計者常用之線路佈局設計軟體，例如Allegro Layout Tool。進一步地說，可以於Allegro Layout Tool的設計軟體中，崁入安裝源 (installation source)，並設置快捷鍵(shortcuts)。據此，設計者可於安裝所述線路佈局設計軟體的電子裝置透過操作設置的快捷鍵，啟動所述線路佈局設計，並同時調出如圖4所示之參數設定介面的視窗，以進行線路佈局的設計，但本實施例並不以此為限。

另外，本發明亦可利用一種電腦可讀取記錄媒體，儲存前述線路佈局方法的電腦程式以執行前述之步驟。此電腦可讀取媒體可以是軟碟、硬碟、光碟、隨身碟、磁帶、可由網路存取之資料庫或熟知此項技術者可輕易思及具有相同功能之儲存媒體。

綜上所述，本發明實施例所提供的線路佈局方法，此線路佈局方法可透過依據設計者設定的佈局層參數以及佈局參數，主動於線路佈局中產生多個對應阻抗控制之信號線的之抑制區域，其中線路佈局設計者可隨時調整配置抑制區域的範圍，以使線路佈局中的信號線符合產品的信號品質需求。據此，線路佈局設計者可藉由使用此線路佈局方法，縮短線路佈局的設計時間，提升整體線路佈局的設計效率，降低產品開發時間與製造成本。

以上所述僅為本發明之實施例，其並非用以侷限本發明之專利範圍。

1‧‧‧電子裝置

10‧‧‧顯示單元

20‧‧‧運算處理單元

30‧‧‧儲存單元

41‧‧‧信號層

411‧‧‧第一信號線

43、53‧‧‧第一限制層

45‧‧‧參考層

47‧‧‧第一抑制區域

49‧‧‧抑制區域

101‧‧‧參數設定介面

103‧‧‧信號層設定選單

105‧‧‧限制層設定選單

107‧‧‧抑制區域範圍設定欄位

109‧‧‧佈局物件勾選欄位

51‧‧‧第一信號層

55、55a、55b‧‧‧第二信號層

511‧‧‧第一信號線

5111‧‧‧走線抑制區域

513、533、553、553a‧‧‧導孔

5131‧‧‧導孔抑制區域

515、559‧‧‧銅箔平面

531a‧‧‧第一抑制區域

531b‧‧‧第二抑制區域

551a、551b‧‧‧第二信號線

5511、5511a‧‧‧走線抑制區域

5531、5531a‧‧‧導孔抑制區域

555、555a‧‧‧穿孔接腳

5551、5551a‧‧‧穿孔接腳抑制區域

557‧‧‧表面黏著元件接腳

5571‧‧‧表面黏著元件接腳抑制區域

5591‧‧‧銅箔平面抑制區域

D1~D7‧‧‧距離

S101~S137‧‧‧流程步驟

S201~S219‧‧‧流程步驟

圖1是本發明第一實施例提供的電子裝置之功能方塊圖。

圖2A~2C分別是本發明第一實施例提供的印刷電路板的疊構示意圖。

圖3是本發明第一實施例提供的印刷電路板的疊構表 之部分示意圖。

圖4是本發明第一實施例提供的電子裝置之參數設定介面的示意圖。

圖5-1以及圖5-2是本發明第二實施例提供的印刷電路板的線路佈局方法的流程示意圖。

圖6本發明第二實施例提供的印刷電路板的線路佈局檢測方法的流程示意圖。

圖7是本發明第二實施例提供的線路佈局方法應用於線路佈局之第一信號層平面示意圖。

圖8是本發明第二實施例提供的線路佈局方法應用於線路佈局之限制層平面示意圖。

圖9是本發明第二實施例提供的線路佈局方法應用於線路佈局之第二信號層平面示意圖。

圖10是本發明第二實施例提供的線路佈局方法應用於線路佈局之第二信號層平面的另一示意圖。

圖11是本發明第二實施例提供的線路佈局方法應用於線路佈局之信號層平面的再一示意圖。

S101~S137‧‧‧流程步驟

Claims (22)

1. 一種印刷電路板的線路佈局方法，適用於一電子裝置，所述方法包括下列步驟：提供一參數設定介面以接收一佈局層參數以及複數佈局參數；根據該佈局層參數決定一信號層、一第一限制層與一參考層，其中該第一限制層位於該信號層與該參考層之間且該信號層具有一第一信號線；於該第一限制層產生對應該第一信號線的一第一抑制區域；以及排除在該第一抑制區域內的線路佈局。
2. 如申請專利範圍第1項所述的線路佈局方法，其中，於該第一限制層產生對應該第一信號線的該抑制區域的步驟包括：依照該些佈局參數設定該第一抑制區域的範圍，其中該第一抑制區域涵蓋該第一信號線在該第一限制層的正投影區域。
3. 如申請專利範圍第1項所述的線路佈局方法，更包括：根據該佈局層參數佈局參數決定一第二限制層，該第二限制層位於該信號層與該參考層之間；於該第二限制層產生對應該第一信號線的一第二抑制區域；排除該第二抑制區域內的線路佈局，使該參考層成為該第一信號線的參考平面。
4. 如申請專利範圍第1項所述的線路佈局方法，更包 括：於該第一信號線上的一表面黏著元件接腳的周圍設置一接腳抑制區域；根據該佈局參數決定該接腳抑制區域的範圍；以及排除該接腳抑制區域內的線路佈局。
5. 如申請專利範圍第4項所述的線路佈局方法，更包括：根據該接腳抑制區域的範圍調整該第一限制層上的該第一抑制區域的範圍。
6. 如申請專利範圍第1項所述的線路佈局方法，更包括：於該第一信號線上的一穿孔接腳的周圍設置一穿孔接腳抑制區域；根據該佈局參數決定該穿孔接腳抑制區域的範圍；以及排除該穿孔接腳抑制區域內的線路佈局。
7. 如申請專利範圍第6項所述的線路佈局方法，更包括：根據該穿孔接腳抑制區域的範圍調整該第一限制層上的該第一抑制區域的範圍。
8. 如申請專利範圍第1項所述的線路佈局方法，更包括：於該第一信號線上的一導孔的周圍設置一導孔抑制區域；根據該佈局參數決定該導孔抑制區域的範圍；以及排除該導孔抑制區域內的線路佈局。
9. 如申請專利範圍第8項所述的線路佈局方法，更包括：根據該導孔抑制區域的範圍調整該第一限制層上的該第一抑制區域的範圍。
10. 如申請專利範圍第1項所述的線路佈局方法，更包括：於該第一信號線上的一銅箔平面的周圍設置一銅箔平面抑制區域；根據該佈局參數決定該銅箔平面抑制區域的範圍；以及排除該銅箔平面抑制區域內的線路佈局。
11. 如申請專利範圍第10項所述的線路佈局方法，更包括：根據該銅箔平面抑制區域的範圍調整該第一限制層上的該第一抑制區域的範圍。
12. 如申請專利範圍第1項所述的線路佈局方法，更包括：於該第一信號線的周圍設置一走線抑制區域；根據該佈局參數決定該走線抑制區域的範圍；以及排除該走線抑制區域內的線路佈局。
13. 如申請專利範圍第12項所述的線路佈局方法，更包括：根據該走線抑制區域的範圍調整該第一限制層上的該第一抑制區域的範圍。
14. 如申請專利範圍第1項所述的線路佈局方法，更包括： 根據一疊構表，檢測該第一信號線的阻抗；以及若該第一信號線的阻抗超出一預設阻抗範圍，輸出一阻抗值錯誤檢測資料。
15. 如申請專利範圍第1項所述的線路佈局方法，更包括：根據該佈局參數產生複數個抑制區域；檢測該些抑制區域內的線路佈局是否排除；以及若該些抑制區域內設置有線路佈局，輸出一抑制區域檢測資料。
16. 如申請專利範圍第15項所述的線路佈局方法，其中該些抑制區域包括對應該第一信號線的該第一抑制區域、對應於一表面黏著元件接腳的一接腳抑制區域、對應於一穿孔接腳的一穿孔接腳抑制區域、對應於一導孔的一導孔抑制區域、對應於該第一信號線的一走線抑制區域、對應於一銅箔平面的一銅箔平面抑制區域。
17. 如申請專利範圍第1項所述的線路佈局方法，更包括：根據該佈局參數在該參考層設置對應於該第一信號線的一第二信號線。
18. 一種電子裝置，包括：一顯示單元，用以顯示一參數設定介面；一儲存單元，用以儲存多個佈局層參數以及複數佈局參數；以及一運算處理單元，用以執行下列步驟：提供該參數設定介面以接收該佈局層參數以及該些佈局參數； 根據該佈局層參數決定一信號層、一第一限制層與一參考層，其中該第一限制層位於該信號層與該參考層之間且該信號層具有一第一信號線；於該第一限制層產生對應該第一信號線的一第一抑制區域；以及排除在該抑制區域內的線路佈局。
19. 如申請專利範圍第18項所述的電子裝置，其中該運算處理單元依照該些佈局參數設定該第一抑制區域的範圍，其中該第一抑制區域位於該第一信號線的正下方，且該第一抑制區域的範圍涵蓋該第一信號線在該第一限制層的正投影區域。
20. 如申請專利範圍第18項所述的電子裝置，其中該運算處理單元根據該些佈局參數，設置一接腳抑制區域、一穿孔接腳抑制區域、一導孔抑制區域、一銅箔平面抑制區域以及一走線抑制區域，其中該接腳抑制區域位於該第一信號線上的一表面黏著元件接腳的周圍，該穿孔接腳抑制區域位於該第一信號線上的一穿孔接腳的周圍，該導孔抑制區域位於該第一信號線上的一導孔的周圍，該銅箔平面抑制區域位於該第一信號線上的一銅箔平面的周圍，該走線抑制區域位於該第一信號線上的一走線的周圍。
21. 如申請專利範圍第20項所述的電子裝置，其中該運算處理單元根據該些佈局參數，決定該接腳抑制區域、該穿孔接腳抑制區域、該導孔抑制區域、該銅箔平面抑制區域以及該走線抑制區域的範圍，並且排除該接腳抑制區域、該穿孔接腳抑制區域、該導孔抑制區域內、該銅箔平面抑制區域以及該走線抑制區域的線路佈局。
22. 一種電腦可讀取記錄媒體，其中，該電腦可讀取記錄媒體記錄一組電腦可執行程式，當該電腦可讀取記錄媒體被一處理器讀取時，該處理器執行該電腦可執行程式以實施如申請專利範圍第1項所述之步驟。