CN103367127A - 半导体结构及其制造方法 - Google Patents

Abstract

本发明公开了一种半导体结构及其制造方法，该半导体结构包括一衬底、一叠层结构及一掺杂层；叠层结构形成于衬底上，其中叠层结构包括多条导电条纹及多条绝缘条纹，该多条导电条纹之一位于相邻二绝缘条纹之间，叠层结构具有一第一侧壁，第一侧壁的长边沿一通道方向延伸；掺杂层形成于第一侧壁中，掺杂层是由一离子注入作用于第一侧壁所形成，其中离子注入的一注入方向与第一侧壁夹一锐角。

Description

半导体结构及其制造方法

技术领域

本发明是有关于一种半导体结构及其制造方法，且特别是有关于一种应用离子注入技术形成的半导体结构及其制造方法。

背景技术

存储装置被使用于许多产品之中，例如MP3播放器、数码相机、计算机档案等等的储存元件中。随着应用的增加，对于存储装置的需求也趋向较小的尺寸、较大的存储容量。因应这种需求，需要制造高元件密度的存储装置。

一般而言，会以离子注入方式于半导体层上形成掺杂层，以改变半导体层的杂质浓度。

然而，离子注入通常垂直地作用于半导体层的顶部。此外，当离子注入深度愈深，则所需能量愈大，如此对半导体层造成的损害也愈大。

发明内容

本发明是有关于一种半导体结构及其制造方法，可减少离子注入对半导体层造成损害。

根据本发明的一实施例，提出一种半导体结构，该半导体结构包括一衬底、一叠层结构及一掺杂层；叠层结构形成于衬底上，其中叠层结构包括多条导电条纹及多条绝缘条纹，该多条导电条纹之一位于相邻二绝缘条纹之间，叠层结构具有一第一侧壁，第一侧壁的长边沿一通道方向延伸；掺杂层形成于第一侧壁中，掺杂层是由一离子注入作用于第一侧壁所形成，其中离子注入的一注入方向与第一侧壁夹一锐角。

根据本发明的另一实施例，提出一种半导体结构的制造方法，该制造方法包括以下步骤：形成一叠层结构于一衬底上，其中叠层结构包括多条导电条纹及多条绝缘条纹，该多条导电条纹之一位于相邻二绝缘条纹之间，叠层结构具有一第一侧壁，第一侧壁的长边沿一通道方向延伸；以及，以一离子注入作用于第一侧壁，以于第一侧壁形成一掺杂层，其中离子注入的一注入方向与第一侧壁夹一锐角。

为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式，作详细说明如下：

附图说明

图1A绘示依照本发明一实施例的半导体结构的俯视图。

图1B绘示图1A中沿方向1B-1B’的剖视图。

图1C绘示图1A中沿方向1C-1C’的剖视图。

图2至图11C绘示依照本发明一实施例的半导体结构的制造过程图。

【主要元件符号说明】

10：载台

12：承载面

100：半导体结构

110：衬底

120、220：叠层结构

120b：底面

121、121′：导电条纹

1211：突出部

122、222、222′：绝缘条纹

123：存储层

120s1：第一侧壁

120s2：第二侧壁

124：导电层

1241：第一导电层

1242：第二导电层

1243：字线

130、230：掺杂层

140：图案化光刻胶层

141：第一镂空区

142：第二镂空区

A1、A2：转轴

C：通道方向

D：注入方向

H：高度

IMP：离子注入

L：设计深度

L′：掺杂深度

S、S1、S2：间距

W1：第一掺杂宽度

W2：第二掺杂宽度

W3：第一导电宽度

W4：第二导电宽度

具体实施方式

请参照图1A，其绘示依照本发明一实施例的半导体结构的俯视图。半导体结构100是三维存储器结构，如三维垂直栅极存储装置(3D verticalgate memory device)，例如包括与非门(NAND)型闪存或反熔丝存储器等等。半导体结构100包括衬底110、至少一叠层结构120及掺杂层130，

请参照图1B，其绘示图1A中沿方向1B-1B’的剖视图。叠层结构120形成于衬底110上，其中叠层结构120包括多条导电条纹121、多条绝缘条纹122、存储层123及导电层124且具有相对的第一侧壁120s1与第二侧壁120s2。

此些导电条纹121之一位于相邻二绝缘条纹122之间，且不同层次的导电条纹121被分别作为不同存储平面的位线(Bit Line)。导电条纹121的材料可由多晶硅或金属制成。此外，导电条纹121具有第一导电型，如N型导电形，其中导电条纹121的掺杂浓度介于约5×10¹⁷/cm³至5×10¹⁹/cm³之间。

本实施例中，导电条纹121相对绝缘条纹122外凸，而形成突出部1211。此外，绝缘条纹122例如是氧化物。

存储层123包覆第一侧壁120s1。由于导电条纹121的突出部1211，使存储层123可包覆更多部分的导电条纹121。此外，亦可增加存储层123的外露表面积，进而提升导电层124与存储层123的包覆性。

存储层123是一多层结构，例如是ONO复合层或ONONO(BE-SONOS)复合层。本实施例中，存储层123包括第一介电层(未绘示)、第二介电层(未绘示)及第三介电层(未绘示)，其中第一介电层是氧化硅，第二介电层是氮化硅，其可介于第一介电层与第二介电层之间，而第三介电层是氧化硅。另一实施例中，存储层123是单一材料层(未显示)，包括氮化硅或氧化硅例如二氧化硅、氮氧化硅。

导电层124包覆存储层123。本例中，导电层124可作为接地选择线(ground selection line，GSL)或源极选择线(source selection line，SSL)。

导电层124包覆导电条纹121的突出部1211，使得导电层124包覆更多部分的导电条纹121，故可降低漏电流且提升栅极的控制性。本实施例中，导电层124的材料可以是钨或多晶硅。

叠层结构120的第一侧壁120s1的长边及第二侧壁120s2的长边沿通道方向C延伸。此处的通道方向C指的是电流方向，如导电条纹121的延伸方向。

掺杂层130形成于第一侧壁120s1及第二侧壁120s2中。掺杂层130是由一离子注入作用于第一侧壁120s1及第二侧壁120s2所形成。掺杂层130具有一第二导电型，其与导电条纹121的第一导电型相异，例如，第二导电型是P型导电型。

请参照图1C，其绘示图1A中沿方向1C-1C’的剖视图。叠层结构220形成于衬底110。叠层结构220对应半导体结构100的存储单元(memorycell)区域形成。叠层结构220包括多条导电条纹121、多条绝缘条纹222、存储层123及导电层124。

导电条纹121相对绝缘条纹222外凸，而形成突出部1211，相较于图1B的突出部1211，图1C的突出部1211的突出长度较短。

叠层结构220中最顶层的绝缘条纹222’是势垒层，此势垒层可阻挡离子注入作用到邻接的导电条纹121’的顶部。在适当地设计绝缘条纹222’的材料及/或厚度下，绝缘条纹222’可阻挡离子注入作用到邻接的导电条纹121的顶部，例如，绝缘条纹222’可选用氧化层、氮化层或光刻胶层。另一实施例中，绝缘条纹222’的厚度大于位于其下方的绝缘条纹222的厚度。

本实施例中，掺杂层230是选择性地形成于叠层结构220的相对的第一侧壁120s1及/或第二侧壁120s2中，以降低导电条纹121的阻值。掺杂层230具有第一导电型，其与导电条纹121的第一导电型相同，例如是N型导电型。此外，掺杂层230的掺杂浓度大于导电条纹121的掺杂浓度，例如是介于约5×10¹⁷/cm³至2×10²⁰/cm³之间。

请参照图2至图11C，其绘示依照本发明一实施例的半导体结构的制造过程图。

如图2所示，设置衬底110设于载台10的承载面12上，其中，载台10的转轴A1实质上垂直载台10的承载面12。

如图3A至图3B所示，其中图3A绘示图2的衬底的俯视图，而图3B(绘示二个叠层结构120)绘示图3A中沿方向3B-3B’的剖视图。

图3A中，形成至少一叠层结构120于衬底110上。

图3B中，叠层结构120包括多条导电条纹121及多条绝缘条纹122，其中导电条纹121之一位于相邻二绝缘条纹122之间。叠层结构120具有相对的第一侧壁120s1与第二侧壁120s2，其中第一侧壁120s1的长边及第二侧壁120s2的长边沿通道方向C(图3A)延伸。

如图4所示，形成图案化光刻胶层140覆盖叠层结构120，其中图案化光刻胶层140具有第一镂空区141及第二镂空区142。第一镂空区141及第二镂空区142分别定义接地选择线(GSL)及源极选择线(SSL)的形成区域。此外，第一镂空区141及第二镂空区142分别具有第一掺杂宽度W1及第二掺杂宽度W2，使形成于第一镂空区141及第二镂空区142内的掺杂层130(于图5的步骤中形成)具有对应的宽度。

如图5所示，绕转轴A2倾斜载台10一锐角θ，以带动形成于衬底110上的叠层结构120倾斜此锐角θ，其中转轴A2实质上垂直于纸面及转轴A1。

在图5中，以离子注入IMP作用于第一侧壁120s1，以于第一侧壁120s1形成掺杂层130。由于载台倾斜一锐角θ，故离子注入方向D与第一侧壁120s1之间夹有此锐角θ。本实施例中，离子注入方向D实质上垂直于通道方向C(通道方向C垂直于纸面)。

本实施例中，叠层结构120具有底面120b，其中第一侧壁120s1实质上垂直于底面120b。在此设计下，锐角θ可由下式(1)决定。一实施例中，锐角θ可小于或等于30度，然此非用以限制本发明实施例。

$\mathrm{\θ}\≤{\tan }^{-1}\left(\frac{S}{H}\right)---\left(1\right)$

式(1)中，S代表相邻二叠层结构120的间距，而H代表叠层结构120的高度。依据式(1)所决定的锐角θ，使离子注入IMP可作用到第一侧壁120s1的底部(如最底部的导电条纹121的区域)，可使整个第一侧壁120s1受到离子注入IMP的作用。

此外，锐角θ可配合叠层结构120不同的几何形状对应改变，以下举例说明。

请参照图6(未绘示导电条纹及绝缘条纹)，其绘示依照本发明另一实施例的叠层结构的剖视图。叠层结构120的第一侧壁120s1是斜壁，且叠层结构120具有底面120b，其中第一侧壁120s1非垂直于底面120b。锐角θ可由下式(2)决定。

$\mathrm{\θ}\≤{\tan }^{-1}\left(\frac{S1+S2}{H}\right)---\left(2\right)$

其中，S1代表相邻二叠层结构120的底面120b的最小间距，S2代表第一侧壁120s1投影在底面120b的长度，而H代表叠层结构120的高度。

另一实施例中，亦可倾斜离子注入机台的离子发射管(未绘示)与载台10中至少一者，使离子注入方向D与第一侧壁120s1夹一锐角θ。

请参照图7，其绘示图5中局部7’的放大示意图。如下式(3)所示，就相同的设计深度L而言，角度θ’(离子注入方向D与第一侧壁120s1的夹角)愈小，则掺杂深度L’愈深，表示所需的离子注入能量增加。相较于传统的离子注入方向垂直于叠层结构的顶部(角度θ’相当小)，本实施例的倾斜式离子注入方法所需离子注入能量较小。一实施例中，角度θ’小于或等于7度，然此非用以限制本实施例。

L＝L′×sin(θ′).................................................(3)

此外，设计深度L可大于存储层123的厚度，使离子注入可作用到导电条纹121内。

如图8所示，绕转轴A1转动载台10一角度θ”，使叠层结构120的第二侧壁120s2(图5)可面向离子注入的注入方向D，以于第二侧壁120s2中形成掺杂层130。其中角度θ”例如是180度，然此非用以限制本发明实施例。

然后，移除图4的图案化光刻胶层140，以露出叠层结构120。

如图9A所示，其虚线141及142分别表示源极选择线及接地选择线的形成区域。

如图9B所示，其绘示图9A中方向9B-9B’的剖视图。可采用例如是氢氟酸，清洗叠层结构120的第一侧壁120s1及第二侧壁120s2。

由于掺杂层130所造成的注入损害，导致图9B的绝缘条纹122(对应源极选择线的形成区域)部分被移除，使导电条纹121相对绝缘条纹122系外凸，而形成明显的突出部1211。虽然图未绘示，然对应接地选择线的形成区域(图9A中虚线142的区域)的绝缘条纹122亦可形成相似的突出结构。

如图9C所示，其绘示图9A中方向9C-9C’的剖视图。于执行离子注入步骤(图5)中，由于叠层结构220被图案化光刻胶层140(绘示于图4)覆盖而未受到离子注入的作用(即未发生注入损害)。因此，在清洗步骤中，相较于图9B的绝缘条纹122被移除的部分而言，图9C的绝缘条纹122被移除的部分较少，使导电条纹121的突出部1211的长度相对较短。

如图10A至图10B所示，形成存储层123包覆图9B的叠层结构120及图9C的叠层结构220。存储层123例如是ONO复合层或ONONO复合层或BE-SONOS复合层。

如图11A所示，其绘示本实施例的叠层结构的俯视图。可采用例如是光刻工艺，形成导电层124包覆存储层123(图11B)。本实施例中，刻蚀工艺是对导电层124(例如是多晶硅)与存储层123(例如是ONO结构)具有适当的刻蚀选择性，因此是刻蚀导电层124，而不会刻蚀存储层123。

图11A中，导电层124包括第一导电层1241、第二导电层1242及至少一字线(Word Line)1243。第一导电层1241及第二导电层1242覆盖掺杂层130(于图5的步骤中形成)，以分别作为源极选择线(SSL)及接地选择线(GSL)。第一导电层1241及第二导电层1242分别具有第一导电宽度W3及第二导电宽度W4，其中第一导电宽度W3及第二导电宽度W4分别大于第一掺杂宽度W1及第二掺杂宽度W2，亦即，第一导电层1241及第二导电层1242覆盖整个掺杂层130(于图5的步骤中形成)，如此，可降低电流受到PN接口的影响，进而降低阻值。字线1243覆盖的部分形成至少一存储单元(memory cell)。

如图11B所示，其绘示图11A中方向11B-11B’的剖视图。第一导电层1241形成后，形成如图1A所示的叠层结构120。

如图11C所示，绘示图11A中方向11C-11C’的剖视图。选择性地，可采用上述倾斜式的离子注入方法，以离子注入作用于未被字线1243覆盖的存储层123中，使掺杂层230形成于导电条纹121内，藉以降低导电条纹121的阻值。

图11C中，叠层结构120中最顶层的绝缘条纹222’是势垒层，其可阻挡离子注入作用到邻接的导电条纹121’的顶部。通过设计势垒层的材料及/或厚度可阻挡离子注入作用到邻接的导电条纹121’的顶部，例如，绝缘条纹222’可选用氧化层、氮化层或光刻胶层；或者，绝缘条纹222’的厚度大于位于其下方的绝缘条纹222的厚度。

综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (10)

1.一种半导体结构，包括：

一衬底；

一叠层结构，形成于该衬底上，其中该叠层结构包括多条导电条纹及多条绝缘条纹，该多条导电条纹之一位于相邻的两条该绝缘条纹之间，该叠层结构具有一第一侧壁，该第一侧壁的长边沿一通道方向延伸；以及

一掺杂层，形成于该第一侧壁中，该掺杂层是由一离子注入作用于该第一侧壁所形成，其中该离子注入的一注入方向与该第一侧壁夹一锐角。

2.根据权利要求1所述的半导体结构，其中该注入方向垂直于该通道方向。

3.根据权利要求1所述的半导体结构，其中该叠层结构中最顶层的该绝缘条纹是一势垒层，该势垒层是阻挡该离子注入作用到邻接的该导电条纹的顶部，其中该势垒层是氧化层或氧化层，且该势垒层的厚度大于位于该势垒层下方的该多条绝缘条纹的厚度。

4.根据权利要求1所述的半导体结构，其中各该导电条纹相对该多条导电条纹外凸，而形成一突出部。

5.根据权利要求4所述的半导体结构，其中该叠层结构更包括：

一存储层，包覆多个突出部；以及

一导电层，包覆该存储层。

6.根据权利要求5所述的半导体结构，其中该掺杂层具有一掺杂宽度，该导电层具有一导电宽度，该导电宽度大于该掺杂宽度。

7.一种半导体结构的制造方法，包括：

形成一叠层结构于一衬底上，其中该叠层结构包括多条导电条纹及多条绝缘条纹，该多条导电条纹之一位于相邻的两条该绝缘条纹之间，该叠层结构具有一第一侧壁，该第一侧壁的长边沿一通道方向延伸；以及

以一离子注入作用于该第一侧壁，以于该第一侧壁形成一掺杂层，其中该离子注入的一注入方向与该第一侧壁夹一锐角。

8.根据权利要求7所述的制造方法，其中该注入方向垂直于该通道方向。

9.根据权利要求7所述的制造方法，其中形成该叠层结构于该衬底的该步骤更包括：

形成多个该叠层结构于该衬底上；

以该离子注入作用于该第一侧壁的该步骤中，该锐角θ由下式决定：

$\mathrm{\θ}\≤{\tan }^{-1}\left(\frac{S}{H}\right)$

其中，S代表相邻二该叠层结构的间距，而H代表各该叠层结构的高度。

10.根据权利要求7所述的制造方法，其中于形成该叠层结构于该衬底的该步骤更包括：

形成多个该叠层结构于该衬底上，其中该第一侧壁是一斜壁，且各该叠层结构具有一底面；

以该离子注入作用于该第一侧壁的该步骤中，该锐角θ由下式决定：

$\mathrm{\θ}\≤{\tan }^{-1}\left(\frac{S1+S2}{H}\right)$

其中，S1代表相邻二该叠层结构的该些底面的间距，S2代表该第一侧壁投影在该底面的长度，而H代表各该叠层结构的高度。

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