CN105914184B - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN105914184B
CN105914184B CN201510385424.9A CN201510385424A CN105914184B CN 105914184 B CN105914184 B CN 105914184B CN 201510385424 A CN201510385424 A CN 201510385424A CN 105914184 B CN105914184 B CN 105914184B
Authority
CN
China
Prior art keywords
layer
those
dielectric
layers
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510385424.9A
Other languages
English (en)
Other versions
CN105914184A (zh
Inventor
赖二琨
蒋光浩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Macronix International Co Ltd
Original Assignee
Macronix International Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Macronix International Co Ltd filed Critical Macronix International Co Ltd
Publication of CN105914184A publication Critical patent/CN105914184A/zh
Application granted granted Critical
Publication of CN105914184B publication Critical patent/CN105914184B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本发明提供了一种半导体装置及其制造方法。该半导体装置的制造方法包括下列步骤。形成二堆叠结构于一基板之上。各个堆叠结构包括多个栅极层、多个栅极绝缘层及一顶部绝缘层；形成一电荷捕捉结构及一通道层，该电荷捕捉结构包括多个第一介电层及多个第二介电层；刻蚀部分的各个第一介电层，并刻蚀部分的各个第二介电层，以暴露出部分的通道层；形成一接垫层于第一介电层及第二介电层上，以连接通道层。

Description

半导体装置及其制造方法
技术领域
本发明是有关于一种半导体装置及其制造方法，且特别是有关于一种垂直通道半导体装置及其制造方法。
背景技术
近年来，半导体装置的结构不断地演进，且装置的存储容量持续地增加。存储器装置用于存储许多电子文件，例如是MP3文件、数字影像文件、计算机文件等。随着应用范围不断地增加，存储器装置的需求着重于小体积及大容量。为了满足其要求，需要具有高元件密度及小体积的存储器装置及其制造方法。
因此，一种能够达成大存储容量、小体积、且具有良好效能及稳定性的垂直通道存储器装置，已成为研发的重要方向。
发明内容
本发明是有关于一种半导体装置及其制造方法，其刻蚀部分电荷捕捉结构而形成一接垫层，以形成一厚且宽的接垫，来稳固地连接一位线。
根据本发明的第一方面，提出一种半导体装置的制造方法。制造方法包括下列步骤：形成二堆叠结构于一基板之上，各个堆叠结构包括多个栅极层、多个栅极绝缘层及一顶部绝缘层，栅极层及栅极绝缘层交替地设置，顶部绝缘层设置于栅极层及栅极绝缘层上；形成一电荷捕捉结构及一通道层于各个堆叠结构的一侧表面，该电荷捕捉结构包括多个第一介电层及多个第二介电层；刻蚀部分的各个第一介电层，并刻蚀部分的各个第二介电层，以暴露部分的通道层；形成一接垫层于第一介电层及第二介电层上，以连接通道层。
根据本发明的第二方面，提供一半导体装置。半导体包括一基板、二堆叠结构、一电荷捕捉结构、一通道层及一接垫层。各个堆叠结构包括多个栅极层、多个栅极绝缘层及一顶部绝缘层。栅极层及栅极绝缘层交替地设置。顶部绝缘层设置于栅极层及栅极绝缘层上。电荷捕捉结构及通道层设置于各个堆叠结构的一侧表面。电荷捕捉结构包括多个第一介电层及多个第二介电层。通道层的顶部高于各个第一介电层的顶部及各个第二介电层的顶部。接垫层设置于第一介电层及第二介电层上，以连接通道层。
为了对本发明的上述及其他方面有更好的了解，下文特举优选实施例，并配合所附附图，作详细说明如下：
附图说明
图1绘示一半导体装置。
图2A～图2F绘示一实施例的半导体装置的制造方法的流程图。
图3A～图3F绘示另一实施例的半导体装置的制造方法的流程图。
图4绘示另一半导体装置。
图5A～图5F绘示一实施例的半导体装置的制造方法的流程图。
图6A～图6F绘示另一实施例的半导体装置的制造方法的流程图。
【符号说明】
100、200、300、400：半导体装置
110、310：基板
120：底部绝缘层
120a：上表面
130、230、330、430：堆叠结构
130a：沟槽
130b、330b：侧表面
131、331：栅极层
132、332：栅极绝缘层
133、333、433：顶部绝缘层
134、234：导电屏蔽层
135、335：绝缘屏蔽层
140、340：电荷捕捉结构
141、341：第一介电层
142、342：第二介电层
150、350：通道层
160、260、360、460：接垫层
170、370：间隔绝缘层
370G：空气间隙
380：底部导电层
390：连接层
D：漏极
G：栅极
T1、T2、T3、T4、T5、T6：厚度
S：源极
W1、W2：宽度
具体实施方式
以下提出各种实施例进行详细说明，其利用刻蚀部分电荷捕捉结构(chargetrapping structure)，并设置一接垫层(landing pad layer)，以形成一厚且宽的接垫(landing pad)，来稳固地连接至一位线(bit line)。然而，实施例仅用以作为范例说明，并不会限缩本发明欲保护的范围。此外，实施例中的附图省略了不必要的元件，以清楚显示本发明的技术特点。
请参照图1，其绘示一半导体装置100的示意图。举例来说，半导体装置100可以是一三维垂直通道NAND装置(three-dimensional vertical channel NAND device)。半导体装置100包括一基板(substrate)110、一底部绝缘层(bottom insulating layer)120、至少二层堆叠结构(stacked structures)130、一电荷捕捉结构140、一通道层(channel layer)150、一接垫层160及一间隔绝缘层(spaced insulating layer)170。在此实施例中，电荷捕捉结构140及通道层150为U形。
各个堆叠结构130包括多个栅极层(gate layer)131、多个栅极绝缘层(gateinsulating layer)132、一顶部绝缘层(top insulating layer)133及一导电屏蔽层(conductive mask layer)134。电荷捕捉结构140包括多个第一介电层(first dielectriclayer)141及多个第二介电层142(second dielectric layer)。各个栅极层131连接至一栅极(gate)G。接垫层160连接至一源极(source)S或一漏极(drain)D。
接垫层160连接至一位线。如图1所示，由于导电屏蔽层134及接垫层160的组合的厚度T1大于通道层150的厚度T2，介于位线与接垫层160间的接触电阻便可降低。此外，进行位线与接垫层160的连接工艺也变得更容易。此外，通道层150及接垫层160的连接位于通道层150的侧壁，而不是在通道层150的顶部。如此一来，可以增加工艺窗口(process window)并降低电阻。再者，在此结构中不会发生角落边缘效应(corner edge effect)，其理由是第一介电层141皆不位于任何的角落边缘，故不会因电场效应而容易被编程或抹除。
请参照图2A～图2F，其绘示根据一实施例的半导体装置100的制造方法的流程图。本制造方法为自我对准工艺且无须额外的掩模程序。如图2A所示，提供基板110。接着，如图2A所示，形成底部绝缘层120于基板110上。举例来说，底部绝缘层120的材料例如是氧化硅(silicon oxide)。
然后，如图2A所示，交替地形成栅极层131及栅极绝缘层132于底部绝缘层120上，使得各个栅极层131能够相互绝缘。各个栅极层131的材料例如是N+或P+掺杂多晶硅(N+orP+doping polysilicon)，优选地为P+掺杂多晶硅。各个栅极绝缘层132的材料例如是氧化硅。
接着，如图2A所示，形成顶部绝缘层133于栅极层131及栅极绝缘层132上。顶部绝缘层133的材料例如是氮化硅(silicon nitride)。
然后，如图2A所示，形成导电屏蔽层134于顶部绝缘层133上，以避免顶部绝缘层133被刻蚀，并可用以连接接垫层160(绘示于图1)及通道层150(绘示于图1)。
接着，如图2A所示，形成绝缘屏蔽层135于导电屏蔽层134上。绝缘屏蔽层135的材料例如是氮化硅。
然后，如图2B所示，刻蚀绝缘屏蔽层135、导电屏蔽层134、顶部绝缘层133、栅极层131及栅极绝缘层132，以形成至少两个堆叠结构130及介于相邻的堆叠结构130的沟槽130a。在制造过程中，绝缘屏蔽层135可以稳固堆叠结构130，以避免堆叠结构130崩塌。
接着，如图2C所示，形成电荷捕捉结构140及通道层150于各个堆叠结构130的一侧表面130b及底部绝缘层120的一上表面120a。电荷捕捉结构140及通道层150为U形。通道层150的材质可以是固有(intrinsic poly silicon)或未掺杂的多晶硅。电荷捕捉结构140可以是O1N1O2N2O3N3O4结构(O1接近于通道层150，O4接近于堆叠结构130)。四个氧化硅层(O1、O2、O3、O4)具有不同的厚度且三个氮化硅层(N1、N2、N3)具有不同的厚度。或者，电荷捕捉结构140可以是O1N1O2N2O3结构(O1接近于通道层150，O3接近于堆叠结构130)。三个氧化硅层(O1、O2、O3)具有不同的厚度，两个氮化硅层(N1、N2)具有不同的厚度。这些不同的厚度是基于O1N1O2隧穿(tunneling)、N2捕捉(trapping)、O3或O3N3O4阻障(blocking)的目的来设计。
接着，如图2C所示，填充间隔绝缘层170于堆叠结构130之间的沟槽130a。间隔绝缘层170的材料例如是氧化硅。间隔绝缘层170可以不完全填满沟槽130a，使得空气间隙形成于间隔绝缘层170中。空气也是很好的绝缘体。
再者，如图2D所示，刻蚀部分的各个第一介电层141，以暴露部分的各个第二介电层142。在此步骤中，是利用磷酸(H3PO4)来刻蚀氮化硅。由于磷酸对于多晶硅及氧化硅具有高度选择性，导电屏蔽层134、通道层150、第二介电层142及间隔绝缘层170不会在此步骤被刻蚀。在此步骤中，绝缘屏蔽层135(绘示于图2C)也被移除，使得导电屏蔽层134的表面被暴露出来。由于部分的各个第一介电层141被刻蚀，故第二介电层142的至少一个的二侧壁被部分地暴露。
由于第一介电层141的厚度不同，第一介电层141在刻蚀效应(etching loadingeffect)下会被刻蚀出不同的深度。
接着，如图2E所示，刻蚀部分的各个第二介电层142，以暴露部分的通道层150。在此步骤中，是利用稀释氢氟酸溶液(DHF)来刻蚀氧化硅。因为稀释氢氟酸溶液对于多晶硅及氮化硅具有高度选择性，导电屏蔽层134、通道层150、第一介电层141不会被刻蚀。
在此步骤中，由于部分的各个第二介电层142被刻蚀，故各个第一介电层141的二侧壁被部分地暴露出来。再者，由于部分的间距绝缘层170也被刻蚀，故通道层150的二侧壁也被部分地暴露出来，使得通道层150的顶端高于第一介电层141的顶端及第二介电层142的顶端。
由于第二介电层142的厚度不同，第二介电层142在刻蚀效应下会被刻蚀出不同的深度。在此步骤中，导电屏蔽层134则可以避免顶部绝缘层133受到刻蚀。
接着，如图2F所示，形成接垫层160于导电屏蔽层134、第一介电层141及第二介电层142上，以连接导电屏蔽层134及通道层150。接垫层160的材料例如是N型掺杂多晶硅。
在此步骤中，接垫层160及通道层150还被研磨，使得接垫层160、通道层150及间隔绝缘层170的顶部皆位于相同高度。导电屏蔽层134及接垫层160的组合可作为一个接垫来连接位线。导电屏蔽层134及接垫层160的组合的厚度T1大于通道层150的厚度T2，使得介于位线与接垫层160间的接触电阻便可降低。此外，通道层150及接垫层160的连接位于通道层150的侧壁，而不是在通道层150的顶部。如此一来，可以增加工艺窗口(process window)并降低电阻。再者，进行位线与接垫层160的连接工艺也变得更容易。在此结构中不会发生角落边缘效应(corner edge effect)，其理由是第一介电层141皆不位于任何的角落边缘，故不会因电场效应而容易被编程或抹除。
在上述制造方法中，绝缘屏蔽层135用以在工艺中稳固堆叠结构130，以避免堆叠结构130于工艺中崩塌。在另一实施例中，半导体装置的制造方法可以不使用绝缘屏蔽层135。请参照图3A～图3F，其绘示另一实施例的半导体装置200的制造方法的流程图。在此实施例中，导电屏蔽层234的厚度增加，使得导电屏蔽层234即可以用来稳固堆叠结构230。
如图3F所示，接垫层260及导电屏蔽层234用以作为一个接垫来连接位线。导电屏蔽层234及接垫层260的厚度T3大于通道层150的厚度T2，使得介于位线与接垫层260间的接触电阻便可降低。再者，进行位线与接垫层260的连接工艺也变得更容易。
请参照图4，其绘示一半导体装置300的示意图。举例来说，半导体装置300可以是一三维垂直通道NAND装置(three-dimensional vertical channel NAND device)。半导体装置300包括一基板(substrate)310、至少二层堆叠结构(stacked structures)330、一电荷捕捉结构340、一通道层(channel layer)350、一绝缘屏蔽层335、一接垫层360、一间隔绝缘层(spaced insulating layer)370、一底部导电层380及一连接层390。
各个堆叠结构330包括多个栅极层(gate layer)331、多个栅极绝缘层(gateinsulating layer)332及一顶部绝缘层(top insulating layer)333。电荷捕捉装置340包括多个第一介电层(first dielectric layer)341及多个第二介电层342(seconddielectric layer)。各个栅极层331连接至栅极(gate)G。接垫层360连接至漏极(drain)D。底部导电层380连接至源极(source)。连接层390连接底部导电层380及通道层350。
接垫层360连接至一位线。如图4所示，由于接垫层360的厚度T4大于通道层350的厚度T5，介于位线与接垫层360间的接触电阻便可降低。再者，接垫层360还设置于间隔绝缘层370上。接垫层360的宽度W1相当的大，使得进行位线与接垫层360的连接工艺也变得更容易。此外，通道层350及接垫层360的连接位于通道层350的侧壁，而不是在通道层350的顶部。如此一来，可以增加工艺窗口(process window)并降低电阻。再者，在此结构中不会发生角落边缘效应(corner edge effect)，其理由是第一介电层341皆不位于任何的角落边缘，故不会因电场效应而容易被编程或抹除。
请参照图5A～图5F，其绘示根据一实施例的半导体装置300的制造方法的流程图。本制造方法为自我对准工艺且无须额外的掩模程序。如图5A所示，提供基板310。接着，如图5A所示，形成底部导电层380于基板310上。
然后，如图5A所示，交替地形成栅极层331及栅极绝缘层332于底部导电层380上，使得各个栅极层331能够相互绝缘。各个栅极层331的材料例如是N+或P+掺杂多晶硅(N+orP+doping polysilicon)，优选地为P+掺杂多晶硅。各个栅极绝缘层332的材料例如是氧化硅。
接着，如图5A所示，形成顶部绝缘层333于栅极层331及栅极绝缘层332上。顶部绝缘层333的材料例如是氮化硅(silicon nitride)。
接着，如图5A所示，形成绝缘屏蔽层335于顶部绝缘层333上。绝缘屏蔽层335的材料例如是氮化硅。
然后，如图5B所示，刻蚀绝缘屏蔽层335、顶部绝缘层、栅极层331及栅极绝缘层332，以形成至少两个堆叠结构330及介于相邻的堆叠结构330的沟槽330a。在制造过程中，绝缘屏蔽层335可以稳固堆叠结构330，以避免堆叠结构330崩塌。
接着，如图5C所示，形成电荷捕捉结构340及通道层350于各个堆叠结构330的一侧表面330b。连接层390形成于底部导电层380的顶表面，以连接底部导电层380及通道层350。通道层350的材质可以是固有或未掺杂的多晶硅。电荷捕捉结构340可以是O1N1O2N2O3N3O4结构(O1接近于通道层150，O4接近于堆叠结构330)。四个氧化硅层(O1、O2、O3、O4)具有不同的厚度且三个氮化硅层(N1、N2、N3)具有不同的厚度。或者，电荷捕捉结构340可以是O1N1O2N2O3结构(O1接近于通道层350，O3接近于堆叠结构130)。三个氧化硅层(O1、O2、O3)具有不同的厚度，两个氮化硅层(N1、N2)具有不同的厚度。这些不同的厚度是基于O1N1O2隧穿(tunneling)、N2捕捉(trapping)、O3或O3N3O4阻障(blocking)的目的来设计。
接着，如图5C所示，填充间隔绝缘层370于堆叠结构330之间的沟槽330a。间隔绝缘层370的材料例如是氧化硅。间隔绝缘层370可以不完全填满沟槽330a，使得空气间隙370G形成于间隔绝缘层370中。空气也是很好的绝缘体。
再者，如图5D所示，刻蚀部分的各个第二介电层342，以暴露部分的各个第一介电层341。在此步骤中，是利用稀释氢氟酸溶液(DHF)来刻蚀氧化硅。因为稀释氢氟酸溶液对于多晶硅及氮化硅具有高度选择性，绝缘屏蔽层335、通道层350、第一介电层341不会被刻蚀。由于部分的各个第二介电层342被刻蚀，故第一介电层341的至少一的二侧壁被部分地暴露。再者，由于部分之间隔绝缘层370也被刻蚀，故通道层350的二侧壁被部分地暴露。
由于第二介电层342的厚度不同，第二介电层342在刻蚀效应(etching loadingeffect)下会被刻蚀出不同的深度。
接着，如图5E所示，刻蚀部分的各个第一介电层341。在此步骤中，是利用磷酸(H3PO4)来刻蚀氮化硅。由于磷酸对于多晶硅及氧化硅具有高度选择性，通道层350、第二介电层342及间隔绝缘层370不会在此步骤被刻蚀。于此步骤中，绝缘屏蔽层335也被凹进(recessed)。
在此步骤中，由于部分的各个第一介电层341被刻蚀，故各个第二介电层342的二侧壁被部分地暴露出来。如此一来，通道层350的顶端高于第一介电层341的顶端及第二介电层342的顶端。
由于第一介电层341的厚度不同，第一介电层341在刻蚀效应下会被刻蚀出不同的深度。
接着，如图5F所示，形成接垫层360于第一介电层341、第二介电层342及间隔绝缘层370上，以连接通道层350。接垫层360的材料例如是N型掺杂多晶硅。
接垫层360可作为一个接垫来连接位线。接垫层360的厚度T4大于通道层350的厚度T5，使得介于位线与接垫层360间的接触电阻便可降低。此外，通道层350及接垫层360的连接位于通道层350的侧壁，而不是在通道层350的顶部。如此一来，可以增加工艺窗口(process window)并降低电阻。再者，接垫层360的宽度W1相当的大，使得进行位线与接垫层360的连接工艺也变得更容易。在此结构中不会发生角落边缘效应(corner edgeeffect)，其理由是第一介电层341皆不位于任何的角落边缘，故不会因电场效应而容易被编程或抹除。
在上述制造方法中，绝缘屏蔽层335用以在工艺中稳固堆叠结构330，以避免堆叠结构330于工艺中崩塌。在另一实施例中，半导体装置的制造方法可以不使用绝缘屏蔽层335。请参照图6A～图6F，其绘示另一实施例的半导体装置400的制造方法的流程图。在此实施例中，顶部绝缘层433的厚度增加，使得顶部绝缘层433即可以用来稳固堆叠结构430。
如图6F所示，接垫层460用以作为一个接垫来连接位线。接垫层460的厚度T6大于通道层350的厚度T5，使得介于位线与接垫层460间的接触电阻便可降低。再者，接垫层460的宽度W2相当的大，使得进行位线与接垫层460的连接工艺也变得更容易。
综上所述，虽然本发明已以优选实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作各种的更改与修饰。因此，本发明的保护范围当视权利要求所界定者为准。

Claims (10)

1.一种半导体装置的制造方法，其特征在于，包括：
形成二堆叠结构于一基板之上，其中各该堆叠结构包括多个栅极层、多个栅极绝缘层及一顶部绝缘层，该些栅极层及该些栅极绝缘层交替地设置，该顶部绝缘层设置于该些栅极层及该些栅极绝缘层上；
形成一电荷捕捉结构及一通道层于各该堆叠结构的一侧表面，其中各该电荷捕捉结构包括多个第一介电层及多个第二介电层；
刻蚀部分的各该第一介电层，并刻蚀部分的各该第二介电层，以暴露部分的该通道层；及
形成一接垫层(landing pad layer)于该些第一介电层及该些第二介电层上，以连接该通道层；
其中，在形成该些堆叠结构的步骤中，各该堆叠结构还包括一导电屏蔽层，该导电屏蔽层及接垫层的组合的厚度大于通道层的厚度。
2.根据权利要求1所述的半导体装置的制造方法，其中在刻蚀部分的各该第一介电层的步骤中，各该第一介电层被刻蚀的深度不同，在刻蚀部分的各该第二介电层的步骤中，各该第二介电层被刻蚀的深度不同。
3.根据权利要求1所述的半导体装置的制造方法，其中在刻蚀部分的各该第一介电层的步骤中，该些第二介电层的至少一个的二侧壁被部分地暴露，在刻蚀部分的各该第二介电层的步骤中，该些第一介电层的至少一个的二侧壁被部分地暴露。
4.根据权利要求1所述的半导体装置的制造方法，其特征在于，还包括：
填充一间隔绝缘层于一沟槽中，该沟槽形成于该些堆叠结构之间；
其中在刻蚀部分的各该第二介电层的步骤中，部分的该间隔绝缘层也被刻蚀，使得该通道层的顶端高于该些第一介电层的顶端及该些第二介电层的顶端。
5.根据权利要求4所述的半导体装置的制造方法，其中在形成该接垫层的步骤中，该接垫层还形成于该间隔绝缘层上。
6.根据权利要求1所述的半导体装置的制造方法，其中：
在形成该些堆叠结构的步骤中，该导电屏蔽层设置于该顶部绝缘层上；
在形成该接垫层的步骤中，该接垫层还形成于该导电屏蔽层上。
7.一种半导体装置，其特征在于，包括：
一基板；
二堆叠结构，各该堆叠结构包括：
多个栅极层及多个栅极绝缘层，该些栅极层及该些栅极绝缘层交替地设置；及
一顶部绝缘层，设置于该些栅极层及该些栅极绝缘层上；
一电荷捕捉结构及一通道层，设置于各该堆叠结构的一侧表面，其中各该电荷捕捉结构包括多个第一介电层及多个第二介电层，该通道层的顶部高于各该第一介电层的顶部及各该第二介电层的顶部；以及
一接垫层，设置于该些第一介电层及该些第二介电层上，以连接该通道层；
其中，各该堆叠结构还包括一导电屏蔽层，该导电屏蔽层及接垫层的组合的厚度大于通道层的厚度。
8.根据权利要求7所述的半导体装置，其中该些第一介电层的顶部位于不同高度，该些第二介电层的顶部位于不同高度。
9.根据权利要求7所述的半导体装置，其特征在于，还包括：
一间隔绝缘层，设置于该些堆叠结构之间的一沟槽内，其中该接垫层还设置于该间隔绝缘层上。
10.根据权利要求7所述的半导体装置，其中该接垫层的厚度大于该通道层的厚度。
CN201510385424.9A 2015-02-24 2015-06-30 半导体装置及其制造方法 Active CN105914184B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/629,537 US9437611B1 (en) 2015-02-24 2015-02-24 Semiconductor device and manufacturing method thereof
US14/629,537 2015-02-24

Publications (2)

Publication Number Publication Date
CN105914184A CN105914184A (zh) 2016-08-31
CN105914184B true CN105914184B (zh) 2019-03-19

Family

ID=56693826

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510385424.9A Active CN105914184B (zh) 2015-02-24 2015-06-30 半导体装置及其制造方法

Country Status (2)

Country Link
US (1) US9437611B1 (zh)
CN (1) CN105914184B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105990248A (zh) * 2015-02-26 2016-10-05 旺宏电子股份有限公司 半导体装置及其制造方法
US9923139B2 (en) 2016-03-11 2018-03-20 Micron Technology, Inc. Conductive hard mask for memory device formation
KR102373616B1 (ko) * 2017-07-06 2022-03-11 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN109346474B (zh) * 2018-10-16 2020-07-10 长江存储科技有限责任公司 三维存储器以及形成三维存储器的方法
CN110391289B (zh) * 2019-06-20 2020-06-19 长江存储科技有限责任公司 一种半导体结构及其制作方法
CN113345911B (zh) * 2021-06-02 2023-12-15 长江存储科技有限责任公司 一种半导体器件的制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101764096A (zh) * 2008-12-24 2010-06-30 海力士半导体有限公司 垂直沟道型非易失性存储器件及其制造方法
CN103066076A (zh) * 2011-10-24 2013-04-24 爱思开海力士有限公司 三维非易失性存储器件及其制造方法以及存储系统
US8803222B2 (en) * 2011-07-07 2014-08-12 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices using direct strapping line connections

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8659944B2 (en) 2010-09-01 2014-02-25 Macronix International Co., Ltd. Memory architecture of 3D array with diode in memory string
KR101916223B1 (ko) * 2012-04-13 2018-11-07 삼성전자 주식회사 반도체 장치 및 그 제조 방법
KR102003526B1 (ko) * 2012-07-31 2019-07-25 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
KR102114341B1 (ko) * 2013-07-08 2020-05-25 삼성전자주식회사 수직형 반도체 장치
TWI508257B (zh) 2013-10-29 2015-11-11 Macronix Int Co Ltd 三維堆疊半導體結構及其製造方法
US9305937B1 (en) * 2014-10-21 2016-04-05 Sandisk Technologies Inc. Bottom recess process for an outer blocking dielectric layer inside a memory opening
US9502429B2 (en) * 2014-11-26 2016-11-22 Sandisk Technologies Llc Set of stepped surfaces formation for a multilevel interconnect structure
US9530781B2 (en) * 2014-12-22 2016-12-27 Sandisk Technologies Llc Three dimensional NAND memory having improved connection between source line and in-hole channel material as well as reduced damage to in-hole layers

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101764096A (zh) * 2008-12-24 2010-06-30 海力士半导体有限公司 垂直沟道型非易失性存储器件及其制造方法
CN102623458A (zh) * 2008-12-24 2012-08-01 海力士半导体有限公司 垂直沟道型非易失性存储器件及其制造方法
US8803222B2 (en) * 2011-07-07 2014-08-12 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices using direct strapping line connections
CN103066076A (zh) * 2011-10-24 2013-04-24 爱思开海力士有限公司 三维非易失性存储器件及其制造方法以及存储系统

Also Published As

Publication number Publication date
US20160247813A1 (en) 2016-08-25
CN105914184A (zh) 2016-08-31
US9437611B1 (en) 2016-09-06

Similar Documents

Publication Publication Date Title
CN105914184B (zh) 半导体装置及其制造方法
US9960182B2 (en) Three-dimensional semiconductor memory device and method of fabricating the same
US9991275B2 (en) Semiconductor memory device
US9634024B2 (en) Semiconductor device having vertical channel and air gap, and method of manufacturing thereof
CN103915398B (zh) 半导体器件及其制造方法
KR101735810B1 (ko) 3차원 반도체 장치
US9299714B2 (en) Semiconductor device and method of manufacturing the same
KR102247914B1 (ko) 반도체 장치 및 그 제조방법
US20150155297A1 (en) Methods of fabricating semiconductor devices having double-layered blocking insulating layers
US10559584B2 (en) Semiconductor device including a dielectric layer
US8921922B2 (en) Nonvolatile memory device and method for fabricating the same
CN103065952A (zh) 非易失性存储器件及其制造方法
US9576972B2 (en) Semiconductor device and manufacturing method thereof
CN103456787B (zh) 晶体管元件及其制造方法
KR20140020149A (ko) 반도체 메모리 소자 및 이의 제조방법
KR101926359B1 (ko) 반도체 소자 및 그의 제조 방법
CN105990248A (zh) 半导体装置及其制造方法
CN105374878B (zh) 包括带电荷穿通阻止层以降低穿通的半导体器件及其制造方法
TWI517365B (zh) 記憶體元件及其製造方法
CN105280645B (zh) 半导体结构与其制作方法
KR102045851B1 (ko) 수직형 반도체 소자 및 그 제조 방법
TWI569372B (zh) 半導體裝置及其製造方法
TWI607528B (zh) 半導體裝置及其製造方法
US9318396B1 (en) Method of fabricating flash memory
CN103367127B (zh) 半导体结构及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant