CN103346166A - 半导体器件及其制作方法 - Google Patents
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Abstract
本发明公开了一种半导体器件及其制作方法。所述器件具有分离沟槽栅结构。该分离沟槽栅结构包括一个屏蔽电极和两个栅电极，其中屏蔽电极的大部分位于栅电极之下，屏蔽电极的剩余部分位于两个栅电极之间，延伸到器件的顶面。该器件进一步包括源金属层，在器件顶面与初始层，阱区，源区和屏蔽电极接触，其中源金属层与初始层的接触形成了集成的肖特基二极管。
Description
技术领域
本发明涉及半导体器件领域，特别是涉及半导体功率器件。
背景技术
随着电子技术的不断发展，反相放大器电路被广泛应用于电子设备中。通常，反相放大器电路会受到密勒效应的影响。密勒效应与反相放大器电路的等效输入电容有关。当反相放大器的输入端和输出端之间存在电容时，由于放大器的放大作用，等效输入电容在输出端会被放大1+Av倍，其中Av为放大器的增益。该效应的存在会使放大器的高频性能恶化。
分离沟槽栅金属氧化物半导体场效应管被设计出来，用于减轻密勒效应的影响。如图1所示，分离沟槽栅MOSFET器件10通常在栅区结构中包含两个电极。第一电极为MOSFET栅电极101，用于控制MOSFET器件中沟道的建立，第二电极为屏蔽电极102，用于降低漏区103和栅电极101之间的电容Cgd。然而，由于屏蔽电极102通常会延伸到器件表面并在位于器件边缘的终止区与接触垫110相连。由于通常接触垫110的面积较大，MOSFET器件10可能会占据很大的晶片面积，同时屏蔽电极102的存在亦可产生较大的串联电阻，使得MOSFET的安全工作区(SOA)受限。
发明内容
针对现有技术中的一个或多个问题，本发明提供了一种集成肖特基二极管的半导体器件及其制作方法。
在本发明的一个方面，提出了一种半导体器件，具有顶面和底面，其特征在于，所述半导体器件包含：半导体初始层，所述半导体初始层具有第一导电类型；阱区，形成于所述半导体初始层的一部分之上，所述阱区具有第二导电类型，所述阱区包含至少两个阱区部分，所述半导体初始层的一部分位于所述两个阱区部分之间并延伸到所述器件顶面；分离沟槽栅结构，包含一个屏蔽电极和两个栅电极，其中所述屏蔽电极的大部分位于两个栅电极的下方，所述屏蔽电极的剩余部分位于两个栅电极之间并延伸到所述器件顶面；源区，形成于阱区之内，所述源区紧靠所述分离沟槽栅结构，所述源区具有第一导电类型；和源金属层，在所述器件顶面与所述初始层，所述阱区，所述屏蔽电极和所述源区接触，其中所述源金属层与所述初始层在所述器件顶面接触形成一肖特基二极管。
在本发明的另一方面，提出了一种半导体器件，具有顶面和底面，其特征在于所述半导体器件包含：分离沟槽栅金属氧化物半导体场效应管(MOSFET)，所述分离沟槽栅MOSFET包含漏区、源区、体区、分离沟槽栅结构和源金属层，其中所述分离沟槽栅结构具有一个屏蔽电极和两个栅电极，所述屏蔽电极的一部分位于所述两个屏蔽电极之间延伸到所述器件顶面，所述源金属层在所述顶面与所述源区、体区和屏蔽电极接触；以及肖特基二极管，形成于所述分离沟槽栅MOSFET旁，其中所述肖特基二极管的阳极由所述源金属层的一部分构成。
在本发明的又一方面，提出了一种制作半导体器件的方法，其特征在于，所述方法包含：形成一层半导体初始层，所述半导体初始层具有第一导电类型，所述半导体初始层的上表面作为所述半导体器件的顶面，所述半导体初始层的下表面作为所述半导体器件的底面；在所述半导体初始层中形成阱区，所述阱区至少包含两个阱区部分，其中所述半导体初始层的一部分位于所述两个阱区部分之间延伸到所述半导体器件的顶面；形成分离沟槽栅结构，所述分离沟槽栅结构穿过所述阱区到达所述半导体初始层，所述分离沟槽栅结构包含屏蔽电极和两个栅电极，其中所述屏蔽电极的大部分位于所述两个栅电极的下方，所述屏蔽电极的剩余部分位于所述两个栅电极之间延伸到所述半导体器件的顶面；在所述阱区内形成源区，所述源区靠近所述分离沟槽栅结构；以及形成源金属层，所述源金属层在所述器件顶面与所述初始层、所述阱区、所述屏蔽电极和所述源区接触，其中所述源金属层与所述初始层的接触形成了肖特基二极管。
利用本发明的实施例，可有效避免现有技术中分离沟槽栅MOSFET器件存在的占用面积过大的问题，扩大器件的安全工作区，减小寄生电阻，以及提升器件的反向性能。
附图说明
下列附图涉及有关本发明非限制性和非穷举性的实施例的描述。除非另有说明，否则同样的数字和符号在整个附图中代表同样或相似的部分。附图无需按比例画出。另外，图中所示相关部分尺寸可能不同于说明书中叙述的尺寸。为更好地理解本发明，下述细节描述以及附图将被提供以作为参考。
图1示出了现有技术中一个分离沟槽栅MOSFET器件10的横截面示意图；
图2示出了依据本发明一个实施例的集成肖特基二极管的分离沟槽栅MOSFET器件20的立体三维示意图；
图3示出了依据本发明一个实施例的集成肖特基二极管的分离沟槽栅MOSFET器件20的版图示意图；
图4为依据本发明一个实施例的具有连续结构的分离沟槽栅MOSFET器件40的立体三维示意图；
图5为依据本发明一个实施例的分离沟槽栅MOSFET器件40在图4所示的剖线Y1上的横截面示意图；
图6为依据本发明一个实施例的分离沟槽栅MOSFET器件40在图4所示的剖线X1上的横截面示意图；
图7为依据本发明一个实施例的集成肖特基二极管21的分离沟槽栅MOSFET器件40在图4所示的剖线Y2上的横截面示意图；
图8为依据本发明一个实施例的集成肖特基二极管21的分离沟槽栅MOSFET器件40在图4所示的剖线X2上的横截面示意图；
图9A、图9B、图9C、图9D、图9E、图9F、和图9G为依据本发明一个实施例的集成肖特基二极管21的分离沟槽栅MOSFET器件40的制作流程图；
图10为根据本发明另一实施例的集成肖特基二极管21的分离沟槽栅MOSFET器件40的另一替换的制作流程。
不同附图中相同的标记表示相同或相似的特征。
具体实施方式
下面将详细描述本发明的具体实施例，应当注意，这里描述的实施例只用于举例说明，并不用于限制本发明。在以下描述中，为了提供对本发明的透彻理解，阐述了大量特定细节。然而，对于本领域普通技术人员显而易见的是：不必采用这些特定细节来实行本发明。在其他实例中，为了避免混淆本发明，未具体描述公知的电路、材料或方法。
本领域内具有一般水平的技术人员能够理解，尽管下文中的实施例为说明之目的对半导体材料标明了具体的导电类型，然而在本发明其它实施例中，所述的半导体材料可以具有相反的导电类型。
在下文中，“+”和“-”用于描述特定区域的相对掺杂浓度。然而，这些符号并非为了限制这些区域的绝对掺杂浓度范围或者其它方面的属性。例如，具有n+或者n-标示的掺杂区也可以被认为是n型掺杂区。
图2示出了依据本发明一个实施例的集成肖特基二极管的分离沟槽栅MOSFET器件20的立体三维示意图。分离沟槽栅MOSFET器件20包含一层初始层。在图2所示的实施例中，该初始层包含位于底面20B的作为漏区的半导体衬底层201和形成于半导体衬底层201之上的N型半导体外延层202。在其它实施例中，初始层可能仅包含半导体衬底层201。P型阱区(P阱)203形成于一部分初始层之上，作为分离沟槽栅MOSFET器件20的体区。
在图示实施例中，P阱203包含两个部分203A和203B。在其它实施例中，P阱203可能包含两个以上的P阱部分。初始层的一部分位于两个P阱部分203A和203B之间，并延伸到分离沟槽栅MOSFET器件20的顶面20A。位于顶面20A的这一部分初始层被定义为肖特基接触区211。沟槽205穿过P阱区203伸入到外延层202。在另一实施例中，沟槽205可能进一步穿过外延层202伸入到半导体衬底层201。N+源区204形成于P阱区203之中，紧靠沟槽205。在图示实施例中，N+源区204包含两个部分204A和204B，分别位于每个P阱区部分内。在其它实施例中，N+源区204的部分的数量或位置可能不同于图示实施例。
继续如图2所示，沟槽205的侧墙和底部被第一绝缘材料层206所覆盖。在一个实施例中，第一绝缘材料层206由二氧化硅组成。在其它实施例中，其它合适的绝缘材料也可以用于第一绝缘材料层206。沟槽205中会形成两种电极，第一种电极为屏蔽电极207，第二种电极为栅电极208。在图示实施例中，MOSFET器件20具有两个栅电极208。屏蔽电极207和两个栅电极208之间被第二绝缘材料层209相互隔离。
在一些实施例中，屏蔽电极207的大部分位于两个栅电极208的下方，而屏蔽电极207的其它部分垂直地从两个栅电极208之间延伸到器件的顶面20A。为了在分离沟槽栅MOSFET器件20中形成沟道，两个栅电极的深度大于P阱区203。在一个实施例中，屏蔽电极207和栅电极208由多晶硅形成。在其它实施例中，可以使用其它合适的材料来形成屏蔽电极207和栅电极208。在一个实施例中，沟槽205，第一绝缘材料层206，屏蔽电极207，栅电极208和第二绝缘材料层209共同组成一个分离沟槽栅结构。
图3所示为根据本发明一个实施例的集成肖特基二极管的分离沟槽栅MOSFET器件20的版图示意图。如图3所示，MOSFET器件20进一步包括形成于器件顶面20A之上的源金属层210。图3中灰色区域所示即为源金属层210。源金属层210与分别同P阱区203，N+源区204和屏蔽电极207的一部分(图3中虚线所围成的区域)在顶面20A相接触。同时，源金属层210还进一步同肖特基接触区211(区域同样如虚线所示)相接触，形成集成的肖特基二极管。由此，集成的肖特基二极管形成并耦接于MOSFET器件20的源漏之间，以提高器件的反向恢复性能。此外，集成的肖特基二极管也很好地利用了由于屏蔽电极207延伸到顶面20A所形成的非沟道区域。
在图示实施例中，源金属层210与屏蔽电极207，P阱区203，N+源区204和肖特基接触区211完全接触。“完全接触”在此处和下文中的意义为源金属层210同上述区域的全部面积相接触。在其它实施例中，源金属层210可能通过其它合适的方式，例如通过通孔，与屏蔽电极207，P阱区203，N+源区204和肖特基接触区211相连接。如图3所示，屏蔽电极207与源金属层210的接触部分位于MOSFET器件20的中央区域，不同于图1中所示的MOSFET器件10的位于边缘区域。这样有效降低了屏蔽电极207的串联电阻，可以有助于屏蔽电极207内部各点保持相同的电势。进一步的，MOSFET器件20的安全工作区(SOA)可以得到提高，屏蔽电极207的屏蔽效果也可得到增强。
图4示出了根据本发明一个实施例的具有连续结构的分离沟槽栅MOSFET器件40的立体三维示意图。如图所示，相比MOSFET器件20，分离沟槽栅MOSEFT器件40具有连续结构。该连续结构在水平面上沿着垂直于分离沟槽栅结构走向的延伸方向X复制(重复)。在延伸方向X上，每个分离沟槽栅结构位于两个相邻的P阱区203之间，而每个P阱区也位于两个相邻的沟槽结构之间。在某些实施例中，N+源区204沿着延伸方向X分布在分离沟槽栅结构的两侧。在一个实施例中，N+源区被P阱区203所包围，其中N+源区部分204A位于P阱区部分203A内，N+源区部分204B位于P阱区部分203B内。然而，在其它实施例中，N+源区可能具有其它合适的形状或者位置安排。
图5所示为依据本发明一个实施例的分离沟槽栅MOSFET器件40在图4所示的剖线Y1上的横截面示意图。如图5所示，两个栅电极208进一步通过通孔与栅极接触垫308相连，而屏蔽电极207延伸到器件顶面20A的部分同源金属层210完全接触。屏蔽电极207的垂直延伸部分位于器件中央区域，在两个栅电极208之间。第二绝缘材料层209将屏蔽电极207和两个栅电极208相互隔开。由于屏蔽电极207和源金属层210在顶面20A能够完全接触，图1中所示的占用了较大面积的接触垫110得以在图示实施例中被去掉，使晶片面积得到减小。
图6示出了依据本发明一个实施例的分离沟槽栅MOSFET器件40在图4所示的剖线X1上的横截面示意图。如图6所示，分离沟槽栅MOSFET器件40为连续结构器件。每个沟槽栅结构位于两个相邻的源区204之间。沟槽205，第一绝缘材料层206，屏蔽电极207，栅电极208和第二绝缘材料层209一起沿剖线X1组成了分离沟槽栅结构。栅电极208的深度大于P阱区203，从而在MOSFET器件40中形成沟道。第二绝缘材料层209将屏蔽电极207和栅电极208相互隔离，源金属层210与源区204和P阱203在顶面20A上完全接触，而栅极接触垫308形成于栅电极208之上。
图7示出了依据本发明一个实施例的集成肖特基二极管21的分离沟槽栅MOSFET器件40在图4所示的剖线Y2上的横截面示意图。在具有连续结构的分离沟槽栅MOSFET器件40中，源区部分204A和204B在Y2轴方向上分别被P阱区部分203A和203B所包围。源金属层210与P阱区203，源区204和肖特基接触区211完全接触，如图7所示，源金属层210与肖特基接触区211在器件顶面20A完全接触的部分作为肖特基二极管21的阳极，对应的，半导体衬底位于器件底面20B的底部在作为肖特基二极管21的阴极。每个肖特基二极管21沿剖线Y2被布置在两个P阱区部分203A和203B之间。
在某些实施例中，P阱区部分203A和203B紧靠肖特基二极管21的阳极。P阱区部分203A和203B的边缘轮廓为曲线。通过调整两个P阱区部分203A和203B到合适的相对位置，可以减轻肖特基二极管21在反向偏置时在肖特基接触区211边缘附近所产生的电场畸变。在边缘部分503的作用下，集成肖特基二极管21可具有较高的反向击穿电压和较低的漏电流。
图8示出了根据本发明一个实施例的集成肖特基二极管21的分离沟槽栅MOSFET器件40在图4所示的剖线X2上的横截面示意图。如图8所示，分离沟槽栅MOSFET器件40具有连续结构。肖特基二极管21在剖线X2方向上分布于相邻两个沟槽栅结构之间。在图示实施例中，在剖线X2的横截面上，沟槽栅内无分离结构。屏蔽电极207延伸到器件顶面20A的部分直接与源金属层210完全接触。在某些实施例中，肖特基二极管21的电流通路被限制于两个相邻沟槽栅结构之间。较深的沟槽205可以使肖特基二极管21在阴极电压较低时就发生夹断，从而进一步提高肖特基二极管的击穿电压，或提升肖特基接触区211的面积。
应当注意的是，本发明的某些实施例可能并不包含上文所述的所有特征。本领域内具有一般水平的技术人员还应当理解上文的叙述和实施方式仅仅是为了说明之目的，在其它实施例中，上文中所述的某些组成部分可能具有不同的形状，布置或连接关系。
图9A、图9B、图9C、图9D、图9E、图9F、和图9G示出了依据本发明一个实施例的集成肖特基二极管21的分离沟槽栅MOSFET器件40的制作流程图。在图示实施例中，集成肖特基二极管21的分离沟槽栅MOSFET器件40为在延伸方向上复制的连续结构。此处为了理解上的方便，将MOSFET器件40的结构进行了简化。本领域具有一般水平的技术人员能够理解，下文所述的制作流程也能应用于制作不具有连续结构的分离沟槽栅MOSFET器件20。
见图9A，在图示实施例中，N型外延层202形成于N型衬底201之上，一起作为初始层。P阱区203形成于初始层之上。P阱区的两部分203A和203B被初始层隔离开。位于器件顶面20A的初始层部分被定义为肖特基接触区211。在一个实施例中，P阱区203可能通过选择性的离子注入来完成。在其它实施例中，P阱区也可通过扩散掺杂或者其它合适的方式来实现。
见图9B-9E，分离沟槽栅结构形成并穿过P阱区203到达下方的初始层。如图9B所示，沟槽205通过刻蚀形成并伸入到初始层。之后在沟槽205的侧墙和底部淀积一层绝缘材料层，来形成第一绝缘材料层206。该绝缘材料层可能为二氧化硅，氮化硅或者其它合适的材料。形成第一绝缘材料层206的手段可能包括化学气相淀积(CVD)，热氧化或者其它合适的方式。
接下来如图9C-9D所示，屏蔽电极207形成于沟槽205之中。在一个实施例中，这一步骤首先包括在第一绝缘材料层206之上，通过低压化学气相淀积(LPCVD)，原子层淀积(ALD)或者其它方式，淀积一层多晶硅或其他合适材料，作为第一栅极材料层。所述第一栅极材料层完全填充沟槽205。之后，第一栅极材料层中的一部分被去除掉，其中，去除的厚度小于第一栅极材料层的厚度，而大于P阱区203的厚度。去除的方式可以通过湿法刻蚀，干法刻蚀或者其它合适的方式。而第一栅极材料层中，至少毗邻肖特基接触区的部分未被刻蚀。剩余的第一栅极材料层即作为屏蔽电极207。
如图9E所示，在上述步骤之后，第二绝缘材料层209形成于沟槽205之中，覆盖剩余的第一栅极材料层的上表面。随后，第二栅极材料层进一步形成于第二绝缘材料层209之上，填充满沟槽205的剩余空间。第二栅极材料层的厚度大于P阱区203的厚度。由于屏蔽电极207的一部分未被刻蚀，因此所述第二栅极材料层被屏蔽电极207的未刻蚀部分一分为二，作为两个栅电极208。第二绝缘材料层209将屏蔽电极207和两个栅电极208互相隔离开。这样，完整的分离沟槽栅结构形成了。
如图9F所示，N+源区204(包括204A和204B)形成于P阱区203之中。在一个实施例中，一部分P阱区被掩蔽起来，通过自对准离子注入，在沟槽205的两侧形成N+源区204。此时，器件顶面20A上同时具有由一部分外延层202所形成的肖特基接触区211、P阱区203、N+源区204、屏蔽电极207和栅电极208。在其它实施例中，N+源区204可以通过掩蔽后的扩散掺杂或者其它合适的方式来形成。在又一替代实施例中，可以在形成分离沟槽栅结构之前，在P阱区203中形成N+源区204。
如图9G所示，源金属层210形成于器件顶面20A上。在一个实施例中，源金属层210无需通过任何电介质层，直接形成于肖特基接触区211、P阱区203、N+源区204和屏蔽电极207之上。在另一实施例中，可能首先在肖特基接触区211、P阱区203、N+源区204和屏蔽电极207之上形成一层电介质层，之后在电介质层上形成通孔，最后将源金属层210形成于电介质层之上并通过通孔与肖特基接触区211、P阱区203、N+源区204和屏蔽电极207进行接触。
图10示出了根据本发明另一实施例的集成肖特基二极管21的分离沟槽栅MOSFET器件40的另一替换的制作流程。相比图9A-图9G，在图10所示的实施例中，分离沟槽栅结构首先被形成于初始层内。之后，通过自对准离子注入或者其它合适的方式，来形成P阱区203。随后，一部分P阱区203被掩蔽起来，通过另一次离子注入，来形成N+源区204。在其它实施例中，N+源区也可通过扩散掺杂来形成。
需要声明的是，上述发明内容及具体实施方式意在证明本发明所提供技术方案的实际应用，不应解释为对本发明保护范围的限定。本领域技术人员在本发明的精神和原理内，当可作各种修改、等同替换、或改进。本发明的保护范围以所附权利要求书为准。
Claims (22)
1.一种半导体器件，具有顶面和底面，其特征在于，所述半导体器件包含：
半导体初始层，所述半导体初始层具有第一导电类型；
阱区，形成于所述半导体初始层的一部分之上，所述阱区具有第二导电类型，所述阱区包含至少两个阱区部分，所述半导体初始层的一部分位于所述两个阱区部分之间并延伸到所述器件顶面；
分离沟槽栅结构，包含一个屏蔽电极和两个栅电极，其中所述屏蔽电极的大部分位于两个栅电极的下方，所述屏蔽电极的剩余部分位于两个栅电极之间并延伸到所述器件顶面；
源区，形成于阱区之内，所述源区紧靠所述分离沟槽栅结构，所述源区具有第一导电类型；和
源金属层，在所述器件顶面与所述初始层、所述阱区、所述屏蔽电极和所述源区接触，其中所述源金属层与所述初始层在所述器件顶面接触形成一肖特基二极管。
2.如权利要求1所述的半导体器件，其特征在于，所述源金属层与位于所述器件顶面的所述初始层、所述阱区、所述屏蔽电极以及所述源区完全接触。
3.如权利要求1所述的半导体器件，其特征在于，所述分离沟槽栅结构进一步包括绝缘材料层，其中所述分离沟槽栅结构的侧墙和底部覆盖所述绝缘材料层，所述屏蔽电极和所述两个栅电极被所述绝缘材料层相互隔离。
4.如权利要求1所述的半导体器件，其特征在于，所述半导体器件具有连续结构，所述连续结构在水平面上沿着垂直于分离沟槽栅结构走向的延伸方向复制，其中每个所述分离沟槽栅结构在所述延伸方向上位于相邻两个所述阱区之间。
5.如权利要求4所述的半导体器件，其特征在于，每个所述肖特基二极管在所述延伸方向上位于相邻两个所述分离沟槽栅结构之间。
6.如权利要求1所述的半导体器件，其特征在于，所述肖特基二极管位于所述两个阱区部分之间。
7.如权利要求1所述的半导体器件，其特征在于，所述阱区部分紧靠所述肖特基二极管的阳极，所述阱区部分靠近所述肖特基二极管的边缘部分轮廓为曲线。
8.如权利要求1所述的半导体器件，其特征在于，所述屏蔽电极和所述栅电极由多晶硅构成。
9.一种半导体器件，具有顶面和底面，其特征在于所述半导体器件包含：
分离沟槽栅金属氧化物半导体场效应管(MOSFET)，所述分离沟槽栅MOSFET包含漏区、源区、体区、分离沟槽栅结构和源金属层，其中所述分离沟槽栅结构具有一个屏蔽电极和两个栅电极，所述屏蔽电极的一部分位于所述两个屏蔽电极之间并延伸到所述器件顶面，所述源金属层在所述顶面与所述源区、体区和屏蔽电极接触；以及
肖特基二极管，形成于所述分离沟槽栅MOSFET旁，其中所述肖特基二极管的阳极由所述源金属层的一部分构成。
10.如权利要求9所述的半导体器件，其特征在于，所述半导体器件具有连续结构，其中所述连续结构在水平面上沿着垂直于分离沟槽栅结构走向的延伸方向复制，所述每个分离沟槽栅结构在所述延伸方向上位于两个相邻的体区之间。
11.如权利要求10所述的半导体器件，其特征在于所述体区包含两个体区部分，其中在水平面上，所述肖特基二极管在沿分离沟槽栅结构的走向上位于两个所述体区部分之间，所述肖特基二极管在所述延伸方向上位于相邻两个所述分离沟槽栅结构之间。
12.如权利要求11所述的半导体器件，其特征在于，所述分离沟槽栅结构进一步包含绝缘材料层，所述分离沟槽栅结构的侧墙和底部被所述绝缘材料层所覆盖，所述屏蔽电极和所述栅电极被所述绝缘材料层相互隔开。
13.一种制作半导体器件的方法，其特征在于，所述方法包含：
形成一层半导体初始层，所述半导体初始层具有第一导电类型，所述半导体初始层的上表面作为所述半导体器件的顶面，所述半导体初始层的下表面作为所述半导体器件的底面；
在所述半导体初始层中形成阱区，所述阱区至少包含两个阱区部分，其中所述半导体初始层的一部分位于所述两个阱区部分之间并延伸到所述半导体器件的顶面；
形成分离沟槽栅结构，所述分离沟槽栅结构穿过所述阱区并到达所述半导体初始层，所述分离沟槽栅结构包含屏蔽电极和两个栅电极，其中所述屏蔽电极的大部分位于所述两个栅电极的下方，所述屏蔽电极的剩余部分位于所述两个栅电极之间并延伸到所述半导体器件的顶面；
在所述阱区内形成源区，所述源区紧靠所述分离沟槽栅结构；以及
形成源金属层，所述源金属层在所述器件顶面与所述初始层、所述阱区、所述屏蔽电极和所述源区接触，其中所述源金属层与所述初始层的接触形成了肖特基二极管。
14.如权利要求13所述的制作半导体器件的方法，其特征在于，所述形成分离沟槽栅结构包括：
形成沟槽；
在所述沟槽的侧墙和底部形成第一绝缘材料层；
在所述第一绝缘材料层上形成第一栅极材料层；
去掉一部分所述第一栅极材料层，其中，在所述器件顶面毗邻所述初始层的一部分所述第一栅极材料层未被去除，所述被去除部分的厚度小于所述第一栅极材料层的厚度并大于所述阱区的厚度，剩余的所述第一绝缘材料层作为所述屏蔽电极；
在所述屏蔽电极上形成所述第二绝缘材料层；以及
在所述第二绝缘材料层上形成所述两个栅电极，其中所述两个栅电极和所述屏蔽电极被所述第二绝缘材料层相互隔开。
15.如权利要求13所述的制作半导体器件的方法，其特征在于，在形成所述阱区之后，再形成所述分离沟槽栅结构，然后通过自对准注入形成所述源区。
16.如权利要求13所述的制作半导体器件的方法，其特征在于，在形成所述阱区和所述源区之后，再形成所述分离沟槽栅结构。
17.如权利要求13所述的制作半导体器件的方法，其特征在于，在形成所述分离沟槽栅结构之后，再通过自对准注入形成所述阱区和所述源区。
18.如权利要求13所述的制作半导体器件的方法，其特征在于，形成所述源金属层包括形成一层金属层使该金属层在所述器件顶面与所述初始层、所述阱区、所述源区和所述屏蔽电极完全接触。
19.如权利要求13所述的制作半导体器件的方法，其特征在于，形成所述源金属层包括：
在位于所述器件顶面的所述初始层、所述阱区、所述源区和所述屏蔽电极上形成一层电介质层；
在所述电介质层上形成通孔；以及
在所述电介质层上形成一层金属层，所述金属层在所述器件顶面通过所述通孔与所述初始层、所述阱区、所述源区和所述屏蔽电极相连接。
20.如权利要求13所述的制作半导体器件的方法，其特征在于，紧靠所述肖特基二极管的阳极形成所述阱区，所述阱区靠近所述肖特基二极管阳极的边缘部分轮廓为曲线。
21.如权利要求13所述的制作半导体器件的方法，其特征在于，所述方法进一步包括，在水平面上沿着垂直于所述分离沟槽栅结构走向的延伸方向上复制所述半导体器件，其中每个所述分离沟槽栅结构在所述延伸方向上位于相邻两个所述阱区之间。
22.如权利要求21所述的制作半导体器件的方法，其特征在于，形成的所述肖特基二极管位于相邻两个所述分离沟槽栅结构之间。
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