CN103247578B - 半导体承载件暨封装件及其制法 - Google Patents
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Abstract
一种半导体承载件暨封装件及其制法，该半导体承载件包括介电层、至少一置晶柱、多个导电柱、第一线路层与第二线路层，该置晶柱与导电柱贯穿该介电层，且具有相对的第一表面与第二表面，该第一线路层形成于该第一表面侧的介电层、置晶柱与导电柱上，且具有分别电性连接该置晶柱与导电柱的置晶垫与第一电性连接垫，该第二线路层形成于该第二表面侧的介电层、置晶柱与导电柱上，且具有分别对应该置晶柱与导电柱的导热垫与第二电性连接垫。本发明能有效防止线路层剥离，并可达到线路细间距的效果。
Description
技术领域
本发明涉及一种承载件暨封装件及其制法，尤其指一种半导体承载件暨封装件及其制法。
背景技术
四方平面无导脚(QuadFlatNon-Leaded，简称QFN)半导体封装件为一种使芯片座和接脚底面外露于封装层底部表面的封装单元，一般是采用表面粘着技术(surfacemounttechnology，简称SMT)将四方平面无导脚半导体封装件接置于印刷电路板上，借此以形成一具有特定功能的电路模块。
请参阅图1A至图1H，其为现有的四方平面无导脚半导体封装件及其制法的剖视图。
如图1A所示，提供一具有相对的第一表面10a与第二表面10b的铜基材10。
如图1B所示，于该铜基材10的第二表面10b上形成多个第一凹部101。
如图1C所示，于各该第一凹部101中填充树脂材料11。
如图1D所示，于该铜基材10的第一表面10a上形成阻层12，且该阻层12具有多个外露部分该第一表面10a的阻层开孔120。
如图1E所示，于该铜基材10的外露的第一表面10a与第二表面10b上分别电镀形成第一线路层13与第二线路层14，该第一线路层13具有一置晶垫131与多个电性连接垫132。
如图1F所示，移除该阻层12，以外露部分该第一表面10a。
如图1G所示，对外露的该铜基材10进行蚀刻，以形成连接该树脂材料11且顶宽底窄的第二凹部102，使得剩余的该铜基材10被定义为分别对应该置晶垫131与该等电性连接垫132的一置晶柱151与多个导电柱152。
如图1H所示，于该置晶垫131上设置半导体芯片16，并以多个焊线17电性连接该半导体芯片16与电性连接垫132，且于该第一表面10a侧形成包覆该半导体芯片16、焊线17与第一线路层13的封装胶体18。
然而，现有工艺是于电镀形成第一线路层13之后，再对未被第一线路层13所覆盖的铜基材10进行蚀刻，但若蚀刻时间过长，第一线路层13下方的铜基材10会过度蚀刻(overetching)与底切(undercut)，使得第一线路层13突出于铜基材10，进而容易导致第一线路层13剥离(peeling)或断裂；此外，为了避免电性干扰，相邻两条线路的间必须有足够的间距，例如40微米(μm)，因此现有顶宽底窄的第二凹部102的底部宽度至少必须40微米，这使得顶部宽度会大于40微米，例如80微米，所以导致第一线路层13的间距大于40μm，而无法达到细间距(finepitch)的要求。
因此，如何避免上述现有技术中的种种问题，以解决四方平面无导脚半导体封装件的线路层容易剥离、及线路间距过大的问题，实已成为目前亟欲解决的课题。
发明内容
有鉴于上述现有技术的缺失，本发明的主要目的在于提供一种半导体承载件暨封装件及其制法，能有效防止线路层剥离，并可达到线路细间距的效果。
本发明的半导体承载件包括：介电层，其形成有贯穿该介电层的至少一置晶柱与多个导电柱，且该至少一置晶柱与多个导电柱具有相对的第一表面与第二表面；第一线路层，其形成于该第一表面侧的介电层、置晶柱与导电柱的端部上，且具有分别电性连接该置晶柱与导电柱的置晶垫与第一电性连接垫；以及第二线路层，其形成于该第二表面侧的介电层、置晶柱与导电柱的端部上，并具有分别对应该置晶柱与导电柱的导热垫与第二电性连接垫。
本发明还提供一种半导体封装件，其包括：介电层，其形成有贯穿该介电层的至少一置晶柱与多个导电柱，且该至少一置晶柱与多个导电柱具有相对的第一表面与第二表面；第一线路层，其形成于该第一表面侧的介电层、置晶柱与导电柱的端部上，并具有分别电性连接该置晶柱与导电柱的置晶垫与第一电性连接垫；第二线路层，其形成于该第二表面侧的介电层、置晶柱与导电柱的端部上，并具有分别对应该置晶柱与导电柱的导热垫与第二电性连接垫；半导体芯片，其设置于该置晶垫上；多个焊线，其电性连接该半导体芯片与第一电性连接垫；以及封装胶体，其形成于该第一表面侧，以包覆该半导体芯片、焊线与第一线路层。
本发明还提供一种半导体承载件的制法，其包括：于一具有相对的第一表面与第二表面的承载板的第一表面上形成多个凹部；于各该凹部中填入介电层；从该第二表面侧移除部分该承载板的厚度，以外露该介电层，以令所剩余的该承载板定义为至少一置晶柱与多个导电柱；以及于该第一表面侧的承载板上形成第一线路层，并于该第二表面侧的承载板上形成第二线路层，其中，该第一线路层具有分别电性连接该置晶柱与导电柱的置晶垫与第一电性连接垫，且该第二线路层具有分别对应该置晶柱与导电柱的导热垫与第二电性连接垫。
本发明还提供一种半导体封装件的制法，其包括：提供一半导体承载件，其包括：介电层，其形成有贯穿该介电层的至少一置晶柱与多个导电柱，且该至少一置晶柱与多个导电柱具有相对的第一表面与第二表面；第一线路层，其形成于该第一表面侧的介电层、置晶柱与导电柱的端部上，且具有分别电性连接该置晶柱与导电柱的置晶垫与第一电性连接垫；第二线路层，其形成于该第二表面侧的介电层、置晶柱与导电柱的端部上，并具有分别对应该置晶柱与导电柱的导热垫与第二电性连接垫；于该置晶垫上设置半导体芯片，并以多个焊线电性连接该半导体芯片与第一电性连接垫；以及于该第一表面侧形成包覆该半导体芯片、焊线与第一线路层的封装胶体。
由上可知，因为本发明通过先完成包括介电层、置晶柱与导电柱的基材，之后再于该介电层、置晶柱与导电柱上形成线路层，因此可避免现有先形成线路层、再蚀刻基材的过度蚀刻与底切现象，进而避免线路层剥离与断裂的问题；此外，由于线路层可形成在介电层上，而不受蚀刻后的置晶柱与导电柱的间距限制，故可达到细间距的效果。
附图说明
图1A至图1H为现有的四方平面无导脚半导体封装件及其制法的剖视图；
图2A至图2M为本发明的半导体承载件、半导体封装件及其制法的第一实施例的剖视图，其中，图2L’为图2L的局部俯视图；以及
图3为本发明的半导体封装件的第二实施例的剖视图。
主要组件符号说明
10铜基材
10a，20a第一表面
10b，20b第二表面
101第一凹部
102第二凹部
11树脂材料
12阻层
120阻层开孔
13，26a第一线路层
131，261a置晶垫
132电性连接垫
14，26b第二线路层
151，201置晶柱
152，202导电柱
16，28半导体芯片
17，29焊线
18，30封装胶体
20承载板
200凹部
21a第一阻层
21b第二阻层
210第一阻层开孔
22介电层
23第三阻层
24a第一导电层
24b第二导电层
25a第一图案化阻层
25b第二图案化阻层
250a第一图案化开孔
250b第二图案化开孔
262a第一电性连接垫
263a迹线
261b导热垫
262b第二电性连接垫
27绝缘保护层
270绝缘保护层开孔
31导电组件
2半导体承载件
3半导体封装件。
具体实施方式
以下借由特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点及功效。
须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“侧”、“顶”、“底”及“一”等用语，也仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。
第一实施例
请参阅图2A至图2M，其为本发明的半导体承载件、半导体封装件及其制法的第一实施例的剖视图，其中，图2L’为图2L的局部俯视图。
首先，如图2A所示，提供一具有相对的第一表面20a与第二表面20b的承载板20，于该第一表面20a与第二表面20b上分别形成第一阻层21a与第二阻层21b，且该第一阻层21a形成有多个外露部分该第一表面20a的第一阻层开孔210，该承载板20的材质为铜。
如图2B所示，以例如蚀刻的方式移除各该第一阻层开孔210中的部分该承载板20，以形成多个凹部200，且该凹部200呈宽度由第一表面20a向第二表面20b渐缩的形状；接着，移除该第一阻层21a与第二阻层21b。
如图2C所示，于各该凹部200中与该第一表面20a上形成介电层22。
如图2D所示，以例如研磨的方式移除高于该第一表面20a的该介电层22。
如图2E所示，于该第一表面20a与介电层22上形成第三阻层23。
如图2F所示，从该第二表面20b侧移除部分该承载板20的厚度，以外露该介电层22，使得剩余的该承载板20被定义为至少一置晶柱201与多个导电柱202。
如图2G所示，移除该第三阻层23，并以例如溅镀的方式于该第一表面20a侧与第二表面20b侧的介电层22与承载板20上分别形成例如铜材质的第一导电层24a与第二导电层24b。
如图2H所示，于该第一导电层24a与第二导电层24b上分别形成第一图案化阻层25a与第二图案化阻层25b，且该第一图案化阻层25a与第二图案化阻层25b分别具有对应外露部分该第一导电层24a与第二导电层24b的第一图案化开孔250a与第二图案化开孔250b。
如图2I所示，于该第一图案化开孔250a与第二图案化开孔250b中分别电镀形成第一线路层26a与第二线路层26b，并移除该第一图案化阻层25a与第二图案化阻层25b，其中，该第一线路层26a形成于该第一表面20a侧的介电层22与承载板20上，并具有分别电性连接该置晶柱201与导电柱202的置晶垫261a与第一电性连接垫262a，该第二线路层26b形成于该第二表面20b侧的介电层22与承载板20上，且具有分别对应该置晶柱201与导电柱202的导热垫261b与第二电性连接垫262b，此外，该第一线路层26a与第二线路层26b的材质为银、镍/钯/金、或镍/金。如图2J所示，移除外露的该第一导电层24a与第二导电层24b。
如图2K所示，于该第二表面20b侧的介电层22与第二线路层26b上形成绝缘保护层27，且该绝缘保护层27具有多个对应外露各该导热垫261b与第二电性连接垫262b的绝缘保护层开孔270，至此即构成本发明的半导体承载件2。
接着，将该半导体承载件2上下翻转，如图2L所示，于该置晶垫261a上设置半导体芯片28，并以多个焊线29电性连接该半导体芯片28与第一电性连接垫262a，且于该第一表面20a侧形成包覆该半导体芯片28、焊线29与第一线路层26a的封装胶体30，还于各该绝缘保护层开孔270中形成例如焊球的导电组件31。
要注意的是，于其它实施例中，如图2L’所示，其为图2L的局部俯视图(然而省略该封装胶体30)，接置该半导体芯片28的第一线路层26a除第一电性连接垫262a之外，也包含迹线(trace)263a，以可缩短该焊线29的长度，并降低成本；同理，该第二线路层26b也可包括迹线(未图标)。
如图2M所示，进行切单步骤，以构成多个半导体封装件3。
第二实施例
请参阅图3，其为本发明的半导体封装件的第二实施例的剖视图。
本实施例大致上相同于第一实施例，其主要的不同之处在于本实施例的半导体封装件3是将该半导体芯片28设置于该第二线路层26b上，至于本实施例的具体制法为本发明所属技术领域的通常知识者依第一实施例所能轻易了解，故不在此加以赘述。
本发明还提供一种半导体承载件2，其包括：介电层22；至少一置晶柱201与多个导电柱202，其贯穿该介电层22，且具有相对的第一表面20a与第二表面20b；第一线路层26a，其形成于该第一表面20a侧的介电层22、置晶柱201与导电柱202上，该第一线路层26a具有分别电性连接该置晶柱201与导电柱202的置晶垫261a与第一电性连接垫262a；以及第二线路层26b，其形成于该第二表面20b侧的介电层22、置晶柱201与导电柱202上，该第二线路层26b具有分别对应该置晶柱201与导电柱202的导热垫261b与第二电性连接垫262b。
本发明又提供一种半导体封装件3，其包括：介电层22；至少一置晶柱201与多个导电柱202，其贯穿该介电层22，且具有相对的第一表面20a与第二表面20b；第一线路层26a，其形成于该第一表面20a侧的介电层22、置晶柱201与导电柱202上，该第一线路层26a具有分别电性连接该置晶柱201与导电柱202的置晶垫261a与第一电性连接垫262a；第二线路层26b，其形成于该第二表面20b侧的介电层22、置晶柱201与导电柱202上，该第二线路层26b具有分别对应该置晶柱201与导电柱202的导热垫261b与第二电性连接垫262b；半导体芯片28，其设置于该置晶垫261a上；多个焊线29，其电性连接该半导体芯片28与第一电性连接垫262a；以及封装胶体30，其形成于该第一表面20a侧，且包覆该半导体芯片28、焊线29与第一线路层26a。
于前述的半导体承载件2与半导体封装件3中，还包括绝缘保护层27，其形成于该第二表面20b侧的介电层22与第二线路层26b上，且该绝缘保护层27具有多个对应外露各该导热垫261b与第二电性连接垫262b的绝缘保护层开孔270。
于本发明的半导体承载件2与半导体封装件3中，该置晶柱201与导电柱202的柱径是由该第一表面20a的端部朝该第二表面20b的端部递增、或由该第二表面20b的端部朝该第一表面20a的端部递增(未图标此情形)，且该第一线路层26a与第二线路层26b的材质为银、镍/钯/金、或镍/金，该第一线路层26a(或第二线路层26b)还包括迹线263a。
所述的半导体封装件3中，还包括导电组件31，其形成于各该绝缘保护层开孔270中。
综上所述，相比于现有技术，由于本发明通过先完成包括介电层、置晶柱与导电柱的基材，之后再于该介电层、置晶柱与导电柱上形成线路层，因此可避免现有先形成线路层、再蚀刻基材的过度蚀刻与底切现象，进而避免线路层剥离与断裂的问题；此外，由于线路层可形成在介电层上，而不受蚀刻后的置晶柱与导电柱的间距限制，故可达到细间距的效果。
上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。
Claims (27)
1.一种半导体承载件，其包括：
介电层，其形成有贯穿该介电层的至少一置晶柱与多个导电柱，且该至少一置晶柱与多个导电柱具有相对的第一表面与第二表面；
第一线路层，其形成于该第一表面侧的介电层、置晶柱与导电柱的端部上，且具有电性连接该置晶柱的置晶垫与电性连接该导电柱的第一电性连接垫，其中该第一线路层与该介电层间、该第一线路层与该置晶柱间、以及该第一线路层与该导电柱间设有第一导电层；以及
第二线路层，其形成于该第二表面侧的介电层、置晶柱与导电柱的端部上，并具有对应该置晶柱的导热垫与对应该导电柱的第二电性连接垫，其中该第二线路层与该介电层间、该第二线路层与该置晶柱间、以及该第二线路层与该导电柱间设有第二导电层。
2.根据权利要求1所述的半导体承载件，其特征在于，该半导体承载件还包括绝缘保护层，其形成于该第二表面侧的介电层与第二线路层上，且具有多个对应外露各该导热垫与第二电性连接垫的绝缘保护层开孔。
3.根据权利要求1所述的半导体承载件，其特征在于，该置晶柱与导电柱的柱径由该第一表面的端部朝该第二表面的端部递增。
4.根据权利要求1所述的半导体承载件，其特征在于，该第一线路层还包括迹线。
5.根据权利要求1所述的半导体承载件，其特征在于，该第二线路层还包括迹线。
6.一种半导体封装件，其包括：
介电层，其形成有贯穿该介电层的至少一置晶柱与多个导电柱，且该至少一置晶柱与多个导电柱具有相对的第一表面与第二表面；
第一线路层，其形成于该第一表面侧的介电层、置晶柱与导电柱的端部上，并具有电性连接该置晶柱的置晶垫与电性连接该导电柱的第一电性连接垫，其中该第一线路层与该介电层间、该第一线路层与该置晶柱间、以及该第一线路层与该导电柱间设有第一导电层；
第二线路层，其形成于该第二表面侧的介电层、置晶柱与导电柱的端部上，并具有对应该置晶柱的导热垫与对应该导电柱的第二电性连接垫，其中该第二线路层与该介电层间、该第二线路层与该置晶柱间、以及该第二线路层与该导电柱间设有第二导电层；
半导体芯片，其设置于该置晶垫上；
多个焊线，其电性连接该半导体芯片与第一电性连接垫；以及
封装胶体，其形成于该第一表面侧，以包覆该半导体芯片、焊线与第一线路层。
7.根据权利要求6所述的半导体封装件，其特征在于，该封装件还包括绝缘保护层，其形成于该第二表面侧的介电层与第二线路层上，且具有多个对应外露各该导热垫与第二电性连接垫的绝缘保护层开孔。
8.根据权利要求7所述的半导体封装件，其特征在于，该封装件还包括形成于各该绝缘保护层开孔中的导电组件。
9.根据权利要求6所述的半导体封装件，其特征在于，该置晶柱与导电柱的柱径是由该第一表面的端部朝该第二表面的端部递增。
10.根据权利要求6所述的半导体封装件，其特征在于，该置晶柱与导电柱的柱径是由该第二表面的端部朝该第一表面的端部递增。
11.根据权利要求6所述的半导体封装件，其特征在于，该第一线路层还包括迹线。
12.根据权利要求6所述的半导体封装件，其特征在于，该第二线路层还包括迹线。
13.一种半导体承载件的制法，其包括：
于一具有相对的第一表面与第二表面的承载板的第一表面上形成多个凹部；
于各该凹部中填入介电层；
从该第二表面侧移除部分该承载板的厚度，以外露该介电层，以令所剩余的该承载板定义为至少一置晶柱与多个导电柱；以及
于该第一表面侧的承载板上形成第一线路层，并于该第二表面侧的承载板上形成第二线路层，其中，该第一线路层具有电性连接该置晶柱的置晶垫与电性连接该导电柱的第一电性连接垫，且该第二线路层具有对应该置晶柱的导热垫与对应该导电柱的第二电性连接垫。
14.根据权利要求13所述的半导体承载件的制法，其特征在于，该第一线路层还形成于该第一表面侧的介电层上，且该第二线路层还形成于该第二表面侧的介电层上。
15.根据权利要求13所述的半导体承载件的制法，其特征在于，形成该第一线路层与第二线路层的步骤还包括：
于该第一表面侧的介电层与承载板上形成第一导电层，以及于该第二表面侧的介电层与承载板上形成第二导电层；
于该第一导电层上形成第一图案化阻层，以及于该第二导电层上形成第二图案化阻层，且该第一图案化阻层具有外露部分该第一导电层的第一图案化开孔，以及该第二图案化阻层具有外露部分该第二导电层的第二图案化开孔；
于该第一图案化开孔中电镀形成该第一线路层，以及于该第二图案化开孔中电镀形成该第二线路层；以及
移除该第一图案化阻层与第二图案化阻层及其所覆盖的第一导电层与第二导电层。
16.根据权利要求13所述的半导体承载件的制法，其特征在于，该制法还包括于该第二表面侧的介电层与第二线路层上形成绝缘保护层，且该绝缘保护层具有多个对应外露各该导热垫与第二电性连接垫的绝缘保护层开孔。
17.根据权利要求13所述的半导体承载件的制法，其特征在于，该凹部呈宽度由第一表面向第二表面渐缩的形状。
18.根据权利要求13所述的半导体承载件的制法，其特征在于，该第一线路层还包括迹线。
19.根据权利要求13所述的半导体承载件的制法，其特征在于，该第二线路层还包括迹线。
20.一种半导体封装件的制法，其包括：
提供一半导体承载件，其包括：
介电层，其形成有贯穿该介电层的至少一置晶柱与多个导电柱，且该至少一置晶柱与多个导电柱具有相对的第一表面与第二表面；
第一线路层，其形成于该第一表面侧的介电层、置晶柱与导电柱的端部上，且具有电性连接该置晶柱的置晶垫与电性连接该导电柱的第一电性连接垫；
第二线路层，其形成于该第二表面侧的介电层、置晶柱与导电柱的端部上，并具有对应该置晶柱的导热垫与对应该导电柱的第二电性连接垫；
于该置晶垫上设置半导体芯片，并以多个焊线电性连接该半导体芯片与第一电性连接垫；以及
于该第一表面侧形成包覆该半导体芯片、焊线与第一线路层的封装胶体。
21.根据权利要求20所述的半导体封装件的制法，其特征在于，该制法还包括于该第二表面侧的介电层与第二线路层上形成绝缘保护层，且该绝缘保护层具有多个对应外露各该导热垫与第二电性连接垫的绝缘保护层开孔。
22.根据权利要求21所述的半导体封装件的制法，其特征在于，该制法还包括于各该绝缘保护层开孔中形成导电组件。
23.根据权利要求20所述的半导体封装件的制法，其特征在于，该制法还包括进行切单步骤。
24.根据权利要求20所述的半导体封装件的制法，其特征在于，该置晶柱与导电柱的柱径是由该第一表面的端部朝该第二表面的端部递增。
25.根据权利要求20所述的半导体封装件的制法，其特征在于，该置晶柱与导电柱的柱径是由该第二表面的端部朝该第一表面的端部递增。
26.根据权利要求20所述的半导体封装件的制法，其特征在于，该第一线路层还包括迹线。
27.根据权利要求20所述的半导体封装件的制法，其特征在于，该第二线路层还包括迹线。
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