CN103236272A - 移位寄存器单元及其驱动方法、栅极驱动装置与显示装置 - Google Patents

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Abstract

本发明提供了一种移位寄存器单元及其驱动方法、栅极驱动装置与显示装置，通过在移位寄存器单元中设置用于在输入信号和复位信号的控制下，将第一电平信号或第二电平信号输出给锁存单元的第一端的信号输入单元；用于锁存所述信号输入单元输入的信号，并将锁存处理信号输出给下拉单元的锁存单元；用于在所述锁存处理信号的控制下，将第一电平信号或下拉信号输出给信号输出单元的下拉单元；用于接收所述下拉单元发送的信号，进行反向处理作为输出信号，以及输出与输出信号反相的信号输出单元，从而可简化移位寄存器电路结构，有利用于显示面板（panel）窄边框的实现。

Description

移位寄存器单元及其驱动方法、栅极驱动装置与显示装置
技术领域
本发明涉及显示领域，尤其涉及一种移位寄存器单元及其驱动方法、栅极驱动装置与显示装置。
背景技术
传统低温多晶硅应用（LTPS）的移位寄存器（shift register）采用的是反相器、与非门和传输门组成的D触发器，一般具有两个D触发器。利用D触发器来锁存输出信号，利用时钟信号来控制信号的传输和移位。
在一典型的现有移位寄存器中，主要由两个D触发器构成，它的操作原理如下，当时钟导通第一个D触发器后，上一级单元输入的电平信号进入第一个D触发器，由于此时第二个D触发器前端的传输门截止，因此信号不能进入第二个D触发器，当下一个时钟到来，第一个D触发器输入截止，同时第一个D触发器将输入信号锁存，此时第二个D触发器导通，输入信号进入第二个D触发器并输出。由此信号实现了从上一级到下级单元的移位操作。
而由于D触发器的实现需要2个传输门，1个反相器，一个与非门，而一个移位寄存器需要连两个D触发器，因此虽然传统的移位寄存器经典，然而使用了较多的门电路，电路构成过于复杂，同时需要较大的排版空间，不利于显示面板（panel）窄边框的实现。
发明内容
本发明提供了一种移位寄存器单元及其驱动方法、栅极驱动装置与显示装置，从而可简化移位寄存器单元电路结构，有利用于显示面板（panel）窄边框的实现。
本发明提供方案如下：
本发明实施例提供了一种移位寄存器单元，包括信号输入单元、锁存单元、下拉单元、信号输出单元，其中：
信号输入单元，用于在输入信号和复位信号的控制下，将第一电平信号或第二电平信号输出给锁存单元的第一端；
锁存单元，用于锁存所述信号输入单元输入的信号，并将锁存处理信号输出给下拉单元；
下拉单元，用于在所述锁存处理信号的控制下，将第一电平信号或下拉信号输出给信号输出单元；
信号输出单元，用于接收所述下拉单元发送的信号，进行反向处理作为输出信号，以及输出与输出信号反相的信号。
优选的，所述信号输入单元包括：
第一薄膜晶体管T1和第二薄膜晶体管T2；
所述第一薄膜晶体管T1的源极与第一电平信号输入端连接，第一薄膜晶体管T1的栅极与复位信号输入端连接，第一薄膜晶体管T1的漏极与第二薄膜晶体管T2的漏极和锁存单元的第一端A连接；
所述第二薄膜晶体管T2的栅极与输入信号输入端连接，所述第二薄膜晶体管T2的源极与所述第二电平信号输入端连接。
优选的，所述锁存单元包括：
第一反相器以及第二反相器，其中：
所述第一反相器的输入端与所述信号输入单元连接，所述第一反相器的输出端与所述下拉单元连接；
所述第二反相器的输入端与所述下拉单元连接，所述第二反相器的输出端与所述信号输入单元连接。
优选的，所述下拉单元包括：
第四薄膜晶体管T4和第五薄膜晶体管T5；
所述第四薄膜晶体管T4的漏极分别与所述第五薄膜晶体管T5的漏极、信号输出单元连接，所述第四薄膜晶体管T4的栅极分别与所述第五薄膜晶体管T5的栅极、锁存单元的第二端连接，所述第四薄膜晶体管T4的源极与下拉信号连接；
所述第五薄膜晶体管T5的源极与所述信号输出单元、第一电平信号输入端连接。
优选的，所述下拉单元还包括第三薄膜晶体管T3;
所述第三薄膜晶体管T3的漏极与第四薄膜晶体管T4的源极连接，所述第三薄膜晶体管T3的栅极与时钟信号输入端连接，第三薄膜晶体管T3的源极与第二电平信号输入端连接。
优选的，所述下拉单元还包括第三薄膜晶体管T3；
所述第三薄膜晶体管T3的漏极与栅极连接，并且与第四薄膜晶体管T4的源极连接，第三薄膜晶体管T3的源极与时钟信号输入端连接。
优选的，所述信号输出单元包括：
第三反相器、第一信号输出端以及第二信号输出端；
所述第三反相器的信号输入端分别与所述下拉单元、第二信号输出端连接；
所述第三反相器的信号输出端与所述第一信号输出端连接。
优选的，所述信号输出单元还包括第六薄膜晶体管T6；
所述第六薄膜晶体管T6的漏极与第三反相器的信号输入端连接，第六薄膜晶体管T6的源极与第一电平信号连接，第六薄膜晶体管T6的栅极与第一信号输出端连接。
本发明实施例还提供了一种移位寄存器单元的驱动方法，包括：
在输入阶段，时序信号控制所述信号输入单元导通并输出低电平，锁存单元在锁存低电平的同时输出高电平，下拉单元在所述锁存单元输出的高电平以及时序信号的控制下，使下拉节点处于高电平，信号输出单元中的第一信号输出端输出低电平，使信号输出单元中的第二信号输出端输出高电平；
在输出阶段，时序信号控制所述信号输入单元截止，锁存单元继续输出高电平，下拉单元在所述锁存单元输出的高电平以及时序信号的控制下，使下拉节点处于低电平，信号输出单元中的第一信号输出端输出高电平，使信号输出单元中的第二信号输出端输出低电平；
在复位阶段，时序信号控制所述信号输入单元导通并输出高电平，锁存单元在锁存高电平的同时输出低电平，下拉单元在所述锁存单元输出的低电平以及时序信号的控制下，使下拉节点处于高电平，信号输出单元中的第一信号输出端输出低电平，使信号输出单元中的第二信号输出端输出高电平。
优选的，在输入阶段，所述时序信号为：复位信号输入端输入高电平、输入信号输入端输入高电平、时钟信号输入端输入低电平；
在输出阶段，所述时序信号为：复位信号输入端输入高电平、输入信号输入端输入低电平、时钟信号输入端输入高电平；
在复位阶段，所述时序信号为：复位信号输入端输入低电平、输入信号输入端输入低电平、时钟信号输入端输入低电平。
优选的，在输入阶段，所述时序信号为：复位信号输入端输入高电平、输入信号输入端输入高电平、时钟信号输入端输入高电平；
在输出阶段，所述时序信号为：复位信号输入端输入高电平、输入信号输入端输入低电平、时钟信号输入端输入低电平；
在复位阶段，所述时序信号为：复位信号输入端输入低电平、输入信号输入端输入低电平、时钟信号输入端输入高电平。
本发明实施例还提供了一种栅极驱动装置，该栅极驱动装置具体可以包括多级本发明实施例提供的移位寄存器单元；
除第一级移位寄存器单元外，其余每一级移位寄存器单元的第一输出端均与下一级移位寄存器单元的输入信号输入端连接，每一级移位寄存器单元的第一输出端输出的信号为下一级移位寄存器单元的输入信号；
除最后一级移位寄存器单元外，其余每一级移位寄存器单元的第二输出端均与上一级移位寄存器单元的复位信号输入端连接，每一级移位寄存器单元的第二输出端输出的信号为上一级移位寄存器单元的复位信号。
优选的，所述栅极驱动装置提供至少两个时钟信号，每一时钟信号按时钟信号个数，间隔为多级连接的移位寄存器中的一个提供时钟信号。
本发明实施例还提供了一种显示装置，该显示装置具体可以包括本发明实施例提供的栅极驱动装置。
从以上所述可以看出，本发明提供的移位寄存器单元及其驱动方法、栅极驱动装置与显示装置，通过在移位寄存器单元中设置用于在输入信号和复位信号的控制下，将第一电平信号或第二电平信号输出给锁存单元的第一端的信号输入单元；用于锁存所述信号输入单元输入的信号，并将锁存处理信号输出给下拉单元的锁存单元；用于在所述锁存处理信号的控制下，将第一电平信号或第二电平信号输出给信号输出单元的下拉单元；用于接收所述下拉单元发送的信号，进行反向处理作为输出信号，以及输出与输出信号反相的信号输出单元，从而可简化移位寄存器电路结构，有利用于显示面板（panel）窄边框的实现。
附图说明
图1为本发明实施例提供的移位寄存器电路结构示意图一；
图2为本发明实施例提供的移位寄存器电路结构示意图二；
图3为本发明实施例提供的移位寄存器电路结构示意图三；
图4为本发明实施例提供的移位寄存器电路结构示意图四；
图5为本发明实施例提供的移位寄存器电路结构示意图五；
图6为本发明实施例提供的移位寄存器电路结构示意图六；
图7为本发明实施例提供的移位寄存器电路结构示意图七；
图8为本发明实施例提供的移位寄存器驱动方法流程示意图；
图9为本发明实施例提供的移位寄存器时序示意图一；
图10为本发明实施例提供的移位寄存器时序示意图二；
图11本发明实施例提供的栅极驱动装置结构示意图一；
图12本发明实施例提供的栅极驱动装置结构示意图二；
图13为本发明实施例提供的栅极驱动装置工作时序图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例的附图，对本发明实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于所描述的本发明的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
除非另作定义，此处使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明专利申请说明书以及权利要求书中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”或者“一”等类似词语也不表示数量限制，而是表示存在至少一个。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也相应地改变。
本发明实施例提供了一种移位寄存器，如附图1所示，该移位寄存器单元具体可以包括信号输入单元11、锁存单元12、下拉单元13、信号输出单元14；其中：
信号输入单元11，用于在输入信号Input和复位信号Reset的控制下，将第一电平信号或第二电平信号输出给锁存单元12的第一端；
锁存单元12，用于锁存信号输入单元11输入的信号，并将锁存处理信号输出给下拉单元13；
下拉单元13，用于在所述锁存处理信号的控制下，将第一电平信号或下拉信号输出给信号输出单元14；
信号输出单元14，用于接收下拉单元13发送的信号，进行反向处理作为输出信号，以及输出与输出信号反相的信号。
本发明提供的移位寄存器具有简化的电路结构，有利用于显示面板（panel）窄边框的实现。
在本发明一优选实施例中，如附图2、3、4、5、6所示，信号输入单元11具体包括：
第一薄膜晶体管T1和第二薄膜晶体管T2；
所述第一薄膜晶体管T1的源极与第一电平信号输入端连接，第一薄膜晶体管T1的栅极与复位信号输入端连接，第一薄膜晶体管T1的漏极与第二薄膜晶体管T2的漏极和锁存单元12第一端A连接；
所述第二薄膜晶体管T2的栅极与输入信号输入端连接，第二薄膜晶体管T2的源极与第二电平信号输入端连接。
上述第一电平信号可以为直流高电平信号VDD，也可以是其他能定时输入高电平的信号；上述第二电平信号可以为直流低电平信号VSS，也可以是其他能定时输出低电平的信号。
在上述信号输入单元11中，第一薄膜晶体管T1选择为P型薄膜晶体管，第二薄膜晶体管T2选择N型薄膜晶体管。
在上述信号输入单元11选择上一级移位寄存器单元的输出信号作为输入信号，如果是第一级，则选择起始信号STV作为输入信号。
同时，上述信号输入单元11选择下一级移位寄存器单元输出的与输出信号反相的信号作为复位信号，如果是最后一级，则选择最后一级的输出信号作为复位信号。
在本发明一优选实施例中，如附图2、3、4、5、6所示，锁存单元12具体包括：
第一反相器Inv1以及第二反相器Inv2，其中：
第一反相器Inv1的输入端与信号输入单元11连接，第一反相器Inv1的输出端与下拉单元13连接；
第二反相器Inv2的输入端与下拉单元13连接，第二反相器Inv2的输出端与信号输入11单元连接。
在本发明一优选实施例中，如图7所示，下拉单元13具体包括：
第四薄膜晶体管T4和第五薄膜晶体管T5；
第四薄膜晶体管T4的漏极分别与第五薄膜晶体管T5的漏极、信号输出单元14连接，第四薄膜晶体管T4的栅极分别与第五薄膜晶体管T5的栅极、锁存单元12的第二端连接，第四薄膜晶体管T4的源极与下拉信号连接。
第五薄膜晶体管T5的源极与信号输出单元14、第一电平信号输入端连接。
第四薄膜晶体管T4选择为N型薄膜晶体管，第五薄膜晶体管T5选择为P型薄膜晶体管。
此时，第一电平信号为直流高电平信号VDD等，下拉信号为时钟信号CK或者第二电平信号，此时，第二电平信号具体可以为直流低电平信号VSS等。
进一步地，所述下拉单元13还包括第三薄膜晶体管T3；
作为一个示例，如图3、图4所示，第三薄膜晶体管T3的漏极与栅极连接，并且与第四薄膜晶体管T4的源极连接，第三薄膜晶体管T3的源极与下拉信号连接。此时，下拉信号为时钟信号CK，由于第三薄膜晶体管T3的作用相当于一个二极管，该二极管连接使得时钟信号CK的低电平能很好的输入，而高电平则无法输入，在电路操作方面使用了时钟信号CK的低电平对Q点进行下拉。
作为另外一个示例，如图2所示，第三薄膜晶体管T3的漏极与第四薄膜晶体管T4的源极连接，第三薄膜晶体管T3的源极与第二电平信号连接，第三薄膜晶体管T3的栅极与时钟控制信号CK连接，此时，下拉信号为第二电平信号，例如直流低电平信号VSS等。时钟控制信号CK与作为下拉信号的时钟信号CK为同一个信号，但其作用不同。
上述示例中，第三薄膜晶体管T3选择为N型薄膜晶体管。
在本发明一优选实施例中，如附图2、3、4、5、6所示，信号输出单元14具体可以包括：
第三反相器Inv3、第一信号输出端Ouput_Q（N）以及第二信号输出端Ouput_QB（N）；
第三反相器Inv3的信号输入端分别与下拉单元13、第二信号输出端即反相信号输出端连接；
所述第三反相器Inv3的信号输出端与第一信号输出端连接。
进一步地，如附图2、3、5、6所示，信号输出单元13还包括第六薄膜晶体管T6（输出反馈晶体管）；
作为一个示例，第六薄膜晶体管T6，其漏极与第三反相器Inv3信号输入端连接，其源极与第一电平信号连接，其栅极与第一信号输出端Ouput_Q（N）连接。采用该第六薄膜晶体管T6，可以更好的控制Q点（下拉单元13的信号输出端或者信号输出单元14的信号输入端）的电位。
上述示例中，第六薄膜晶体管选择为P型薄膜晶体管。
基于本发明实施例提供的移位寄存器单元，本发明实施例还提供了一种驱动移位寄存器的驱动方法，如附图8所示，该方法具体可以包括：
步骤81，在输入阶段，时序信号控制信号输入单元11导通并输出低电平，锁存单元12在锁存低电平的同时输出高电平，下拉单元13在锁存单元12输出的高电平以及时序信号的控制下，使下拉节点处于高电平，信号输出单元14中的第一信号输出端输出低电平，使信号输出单元14中的第二信号输出端输出高电平；
步骤82，在输出阶段，时序信号控制信号输入单元11截止，锁存单元12在继续输出高电平，下拉单元13在锁存单元12输出的高电平以及时序信号的控制下，使下拉节点处于低电平，信号输出单元14中的第一信号输出端输出高电平，使信号输出单元14中的第二信号输出端输出低电平；
步骤83，在复位阶段，时序信号控制信号输入单元11导通并输出高电平，锁存单元12在锁存高电平的同时输出低电平，下拉单元13在锁存单元12输出的低电平以及时序信号的控制下，使下拉节点处于高电平，信号输出单元14中的第一信号输出端输出低电平，使信号输出单元14中的第二信号输出端输出高电平。
本发明实施例中，移位寄存器单元工作时序具体可如附图9所示。
下面，以本发明实施例提供的如附图2所示的移位寄存器采用如附图9所示的工序时序为例，对本发明实施例提供的驱动移位寄存器的驱动方法的一个具体时下过程进行详细描述：
在输入阶段：上一级移位寄存器单元输出Output_Q(n-1)为高电平，作为如附图2所示移位寄存器的输入信号Input，该高电平从输入信号输入端输入，第二薄膜晶体管T2导通，由于复位信号Reset此时为高电平，第一薄膜晶体管T1截止，A点被下拉为低电平，锁存单元12将该低电平锁存并输出高电平，因此B点电位为高电平，第四薄膜晶体管T4导通，第五薄膜晶体管T5截止，此时时钟信号CK为低电平，第三薄膜晶体管T3截止，Q点电位维持不变，因此第一信号输出端Output_Q(n)仍为输出原来的低电平，同时输出的反馈作用在第六薄膜晶体管T6，第六薄膜晶体管T6导通将继续帮助Q点维持高电位，从而使第二信号输出端Ouput_QB（N）输出高电平。
在输出阶段：时钟信号CK为高电平，输入信号Input为低电平，复位信号reset仍为高电平，锁存单元12输出的信号维持不变，第三薄膜晶体管T3、第四薄膜晶体管T4导通，第五薄膜晶体管T5截止，Q点电位被迅速下拉为低电平，通过第三反相器Inv3以后，第一信号输出端Output_Q(n)输出为高电平，第二信号输出端Output_QB(n)反相输出为低电平。
在复位阶段：时钟信号CK为低电平，第三薄膜晶体管T3截止，输入信号Input为低电平，由于下级Output_QB(n+1)反馈的复位信号reset为低电平，A点电位被拉高，A点的高电平被锁存单元12锁存，因此B点为低电平，第四薄膜晶体管T4截止，第五薄膜晶体管T5导通，Q点被置位为高电平，因此第一信号输出端Output_Q(n)输出低电平，同时第二信号输出端Output_QB(n)反相输出为高电平。
即在本发明一可选实施例中，在输入阶段，时序信号为：复位信号输入端输入高电平、输入信号输入端输入高电平、时钟信号输入端输入低电平；
在输出阶段，所述时序信号为：复位信号输入端输入高电平、输入信号输入端输入低电平、时钟信号输入端输入高电平；
在复位阶段，所述时序信号为：复位信号输入端输入低电平、输入信号输入端输入低电平、时钟信号输入端输入低电平。
本发明实施例中，如附图3所示的移位寄存器单元相比于如附图2所示移位寄存器单元在时钟信号输入端使用了二极管（具体可使第三薄膜晶体管的源极与栅极连接，从而形成二极管）连接，该二极管连接使得时钟信号CK的低电平能很好的输入，而高电平则无法输入，在电路操作方面使用了时钟信号CK的低电平对Q点进行下拉，因此，如附图3所示的移位寄存器所适用的电路时序图相比如附图8所示的电路时序图是不一样的，附图3所示的移位寄存器所适用的电路时序图具体可参照附图10所示，具体的操作原理除了Q点通过时钟信号CK低电平下拉外，其它操作与附图8所示的移位寄存器驱动方法是一样的。
而本发明如附图4所示的移位寄存器单元实施例的电路操作，与如附图3所示的移位寄存器单元完全一样，并且同样在时钟信号输入端使用了二极管连接，只是该电路减少了如附图2、3所示的移位寄存器中使用的输出反馈晶体管T6，但对电路的功能以及驱动方法没有任何影响。
本发明如附图5、6所示的移位寄存器是分别在如附图3所示的移位寄存器和如附图4所示的移位寄存器的基础上取消了晶体管T3，电路的操作与附图3、4所示的移位寄存器完全一样，功能也没有任何改变。
本发明如附图4、5、6所示的移位寄存器所适用的信号工作时序可同样参照附图10所示。
即本发明一可选实施例中，在输入阶段，所述时序信号为：复位信号输入端输入高电平、输入信号输入端输入高电平、时钟信号输入端输入高电平；
在输出阶段，所述时序信号为：复位信号输入端输入高电平、输入信号输入端输入低电平、时钟信号输入端输入低电平；
在复位阶段，所述时序信号为：复位信号输入端输入低电平、输入信号输入端输入低电平、时钟信号输入端输入高电平。
本发明实施例还提供了一种栅极驱动装置，包括多级上述本发明实施例提供的移位寄存器单元；
除第一级移位寄存器单元外，其余每一级移位寄存器单元的第一输出端均与下一级移位寄存器的输入信号输入端连接，每一级移位寄存器的第一输出端输出的信号为下一级移位寄存器的输入信号；
除最后一级移位寄存器单元外，其余每一级移位寄存器单元的第二输出端均与上一级移位寄存器单元的复位信号输入端连接，每一级移位寄存器单元的第二输出端输出的信号为上一级移位寄存器单元的复位信号。
在一优选实施例中，如附图11所示，本发明实施例提供的栅极驱动装置内可设置有至少两个时钟信号，每一时钟信号按时钟信号个数，间隔为多级连接的移位寄存器中的一个提供时钟信号。
附图10中，CK为时钟信号，而CKB为与CK反相的时钟信号，Output_Q为第n级移位寄存器单元(即本级移位寄存器)输出Output_Q(n)信号，Output_QB为第n级移位寄存器单元的反相输出Output_QB(n)信号，Input为上级移位寄存器单元Output_Q(n-1)的信号输入端，Reset为下级单元Output_QB(n+1)反馈的信号输入端。
另外，在本发明另一可选实施例中，本发明实施例提供的栅极驱动装置内可设置有多时钟级联，如3个时钟或4个时钟。图12便是使用3个时钟的多级级联结构图。图13为使用多时钟级联的时序图（移位寄存器电路可为如附图2所示实施例）。
本发明实施例还提供了一种显示装置，其具体可以包括上述本发明实施例提供的栅极驱动装置。
该显示装置具体可以为液晶面板、液晶电视、液晶显示器、OLED面板、OLED显示器、等离子显示器或电子纸等显示装置。
本发明所述的移位寄存器、栅极驱动装置与显示装置特别适合LTPS（低温多晶硅技术）制程下的GOA电路需求，也可适用于非晶硅工艺下的GOA电路。
从以上所述可以看出，本发明提供的移位寄存器及其驱动方法、栅极驱动装置与显示装置，通过设置信号输入单元、锁存单元、下拉单元、信号输出单元、复位信号输入端、初始信号输入端、直流高电平信号输入端、直流低电平信号输入端、时钟信号输入端，从而可简化移位寄存器电路结构，有利用于显示面板（panel）窄边框的实现。
以上所述仅是本发明的实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (14)

1.一种移位寄存器单元，其特征在于，包括信号输入单元、锁存单元、下拉单元、信号输出单元，其中：
信号输入单元，用于在输入信号和复位信号的控制下，将第一电平信号或第二电平信号输出给锁存单元的第一端；
锁存单元，用于锁存所述信号输入单元输入的信号，并将锁存处理信号输出给下拉单元；
下拉单元，用于在所述锁存处理信号的控制下，将第一电平信号或下拉信号输出给信号输出单元；
信号输出单元，用于接收所述下拉单元发送的信号，进行反向处理作为输出信号，以及输出与输出信号反相的信号。
2.如权利要求1所述的移位寄存器单元，其特征在于，所述信号输入单元包括：
第一薄膜晶体管T1和第二薄膜晶体管T2；
所述第一薄膜晶体管T1的源极与第一电平信号输入端连接，第一薄膜晶体管T1的栅极与复位信号输入端连接，第一薄膜晶体管T1的漏极与第二薄膜晶体管T2的漏极和锁存单元的第一端A连接；
所述第二薄膜晶体管T2的栅极与输入信号输入端连接，所述第二薄膜晶体管T2的源极与所述第二电平信号输入端连接。
3.如权利要求1所述的移位寄存器单元，其特征在于，所述锁存单元包括：
第一反相器以及第二反相器，其中：
所述第一反相器的输入端与所述信号输入单元连接，所述第一反相器的输出端与所述下拉单元连接；
所述第二反相器的输入端与所述下拉单元连接，所述第二反相器的输出端与所述信号输入单元连接。
4.如权利要求1所述的移位寄存器单元，其特征在于，所述下拉单元包括：
第四薄膜晶体管T4和第五薄膜晶体管T5；
所述第四薄膜晶体管T4的漏极分别与所述第五薄膜晶体管T5的漏极、信号输出单元连接，所述第四薄膜晶体管T4的栅极分别与所述第五薄膜晶体管T5的栅极、锁存单元的第二端连接，所述第四薄膜晶体管T4的源极与下拉信号连接；
所述第五薄膜晶体管T5的源极与所述信号输出单元、第一电平信号输入端连接。
5.如权利要求4所述的移位寄存器单元，其特征在于，所述下拉单元还包括第三薄膜晶体管T3；
所述第三薄膜晶体管T3的漏极与第四薄膜晶体管T4的源极连接，所述第三薄膜晶体管T3的栅极与时钟信号输入端连接，第三薄膜晶体管T3的源极与第二电平信号输入端连接。
6.如权利要求4所述的移位寄存器单元，其特征在于，所述下拉单元还包括第三薄膜晶体管T3；
所述第三薄膜晶体管T3的漏极与栅极连接，并且与第四薄膜晶体管T4的源极连接，第三薄膜晶体管T3的源极与时钟信号输入端连接。
7.如权利要求1所述的移位寄存器单元，其特征在于，所述信号输出单元包括：
第三反相器、第一信号输出端以及第二信号输出端；
所述第三反相器的信号输入端分别与所述下拉单元、第二信号输出端连接；
所述第三反相器的信号输出端与所述第一信号输出端连接。
8.如权利要求7所述的移位寄存器单元，其特征在于，所述信号输出单元还包括第六薄膜晶体管T6；
所述第六薄膜晶体管T6的漏极与第三反相器的输入端连接，第六薄膜晶体管T6的源极与第一电平信号连接，第六薄膜晶体管T6的栅极与第一信号输出端连接。
9.一种移位寄存器单元的驱动方法，其特征在于，包括：
在输入阶段，时序信号控制信号输入单元导通并输出低电平，锁存单元在锁存低电平的同时输出高电平，下拉单元在所述锁存单元输出的高电平以及时序信号的控制下，使下拉节点处于高电平，信号输出单元中的第一信号输出端输出低电平，使信号输出单元中的第二信号输出端输出高电平；
在输出阶段，时序信号控制所述信号输入单元截止，锁存单元继续输出高电平，下拉单元在所述锁存单元输出的高电平以及时序信号的控制下，使下拉节点处于低电平，信号输出单元中的第一信号输出端输出高电平，使信号输出单元中的第二信号输出端输出低电平；
在复位阶段，时序信号控制所述信号输入单元导通并输出高电平，锁存单元在锁存高电平的同时输出低电平，下拉单元在所述锁存单元输出的低电平以及时序信号的控制下，使下拉节点处于高电平，信号输出单元中的第一信号输出端输出低电平，使信号输出单元中的第二信号输出端输出高电平。
10.如权利要求9所述的方法，其特征在于，在输入阶段，所述时序信号为：复位信号输入端输入高电平、输入信号输入端输入高电平、时钟信号输入端输入低电平；
在输出阶段，所述时序信号为：复位信号输入端输入高电平、输入信号输入端输入低电平、时钟信号输入端输入高电平；
在复位阶段，所述时序信号为：复位信号输入端输入低电平、输入信号输入端输入低电平、时钟信号输入端输入低电平。
11.如权利要求9所述的方法，其特征在于，在输入阶段，所述时序信号为：复位信号输入端输入高电平、输入信号输入端输入高电平、时钟信号输入端输入高电平；
在输出阶段，所述时序信号为：复位信号输入端输入高电平、输入信号输入端输入低电平、时钟信号输入端输入低电平；
在复位阶段，所述时序信号为：复位信号输入端输入低电平、输入信号输入端输入低电平、时钟信号输入端输入高电平。
12.一种栅极驱动装置，其特征在于，包括多级如权利要求1至8中任一权利要求所述的移位寄存器单元；
除第一级移位寄存器单元外，其余每一级移位寄存器单元的第一输出端均与下一级移位寄存器单元的输入信号输入端连接，每一级移位寄存器单元的第一输出端输出的信号为下一级移位寄存器单元的输入信号；
除最后一级移位寄存器单元外，其余每一级移位寄存器单元的第二输出端均与上一级移位寄存器单元的复位信号输入端连接，每一级移位寄存器单元的第二输出端输出的信号为上一级移位寄存器单元的复位信号。
13.如权利要求12所述栅极驱动装置，其特征在于，所述栅极驱动装置提供至少两个时钟信号，每一时钟信号按时钟信号个数，间隔为多级连接的移位寄存器中的一个提供时钟信号。
14.一种显示装置，其特征在于，包括如权利要求12所述的栅极驱动装置。
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