CN103163444A - 振荡电路和测试电路 - Google Patents

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CN103163444A CN2012104777299A CN201210477729A CN103163444A CN 103163444 A CN103163444 A CN 103163444A CN 2012104777299 A CN2012104777299 A CN 2012104777299A CN 201210477729 A CN201210477729 A CN 201210477729A CN 103163444 A CN103163444 A CN 103163444A
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寺田晴彦
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Abstract

本公开涉及振荡电路和测试电路。本文公开一种振荡电路，包括：控制晶体管，其通过根据其输入端子处的电位而进入导通状态和非导通状态之一来改变其输出端子处的电位；作为测量对象的晶体管，其具有与控制晶体管的沟道极性相同的沟道极性，并且与控制晶体管串联连接在电源与地之间；电容器，当控制晶体管从导通状态进入非导通状态时，该电容器根据从作为测量对象的晶体管泄漏的泄漏电流值来延迟输出端子处的电位改变；和反相电路，其使输出端子处的电位反相，从而将反相后的电位反馈回输入端子。

Description

振荡电路和测试电路
技术领域
本公开涉及振荡电路和测试电路，且更具体来说，涉及用于测量泄漏电流的振荡电路和包括该振荡电路的测试电路。
背景技术
近年来，随着集成电路的缩小，从保持在非导通状态的晶体管泄漏的泄漏电流增大，并且已经无法忽略泄漏电流造成的影响(例如，待机阶段中功率消耗的增大)。鉴于此原因，例如，在集成电路的开发阶段、在集成电路的发行测试阶段等，在许多情况下需要测量泄漏电流。泄漏电流取决于集成电路内的晶体管的种类和形状、制造阶段中的质量离散(dispersion)等而对于各晶体管大大不同。鉴于此原因，需要在集成了晶体管的区域中尽可能地局部测量泄漏电流。为了局部测量泄漏电流，在许多情况下将专用测试电路并入在作为测量对象的部分中。
例如，提出了一种使用负金属氧化物半导体(nMOS)晶体管、正MOS(pMOS)晶体管、比较器和反相器组(inverter group)的测试电路。这种测试电路例如在日本专利特开No.2010-43927中进行了描述。在这种测试电路中，pMOS晶体管和nMOS晶体管彼此串联连接在电源与地之间。nMOS晶体管通过栅极端子和源极端子二者的接地而被设定为非导通状态。另外，串联连接的nMOS晶体管和pMOS晶体管的每个输出端子连接到比较器的输入端子。反相器组用以使来自比较器的输出信号反相，并将反相后的输出信号作为输入信号反馈回pMOS晶体管。
当输入信号在上述测试电路中升高时，除了nMOS晶体管之外，pMOS晶体管也被设定为非导通状态。当pMOS晶体管和nMOS晶体管都保持在非导通状态时，nMOS晶体管的输出端子处的电位由于来自nMOS晶体管的泄漏电流而逐渐降低。另外，当nMOS晶体管的输出端子处的电位变得低于参考电位时，来自比较器的输出信号下降。
从pMOS晶体管的输入信号的下降到来自比较器的输出信号的下降的延迟时间是基于来自保持在非导通状态的nMOS晶体管的泄漏电流的时间。鉴于此原因，来自比较器的输出信号以对应于该泄漏电流的频率而改变。根据该频率来测量来自保持在非导通状态的nMOS晶体管的泄漏电流的值。来自pMOS晶体管的泄漏电流也由具有对称配置的电路进行测量。
发明内容
然而，对于上述半导体集成电路来说，担心由于以下原因而变得难以测量泄漏电流。pMOS晶体管和nMOS晶体管二者的特性离散通常比nMOS晶体管之间或者pMOS晶体管之间的特性离散更显著。鉴于此原因，nMOS晶体管与pMOS晶体管之间的泄漏电流的差异离散在许多情况下变得比nMOS晶体管之间或者pMOS晶体管之间的泄漏电流的差异离散大。当该离散较大时，作为测量对象的nMOS晶体管的泄漏电流可能变得等于或小于来自pMOS晶体管的泄漏电流，因此nMOS晶体管的输出端子处的电位不被充分降低。在这种情况下，来自比较器的输出信号的频率获得与对应于来自nMOS晶体管的泄漏电流的频率不同的值。因此，难以进行对来自nMOS晶体管的泄漏电流的精确测量。这同样适用于来自pMOS晶体管的泄漏电流。
本公开是为了解决上述问题而做出的，并且因此期望提供各自能够精确测量从保持在非导通状态的晶体管泄漏的泄漏电流的振荡电路和测试电路。
为了实现上述期望，根据本公开的一个实施例，提供了一种振荡电路，包括：控制晶体管，其通过根据其输入端子处的电位而进入导通状态和非导通状态之一来改变其输出端子处的电位；作为测量对象的晶体管，其具有与控制晶体管的沟道极性相同的沟道极性，并且与控制晶体管串联连接在电源与地之间；电容器，当控制晶体管从导通状态进入非导通状态时，所述电容器根据从作为测量对象的晶体管泄漏的泄漏电流值来延迟控制晶体管的输出端子处的电位改变；和反相电路，其使控制晶体管的输出端子处的电位反相，从而将反相后的电位反馈回控制晶体管的输入端子。
因此，提供一种操作，使得输出端子处的电位的改变被根据从作为测量对象的晶体管泄漏的泄漏电流值而延迟。
优选地，根据本公开的实施例，振荡电路还可以包括延迟控制部分，该延迟控制部分被配置成当指示延迟控制晶体管的输出端子处的电位改变的延迟指示信号被输入时使得作为测量对象的晶体管进入非导通状态，并且当延迟指示信号未被输入时使得作为测量对象的晶体管根据控制晶体管的输入端子处的电位进入导通状态和非导通状态之一。
因此，提供一种操作，当延迟指示信号被输入到延迟控制部分时，使得作为测量对象的晶体管进入非导通状态，并且当延迟指示信号未被输入到延迟控制部分时，使得作为测量对象的晶体管根据其输入端子处的电位而进入导通状态和非导通状态之一。
优选地，根据本公开的实施例，作为测量对象的晶体管可以包括：控制端子，通过该控制端子来控制作为测量对象的晶体管，以将其保持在导通状态或非导通状态；第一连接端子，其连接到电源或地并且连接到控制端子；和第二连接端子，其连接到控制晶体管的输出端子。
因此，提供一种操作，使得作为测量对象的晶体管的第一连接端子连接到电源或地并且连接到控制端子。
优选地，根据本公开的实施例，作为测量对象的晶体管可以是如下晶体管：当作为测量对象的晶体管和控制晶体管中的每一个都保持在非导通状态时，从该晶体管泄漏出值大于从控制晶体管泄漏的泄漏电流值的泄漏电流。
因此，提供一种操作，使得从作为测量对象的晶体管泄漏出值大于从控制晶体管泄漏的泄漏电流值的泄漏电流。
优选地，根据本公开的实施例，作为测量对象的晶体管可以包括彼此并联连接在电源与地之间的多个晶体管；并且所述多个晶体管可以是各自具有与控制晶体管的沟道极性相同的沟道极性的晶体管。
因此，提供一种操作，使得作为测量对象的晶体管包括彼此并联连接在电源与地之间的多个晶体管。
优选地，根据本公开的实施例，反相电路可以在指示输出端子处的电位进行振荡的振荡指示信号被输入时使控制晶体管的输出端子处的电位反相，从而将反相后的电位反馈回控制晶体管的输入端子，并且可以在振荡指示信号未被输入时将输入端子处的电位固定到预定电位。
因此，提供一种操作，使得在振荡指示信号被输入到反相电路时，反相电路使控制晶体管的输出端子处的电位反相，从而将反相后的电位反馈回控制晶体管的输入端子，并且在振荡指示信号未被输入到反相电路时，反相电路将控制晶体管的输入端子处的电位固定到预定电位。
根据本公开的另一个实施例，提供一种振荡电路，包括：延迟电路组，其具有多个延迟电路，所述多个延迟电路各自包括控制晶体管、作为测量对象的晶体管和电容器，控制晶体管通过根据其输入端子处的电位而进入导通状态和非导通状态之一来改变其输出端子处的电位，作为测量对象的晶体管具有与控制晶体管的沟道极性相同的沟道极性并且与控制晶体管串联连接在电源与地之间，当控制晶体管从导通状态进入非导通状态时，所述电容器根据从作为测量对象的晶体管泄漏的泄漏电流值来延迟控制晶体管的输出端子处的电位改变，其中所述多个延迟电路通过所述多个延迟电路的输出端子和输入端子之间的连接而以环形方式连接；和振荡控制电路，其在指示多个延迟电路的输出端子处的电位进行振荡的振荡指示信号被输入时使多个延迟电路的输出端子处的电位反相，从而使得反相后的电位是连接到各个输出端子的输入端子处的电位，并在振荡指示信号未被输入时以如下方式固定输入端子处的电位：多个延迟电路的输入端子处的电位中的至少一个电位变成具有不同极性的电位。
因此，提供一种操作，使得当振荡指示信号被输入到振荡控制电路时，振荡控制电路使多个延迟电路的输出端子处的电位反相，从而使得反相后的电位是连接到各个输出端子的输入端子处的电位，并当振荡指示信号未被输入到振荡控制电路时，振荡控制电路以如下方式固定输入端子处的电位：多个延迟电路的输入端子处的电位中的至少一个电位变成具有不同极性的电位。
根据本公开的又一个实施例，提供一种测试电路，包括：振荡电路，所述振荡电路包括控制晶体管、作为测量对象的晶体管、电容器和反相电路，控制晶体管通过根据其输入端子处的电位而进入导通状态和非导通状态之一来改变其输出端子处的电位，作为测量对象的晶体管具有与控制晶体管的沟道极性相同的沟道极性并且与控制晶体管串联连接在电源与地之间，当控制晶体管从导通状态进入非导通状态时，所述电容器根据从作为测量对象的晶体管泄漏的泄漏电流值来延迟控制晶体管的输出端子处的电位改变，反相电路使控制晶体管的输出端子处的电位反相，从而将反相后的电位反馈回控制晶体管的输入端子；和计数电路，其对输出端子处的电位在预定时间段内被反相的次数进行计数。
因此，提供一种操作，使得根据从作为测量对象的晶体管泄漏的泄漏电流值来延迟控制晶体管的输出端子处的电位改变，并且对控制晶体管的输出电路处的电位在预定时间段内被反相的次数进行计数。
根据本公开的又一个实施例，提供一种测试电路，包括：延迟电路组，其具有多个延迟电路，所述多个延迟电路各自包括控制晶体管、作为测量对象的晶体管和电容器，控制晶体管通过根据其输入端子处的电位而进入导通状态和非导通状态之一来改变其输出端子处的电位，作为测量对象的晶体管具有与控制晶体管的沟道极性相同的沟道极性并且与控制晶体管串联连接在电源与地之间，当控制晶体管从导通状态进入非导通状态时，所述电容器根据从作为测量对象的晶体管泄漏的泄漏电流值来延迟控制晶体管的输出端子处的电位改变，其中所述多个延迟电路通过在所述多个延迟电路的输出端子与输入端子之间的连接而以环形方式连接；振荡控制电路，其在指示多个延迟电路的输出端子处的电位进行振荡的振荡指示信号被输入时使多个延迟电路的输出端子处的电位反相，从而使得反相后的电位是连接到各个输出端子的输入端子处的电位，并且在振荡指示信号未被输入时，以如下方式固定输入端子处的电位：多个延迟电路的输入端子处的电位中的至少一个电位变成具有不同极性的电位；和计数电路，其对任一个输出端子处的电位在预定时间段内被反相的次数进行计数。
因此，提供一种操作，使得当振荡指示信号被输入到振荡控制电路时，振荡控制电路使多个延迟电路的输出端子处的电位反相，从而使得反相后的电位是连接到各个输出端子的输入端子处的电位，并当振荡指示信号末被输入到振荡控制电路时，振荡控制电路以如下方式固定输入端子处的电位：多个延迟电路的输入端子处的电位中的至少一个电位变成具有不同极性的电位。
如上文所述，根据本公开，可以提供极佳效果，使得包括振荡电路的测试电路能够精确测量泄漏电流。
附图说明
图1为示出包括根据本公开第一实施例的测试电路的半导体集成电路的配置的方框图；
图2为示出根据本公开第一实施例的测试电路的配置的方框图；
图3为示出根据本公开第一实施例的测试电路中的nMOS泄漏电流监控器的配置的电路图；
图4为示出根据本公开第一实施例的测试电路中的nMOS泄漏电流监控器中的nMOS延迟电路的配置的电路图；
图5为示出根据本公开第一实施例的测试电路中的pMOS泄漏电流监控器的配置的电路图；
图6为示出根据本公开第一实施例的测试电路中的pMOS泄漏电流监控器中的pMOS延迟电路的配置的电路图；
图7为示出根据本公开第一实施例的修改变化的测试电路中的nMOS泄漏电流监控器中的nMOS延迟电路的配置的电路图；
图8为示出根据本公开第二实施例的测试电路的配置的方框图；
图9为示出根据本公开第二实施例的测试电路中的nMOS泄漏电流监控器的配置的电路图；
图10为示出根据本公开第二实施例的测试电路中的nMOS泄漏电流监控器中的nMOS延迟电路的配置的电路图；
图11为示出根据本公开第二实施例的测试电路中的pMOS泄漏电流监控器的配置的电路图；
图12为示出根据本公开第二实施例的测试电路中的pMOS泄漏电流监控器中的pMOS延迟电路的配置的电路图；
图13为说明本公开第二实施例中的nMOS泄漏电流监控器的操作的表格；并且
图14为说明根据本公开第二实施例的测试电路中的控制电路的操作的流程图。具体实施方式
下文将参考附图来详细描述本公开的实施例。注意，下文将根据以下顺序来进行描述。
1.第一实施例(振荡控制：以对应于泄漏电流值的频率引起振荡的情况)
2.第二实施例(振荡控制：通过切换频率引起振荡的情况)
1.第一实施例
【半导体集成电路的配置】
图1是示出半导体集成电路100的配置的方框图，半导体集成电路100包括根据本公开的第一实施例的测试电路。半导体集成电路100是集成有大量诸如晶体管之类的半导体元件的电路。半导体集成电路100包括测试电路210、220、230、240和250、I/O(输入-输出)区域610、620、630和640以及核心区域700。
测试电路210、220、230、240和250分别是用于测量半导体集成电路100内的预定部分中的泄漏电流的电路。例如，在半导体集成电路100的开发阶段或者就在产品发运之前进行泄漏电流的测量。稍后将描述这些测试电路210、220、230、240和250的配置详情。I/O 区域610、620、630和640用以将来自安置于半导体集成电路100外部的电路或装置的信号输入到核心区域700，并将来自核心区域700的信号输出到外部。核心区域700是集成有大量诸如晶体管之类的半导体元件的区域。
【测试电路的配置】
图2是示出根据本公开第一实施例的测试电路210的配置的方框图。测试电路210包括控制电路211和环形振荡器阵列212。测试电路220、230、240和250中的每一个的配置与测试电路210相同。
控制电路211通过控制环形振荡器阵列212来测量来自环形振荡器阵列212的输出信号的振荡频率。控制信号被从外部电路或装置输入到控制电路211，根据该控制信号来控制测试电路210。控制信号中含有如下信号：根据该信号来向控制电路211指示是否测量振荡频率。控制电路211根据控制信号向环形振荡器阵列212输出振荡控制信号，根据该振荡控制信号来指示是否引起振荡。例如，振荡控制信号在振荡要被引起时被设定为高电平，并且在振荡要被停止时被设定为低电平。另外，控制电路211对来自环形振荡器阵列212的输出信号在给定时间段内被反相的次数进行计数，并输出计数值作为振荡频率。从振荡频率计算出泄漏电流值。稍后将描述计算泄漏电流值的方法的详情。注意，控制电路211是计数电路的示例。另外，环形振荡器阵列212是振荡电路的示例。
环形振荡器阵列212用以根据控制电路211进行的控制来使输出信号振荡。环形振荡器阵列212包括nMOS泄漏电流监控器300、pMOS泄漏电流监控器400和反相器环500。
nMOS泄漏电流监控器300根据控制电路211进行的控制使输出信号以与来自保持在非导通状态的nMOS晶体管的泄漏电流相对应的频率来振荡。振荡控制信号nOSC通过信号线214从控制电路211输入到nMOS泄漏电流监控器300。此外，nMOS泄漏电流监控器300通过信号线301将输出信号nOUT输出到控制电路211。在此，振荡控制信号nOSC是如下信号：根据该信号来向nMOS泄漏电流监控器300指示是否引起振荡。当振荡控制信号nOSC指示振荡时，nMOS泄漏电流监控器300使输出信号nOUT振荡。另一方面，当振荡控制信号nOSC指示不振荡时，nMOS泄漏电流监控器300通过将输出信号nOUT固定到给定状态(例如，低电平)来停止振荡。
pMOS泄漏电流监控器400根据控制电路211进行的控制使输出信号以与来自保持在非导通状态的pMOS晶体管的泄漏电流相对应的频率来振荡。来自控制电路211的振荡控制信号pOSC通过信号线216输入到pMOS泄漏电流监控器400。此外，pMOS泄漏电流监控器400通过信号线401将输出信号pOUT输出到控制电路211。在此，振荡控制信号pOSC是如下信号：根据该信号来向pMOS泄漏电流监控器400指示是否引起振荡。当振荡控制信号pOSC指示振荡时，pMOS泄漏电流监控器400使输出信号pOUT振荡。另一方面，当振荡控制信号pOSC指示不振荡时，pMOS泄漏电流监控器400通过将输出信号pOUT固定到给定状态(例如，低电平)来停止振荡。
反相器环500根据控制电路211进行的控制使输出信号以对应于反相器的延迟时间的频率来振荡。反相器环500包括以环形形状连接的一个或多个反相器。振荡控制信号iOSC通过信号线218从控制电路211输入到反相器环500。此外，反相器环500通过信号线501将输出信号iOUT输出到控制电路211。在此，振荡控制信号iOSC是如下信号：根据该信号来向反相器环500指示是否引起振荡。当振荡控制信号iOSC指示振荡时，反相器环500使输出信号iOUT振荡。另一方面，当振荡控制信号iOSC指示不振荡时，反相器环500通过将输出信号iOUT固定到给定状态(例如，低电平)来停止振荡。
注意，尽管采用子控制电路211测量输出信号的振荡频率的配置，但是也可以采用外部装置或电路测量振荡频率的配置。在这种情况下，控制电路211不测量振荡频率，并且输出信号的频率被分频器等改变，从而输出所产生的输出信号。此外，输出信号的频率由外部装置等测量。
【nMOS泄漏电流监控器的配置】
图3是示出第一实施例的测试电路210中的nMOS泄漏电流监控器300的配置的电路图。nMOS泄漏电流监控器300包括nMOS延迟电路310、320和330、NAND(与非)门341和343、反相器342和NOR(或非)门344。注意，NOR门344是反相电路的示例。由NAND门341和343、反相器342和NOR门344构成的电路是振荡控制电路的示例。
nMOS延迟电路310、320和330用以根据分别从各自保持在非导通状态的nMOS晶体管泄漏的泄漏电路值来延迟信号的改变。nMOS延迟电路310将通过延迟输入信号cIN1的改变而获得的信号作为输出信号cOUT1输出到NAND门341的输入端子。nMOS延迟电路320将通过延迟输入信号cIN2的改变而获得的信号作为输出信号cOUT2输出到NAND门343的输入端子。此外，nMOS延迟电路330将通过延迟输入信号cIN3的改变而获得的信号作为输出信号cOUT3输出到NOR门344的输入端子。
NAND门341和343中的每一个包括两个输入端子，并且分别输出输入到其两个输入端子的信号的“与非”。NAND门341将振荡控制信号nOSC与来自nMOS延迟电路310的输出信号cOUT1的“与非”作为输入信号cIN2输出到nMOS延迟电路320。NAND门343将振荡控制信号nOSC与来自nMOS延迟电路320的输出信号cOUT2的“与非”作为输入信号cIN3输出到nMOS延迟电路330。
反相器342使振荡控制信号nOSC反相，并将反相后的振荡控制信号输出到NOR门344的输入端子。NOR门344包括两个输入端子，并且输出分别输入到其两个输入端子的信号的“或非”。具体来说，NOR门344将反相后的振荡控制信号nOSC与输出信号cOUT3的“或非”作为输出信号nOUT输出到控制电路211，并将该“或非”作为输入信号cIN1反馈回nMOS延迟电路310。
以此配置，当振荡控制信号nOSC保持在高电平时，NAND门341和343以及NOR门344分别使来自nMOS延迟电路310、320和330的输入信号反相，并输出反相后的输入信号。由于来自NOR门344的输出信号nOUT被反馈回开头的nMOS延迟电路310，所以来自NOR门344的输出信号nOUT的电位周期性改变。也就是说，nMOS泄漏电流监控器300振荡。
另一方面，当振荡控制信号nOSC保持在低电平时，NAND门341和343将输入信号cIN2和cIN3固定到高电平，并且NOR门344将输入信号cIN1和输出信号nOUT中的每一个固定到低电平。因此，输出信号nOUT的振荡停止。由于输入信号cIN1、cIN2和cIN3中的至少一个被固定到不同的电位，所以输入信号的电位不会在振荡开始阶段变得不确定，因此可靠地引起振荡。
注意，nMOS泄漏电流监控器300中包括的nMOS延迟电路的数目绝不限于三个。例如，当在nMOS泄漏电流监控器300中仅提供一个nMOS延迟电路时，仅必须去除所有nMOS延迟电路310和320以及NAND门341和343，并且振荡控制信号nOSC被输入到nMOS延迟电路330。例如，当在nMOS泄漏电流监控器300中提供两个nMOS延迟电路时，仅必须去除nMOS延迟电路310，并且来自NOR门344的输出信号被反馈回NAND门341的一个输入端子。当在nMOS泄漏电流监控器300中提供四个或更多nMOS延迟电路时，NAND门和延迟电路二者在需要时可以添加到nMOS泄漏电流监控器300。
此外，尽管采用振荡由NAND门341和343、反相器342和NOR门344控制的配置，但是用于控制振荡的电路配置绝不限于该配置。只要在引起振荡时可以将输入到nMOS延迟电路的信号反相，那么也可以采用任何其它适合的配置，并且输入信号可以被以如下方式固定：使得当振荡停止时至少一个输入信号变成不同电位。例如，NAND门341和343中的每一个可以由NOR门取代，并且NOR门344可以由NAND门取代。因此，当振荡控制信号nOSC保持在低电平时，输入信号被反相，并且当振荡控制信号nOSC保持在高电平时，输入信号cIN1被固定到高电平，并且输入信号cIN2和cIN3中的每一个被固定到低电平。
【nMOS延迟电路的配置】
图4是示出第一实施例的测试电路210中的nMOS泄漏电流监控器300中的nMOS延迟电路310的配置的电路图。nMOS延迟电路310包括控制晶体管311、作为测量对象的晶体管312和电容器313。nMOS延迟电路320和330的每个配置与nMOS延迟电路310的配置相同。
控制晶体管311根据输入信号cIN1来改变输出信号cOUT的电位。例如，nMOS晶体管用作控制晶体管311。此外，在控制晶体管311中，其栅极端子连接到NOR门344的输出端子，并且其源极电极连接到电源。此外，控制晶体管311的漏极电极连接到NAND门341的输入端子、电容器313的一个端子和作为测量对象的晶体管312的漏极电极中的每一个。注意，控制晶体管311的栅极电极是输入端子的示例，并且控制晶体管311的漏极电极是输出端子的示例。
作为测量对象的晶体管312是从其泄漏出作为测量对象的泄漏电流的晶体管。与控制晶体管311具有相同极性并且泄漏电流值大于来自控制晶体管311的泄漏电流值的MOS晶体管用作作为测量对象的晶体管312。在此，晶体管的极性意味着沟道的极性。当使用n型控制晶体管311时，与此类似，n型MOS晶体管被用作作为测量对象的晶体管312。此外，栅极宽度例如大于控制晶体管311的栅极宽度以便增大泄漏电流的晶体管被用作作为测量对象的晶体管312。
此外，作为测量对象的晶体管312与控制晶体管311串联连接于电源与地之间，以便通常保持在非导通状态。具体来说，在作为测量对象的晶体管312中，其栅极电极和源极电极的每一个接地，并且其漏极电极连接到控制晶体管311的漏极电极。
注意，控制晶体管311和作为测量对象的晶体管312中的每一个绝不限于MOS晶体管，只要控制晶体管311和作为测量对象的晶体管312中的每一个由可替换的晶体管构成即可。例如，控制晶体管311和作为测量对象的晶体管312中的每一个可以由结型场效应晶体管构成而不是由MOS型场效应晶体管构成。
电容器313通过充电或放电来延迟信号的改变。电容器313的一个端子连接到电源，并且其另一个端子连接到控制晶体管311和作为测量对象的晶体管312的漏极电极中的每一个。
对于这种电路来说，当输入信号cIN1下降(fall)时，除子作为测量对象的晶体管312之外，控制晶体管311也变成非导通状态。当控制晶体管311也变成非导通状态时，电容器313基于从作为测量对象的晶体管312泄漏的泄漏电流而被充电有电荷。控制晶体管311的漏极端子处的电位由于电容器313的充电而降低，并且输出信号cOUT1的下降被延迟了充电时间。在此，由于来自作为测量对象的晶体管312的泄漏电流值大于来自上述控制晶体管311的泄漏电流值，所以当输入信号cIN1下降时，作为测量对象的晶体管312的漏极电极处的电位变得充分地低。因此，输出信号cOUT可靠地下降。
另一方面，当输入信号cIN1上升(rise)时，控制晶体管311变成导通状态，因此积累在电容器313中的电荷被放电，使得输出信号cOUT1相应地上升。
在此，假定Q为充电在电容器313中/从电容器313放电的电量的总和，假定C为电容器313的电容，并且假定V为电容器313的相对端子之间的电位差。电位差V在完成放电的阶段中(或者在开始充电的阶段中)变得大致等于电源电压。电量Q的单位例如为库仑(C)或安培秒(A·s)。电容的单位例如为法拉(F)，并且电位差V的单位为伏特(V)。
此外，假定Ion为控制晶体管311在导通状态下输出的电流(所谓的“开启状态电流(on-state current)”)，并且假定Ileak为从保持在非导通状态的作为测量对象的晶体管312泄漏的泄漏电流。此外，假定Trise为从输入信号cIN1的上升到输出信号cOUT1的上升的时间(下文称为“上升延迟时间”)，并且假定Tfall为从输入信号cIN1的下降到输出信号cOUT1的下降的时间(下文称为“下降延迟时间”)。Ion和Ileak中每一个的单位例如为安培(A)，并且Trise和Tfall中每一个的单位例如为秒(S)。
因为上述上升延迟时间Trise是电容器313由于开启状态电流Ion的放电时间，所以表达式(1)在Q、Trise和Ion之间成立：
Q＝Ion×Trise    (1)
另一方面，因为上述下降延迟时间Tfall是电容器313由于泄漏电流Ileak的充电时间，所以表达式(2)在Q、Tfall和Ileak之间成立：
Q＝Ileak×Tfall    (2)
从作为与电量有关的公式的Q＝CV和表达式(1)和(2)推导出表达式(3)和(4)：
Trise＝C×V/Ion    (3)
Tfall＝C×V/Ileak    (4)
由于nMOS泄漏电流监控器300包括三个nMOS延迟电路，所以当假定T为nMOS泄漏电流监控器300的输出信号nOUT的振荡周期并且不考虑除nMOS延迟电路310、320和330之外的逻辑门的任何延迟时，从表达式(3)和(4)推导出表达式(5)：
T＝3×(Trise+Tfall)
＝3C×(V/Ion+V/Ileak)    (5)
其中振荡周期T的单位例如为秒(s)。
然而，由于在表达式(5)中，泄漏电流Ileak比开启状态电流Ion小得多，所以振荡周期T可以按表达式(6)表达的形式来近似：
T≈3×Tfall＝3C×V/Ileak    (6)
当假定F为输出信号nOUT的振荡频率时，从表达式(6)推导出表达式(7)：
F＝1/T＝Ileak/{3×(CV)}    (7)
其中振荡频率F的单位例如为赫兹(Hz)。
通过使用表达式(7)，从振荡频率F的测量出的值计算出泄漏电流Ileak的精确值。
【pMOS泄漏电流监控器的配置】
图5是示出第一实施例的测试电路210中的pMOS泄漏电流监控器400的配置的电路图。pMOS泄漏电流监控器400包括pMOS延迟电路410、420和430、NAND门441和443、反相器442和NOR门444。NAND门441和443、反相器442和NOR门444的配置与nMOS泄漏电流监控器300中的NAND门341和343、反相器342和NOR门344相同。也就是说，除了pMOS泄漏电流监控器400包括pMOS延迟电路410等而不是包括nMOS延迟电路310等之外，pMOS泄漏电流监控器400具有与nMOS泄漏电流监控器300相同的配置。
pMOS延迟电路410、420和430中的每一个用以根据从保持在非导通状态的pMOS晶体管泄漏的泄漏电流值来延迟信号中的改变。
【pMOS延迟电路的配置】
图6是示出第一实施例的测试电路210中的pMOS泄漏电流监控器400中的pMOS延迟电路410的配置的电路图。pMOS延迟电路410包括控制晶体管411、作为测量对象的晶体管412和电容器413。pMOS延迟电路420和430的每个配置与pMOS延迟电路410的配置相同。
控制晶体管411根据输入信号cIN1来改变输出信号cOUT1的值。例如，pMOS晶体管用作控制晶体管411。此外，在控制晶体管411中，其栅极端子连接到NOR门444的输出端子，并且其源极电极接地。此外，控制晶体管411的漏极电极连接到NAND门441的输入端子、电容器413的一个端子和作为测量对象的晶体管412的漏极电极中的每一个。
作为测量对象的晶体管412是从其泄漏出作为测量对象的泄漏电流的晶体管。泄漏电流值大于来自控制晶体管411的泄漏电流值并且具有与控制晶体管411相同的极性(例如，p型)的MOS晶体管被用作作为测量对象的晶体管412。此外，作为测量对象的晶体管412的栅极电极和源极电极中的每一个连接到电源，并且其漏极电极连接到控制晶体管411的漏极电极。
电容器413通过充电或放电来延迟信号的改变。电容器413的一个端子接地，并且其另一个端子连接到控制晶体管411和作为测量对象的晶体管412的漏极电极中的每一个。
对于这种电路来说，当输入信号cIN1上升时，除了作为测量对象的晶体管412之外，控制晶体管411也变成非导通状态。当控制晶体管411也变成非导通状态时，电容器413基于从作为测量对象的晶体管412泄漏的泄漏电流而被充电有电荷。因此，输出信号cOUT1的上升被延迟了充电时间。
另一方面，当输入信号cIN1下降时，控制晶体管411变成导通状态，因此积累在电容器413中的电荷被放电，使得输出信号cOUT1相应地下降。
nMOS延迟电路310根据泄漏电流来延迟输入信号cIN1的下降，而pMOS延迟电路410根据泄漏电流来延迟输入信号cIN1的上升。因此，当在表达式(6)中，上升延迟时间Trise替代下降延迟时间Tfall时，获得输出信号pOUT的振荡周期T。此外，类似于输出信号nOUT的情况，从表达式(7)计算出输出信号pOUT的振荡周期T。
如上所述，根据本公开的第一实施例，nMOS泄漏电流监控器300可以使输出端子处的电位以对应于来自nMOS晶体管的泄漏电流的频率振荡。具体来说，当在nMOS泄漏电流监控器300中，n型控制晶体管311进入非导通状态时，电容器313根据从作为测量对象的晶体管312泄漏的泄漏电流值来延迟输出端子处的电位改变，其中晶体管312的沟道极性也为n型。NOR门344使其输出端子处的电位反相，并将反相后的电位反馈回控制晶体管311的输入端子。因此，输出端子处的电位以对应于泄漏电流值的频率改变。此外，n型晶体管之间的泄漏电流的差异离散通常小于n型晶体管与p型晶体管之间的泄漏电流的差异离散。鉴于此原因，测试电路210可以通过抑制晶体管之间的泄漏电流的差异离散的影响来精确测量n型晶体管的泄漏电流。这也适用于来自p型晶体管的泄漏电流。
此外，由于测试电路210可以精确测量泄漏电流，所以测试电路210可以执行用于确定晶体管是否为具有高精确度的无缺陷产品的测试(例如，晶片测试)。在此，晶片测试使得在晶片的制造完成之后进行对整个电路的关断状态电流(off-state current)的测量和以低时钟频率对电路操作的验证。此外，基于晶片测试的结果来选择无缺陷产品，并且对于仅这样选择出的无缺陷产品装配到其中的模块进行作为最终操作验证的模块测试。晶片测试中精确度的增加使得晶片测试的结果和模块测试的结果彼此很好地一致。鉴于此原因，减少了由于晶片测试的结果与模块测试的结果之间的不一致导致的损失，从而降低了制造成本。
此外，由于nMOS泄漏电流监控器300和pMOS泄漏电流监控器400中的每一个中不必提供诸如比较器之类的任何高成本元件和比较器的参考电压，所以易于将nMOS泄漏电流监控器300和pMOS泄漏电流监控器400并入集成电路中。例如，nMOS泄漏电流监控器300和pMOS泄漏电流监控器400可以容易地并入通过使用用于在上面先前铺有晶体管的衬底上形成电路的门阵列系统、用于安置所设计的标准单元等的标准单元系统而制造的集成电路中。
注意，测试电路210也可以从泄漏电流获得半导体集成电路100的温度。通常，随着晶体管温度的上升，来自晶体管的泄漏电流增大。测试电路210可以基于泄漏电流的温度依存特性(temperature dependencycharacteristics)来从泄漏电流监控半导体集成电路100的温度。当期望监控温度时，优选的是，预先在半导体集成电路100保持在已知温度的状态中测量振荡频率，并且基于从振荡频率获得的泄漏电流和半导体集成电路100被保持在的温度这二者来校正表示泄漏电流的温度依存特性的温度依存模型。
【修改的变化】
以下将参考图7描述第一实施例的修改的变化。图7是示出第一实施例的修改的变化中的nMOS延迟电路310的配置的电路图。第一实施例的修改的变化中的nMOS延迟电路310的配置与第一实施例中的nMOS延迟电路310的配置的不同之处在于：作为测量对象的晶体管312包括彼此并联连接的多个nMOS晶体管。
作为测量对象的晶体管312包括诸如nMOS晶体管314、315、316和317之类的多个nMOS晶体管。多个nMOS晶体管314、315、316和317的漏极电极中的每一个连接到控制晶体管311的漏极电极。此外，多个nMOS晶体管314、315、316和317的源极电极和栅极电极中的每一个接地。作为测量对象的晶体管312包括足够数目的nMOS晶体管(例如，数十个nMOS晶体管)，使得来自nMOS晶体管314等的泄漏电流的总值变得大于来自控制晶体管311的泄漏电流值。
如上所述，在第一实施例的修改的变化中，作为测量对象的晶体管312包括彼此并联连接的多个nMOS晶体管。因此，即使当不调整栅极宽度时，也可以从作为测量对象的晶体管312泄漏出值大于来自控制晶体管311的泄漏电流值的大泄漏电流。
2.第二实施例
【测试电路的配置】
以下将参考图8至14来描述根据本公开的第二实施例的测试电路。图8是示出根据本公开第二实施例的测试电路210的配置的方框图。第二实施例的测试电路210与第一实施例的测试电路210的不同之处在于：控制电路211还将模式信号MODE分别输出到nMOS泄漏电流监控器300、pMOS泄漏电流监控器400和反相器环500。模式信号MODE由分别输入到nMOS泄漏电流监控器300、pMOS泄漏电流监控器400和反相器环500的模式信号nMODE、pMODE和iMODE构成。
模式信号MODE是如下信号：根据该信号来指示是否根据泄漏电流对信号进行延迟。例如，当信号被根据泄漏电流来延迟时，模式信号被设定为低电平，并且当信号不被根据泄漏电流延迟时，模式信号被设定为高电平。此外，根据控制信号来控制每个模式信号MODE。例如，根据控制信号来指示模式信号MODE被各自保持在低电平或高电平的时间。
当振荡控制信号(nOSC、pOSC或iOSC)被保持在高电平并且模式信号MODE被保持在低电平时，输出信号(nOUT、pOUT或iOUT)以对应于泄漏电流的频率而改变。在这种情况下，控制电路211测量输出信号的频率并输出所产生的输出信号。另一方面，当振荡控制信号和模式信号MODE中的每一个被保持在高电平时，输出信号以对应于开启状态电流的频率而改变。在这种情况下，控制电路211不测量输出信号的频率，并在经过给定时间之后将模式信号MODE设定为低电平。
振荡控制信号和模式信号MODE中的每一个被保持在高电平，从而输出信号以对应于开启状态电流的频率振荡，并且作为测试电路210的测量对象的晶体管与输出信号的振荡持续的时间相对应地恶化(deteriorate)。鉴于此原因，在晶体管的恶化之前和之后测量泄漏电流，从而使得可以获得晶体管的恶化程度。注意，当晶体管恶化时，为了缩短测试时间，例如，通常使用一种用于将测试电路210放置在比正常操作阶段中的温度或电压更高的环境下并加速晶体管的恶化的技术。
【nMOS泄漏电流监控器的配置】
图9是示出第二实施例的测试电路210中的nMOS泄漏电流监控器300的配置的电路图。除了模式信号nMODE被输入到nMOS泄漏电流监控器300，并且nMOS泄漏电流监控器300包括nMOS延迟电路350、360和370而不是包括nMOS延迟电路310、320和330之外，第二实施例的测试电路210中的nMOS泄漏电流监控器300的配置与第一实施例的测试电路210中的nMOS泄漏电流监控器300的配置相同。
nMOS延迟电路350根据模式信号nMODE来改变信号的延迟时间。例如，当模式信号nMODE保持在低电平时，nMOS延迟电路350根据泄漏电流来延迟信号。另一方面，当模式信号nMODE保持在高电平时，nMOS延迟电路350根据开启状态电流来延迟信号。nMOS延迟电路360和370的每个配置与nMOS延迟电路350的配置相同。
【nMOS延迟电路的配置】
图10是示出第二实施例的测试电路210中的nMOS泄漏电流监控器300中的nMOS延迟电路350的配置的电路图。第二实施例的测试电路210中的nMOS泄漏电流监控器300中的nMOS延迟电路350的配置与第一实施例的测试电路210中的nMOS泄漏电流监控器300中的nMOS延迟电路310的配置的不同之处在于：nMOS延迟电路350还包括反相器351和NOR门352。此外，nMOS延迟电路350中作为测量对象的晶体管312的栅极电极不接地，而是连接到NOR门352的输出端子。
反相器351使模式信号nMODE反相，并将反相后的模式信号输出到NOR门352的输入端子。NOR门352将输入信号cIN1和通过反相器351中的反相获得的模式信号nMODE的“或非”输出到作为测量对象的晶体管312的栅极电极。
反相器351和NOR门352二者的添加使得当模式信号nMODE保持在低电平时，作为测量对象的晶体管312通常保持在非导通状态，而不管输入信号cIN1的改变。鉴于此原因，下降延迟时间Tfall变成对应于泄漏电流的时间。另一方面，当模式信号nMODE保持在高电平时，作为测量对象的晶体管312根据输入信号cIN1的改变而变成非导通状态或导通状态。具体来说，作为测量对象的晶体管312在输入信号cIN1保持在高电平时变为非导通状态，并且在输入信号cIN1保持在低电平时变为导通状态。因此，下降延迟时间Tfall变成对应于开启状态电流的时间。
注意，用于控制延迟的电路绝不限于由反相器351和NOR门352构成的电路，只要其能够根据泄漏电流来控制是否引起延迟即可。例如，基于狄摩根定理，由反相器和AND(与，逻辑积)构成的电路可以替代由反相器351和NOR门352构成的电路。在这种情况下，仅需要反相器使输入信号cIN1反相，并且AND门将反相后的信号和模式信号nMODE的逻辑积输出到作为测量对象的晶体管312。
【pMOS泄漏电流监控器的配置】
图11是示出第二实施例的测试电路210中的pMOS泄漏电流监控器400的配置的电路图。除了模式信号pMODE被输入到pMOS泄漏电流监控器400，并且pMOS泄漏电流监控器400包括pMOS延迟电路450、460和470而不是包括pMOS延迟电路410、420和430之外，第二实施例的测试电路210中的pMOS泄漏电流监控器400的配置与第一实施例的测试电路210中的pMOS泄漏电流监控器400的配置相同。
pMOS延迟电路450、460和470中的每一个根据模式信号pMODE来改变信号的延迟时间。
【pMOS延迟电路的配置】
图12是示出第二实施例的测试电路210的pMOS泄漏电流监控器400中的pMOS延迟电路450的配置的电路图。第二实施例的测试电路210中的pMOS泄漏电流监控器400中的pMOS延迟电路450的配置与第一实施例的测试电路210中的pMOS泄漏电流监控器400中的pMOS延迟电路410的配置的不同之处在于：pMOS延迟电路450还包括NAND门451。此外，作为测量对象的晶体管412的栅极电极不连接到电源，而是连接到NAND门451的输出端子。
NAND门451将输入信号cIN1与模式信号pMODE的“与非”输出到作为测量对象的晶体管412的栅极电极。
NAND门451的添加使得当模式信号pMODE保持在低电平时，作为测量对象的晶体管412通常保持在非导通状态，因此上升延迟时间Trise变成对应于泄漏电流的时间。另一方面，当模式信号pMODE保持在高电平时，作为测量对象的晶体管412对应于输入信号cIN1而变成非导通状态或导通状态，因此上升延迟时间Trise变成对应于开启状态电流的时间。
注意，用于控制延迟的电路绝不限于由NAND门451构成的电路，只要其可以根据泄漏电流来控制是否引起延迟即可。
【nMOS泄漏电流监控器的操作】
图13是说明第二实施例的测试电路210中的nMOS泄漏电流监控器300的操作的表格。当振荡控制信号nOSC保持在高电平而模式信号nMODE保持在低电平时，nMOS泄漏电流监控器300中作为测量对象的晶体管312通常保持在非导通状态。鉴于此原因，输出信号nOUT以对应于泄漏电流的频率而改变。从振荡频率测量出泄漏电流。
当振荡控制信号nOSC和模式信号nMODE中的每一个保持在高电平时，作为测量对象的晶体管312通常根据输入信号而保持在导通状态或非导通状态。鉴于此原因，输出信号nOUT以对应于开启状态电流的频率改变。输出信号nOUT以对应于开启状态电流的频率长时间持续振荡，从而使作为测量对象的晶体管312恶化。
当振荡控制信号nOSC保持在低电平时，不管模式信号nMODE如何，输出信号nOSC都被固定为低电平，因此振荡被停止。作为测量对象的晶体管312根据模式信号nMODE而被固定为非导通状态或导通状态。具体来说，当模式信号nMODE保持在高电平时，作为测量对象的晶体管312被固定为导通状态，而当模式信号nMODE保持在低电平时，作为测量对象的晶体管312被固定为非导通状态。
【控制电路的操作】
图14是说明第二实施例的测试电路210中的控制电路211的操作的流程图。此操作例如在用于测量晶体管的时间改变程度的测试开始时开始。在步骤S910的处理中，控制电路211将模式信号MODE设定为低电平，并在晶体管的恶化之前测量晶体管的泄漏电流。
接下来，在步骤S920的处理中，控制电路211将模式信号MODE设定为高电平，并因此在高温、高压等环境下使晶体管恶化。此外，在步骤S930的处理中，控制电路211将模式信号MODE设定为低电平，并在晶体管在高温、高压等环境下的恶化之后测量晶体管的泄漏电流。在完成步骤S930中的处理之后，控制电路211结束操作。分别从晶体管恶化之前和之后在步骤S910的处理和步骤S930的处理中测量到的泄漏电流来获得晶体管的恶化程度。
如上所述，根据本公开的第二实施例，nMOS泄漏电流监控器300可以使输出信号以对应于泄漏电流的频率和对应于开启状态电流的频率中的一个频率振荡。具体来说，当保持在低电平并且指示了延迟的模式信号nMODE被输入时，nMOS泄漏电流监控器300将nMOS晶体管保持在非导通状态。另一方面，当保持在高电平的模式信号nMODE被输入时，nMOS泄漏电流监控器300根据输入信号cIN1将nMOS晶体管保持在非导通状态或导通状态。因此，当模式信号nMODE保持在低电平时，输出信号nOUT以对应于泄漏电流的频率振荡，并且当模式信号nMODE保持在高电平时，输出信号nOUT以对应于开启状态电流的频率振荡。因此，当输出信号nOUT以对应于开启状态电流的频率长时间振荡，并且在长时间振荡之前和之后的泄漏电流被分别测量时，从这些泄漏电流获得nMOS晶体管的恶化程度。这也适用于pMOS晶体管。
注意，上述实施例仅示出用于实施本公开的示例，并且实施例中的内容与随附权利要求书中用于说明本公开的内容具有对应关系。同样，随附权利要求书中用于说明本公开的内容与本公开的实施例中与随附权利要求书中用于说明本公开的内容具有相同名称的内容具有对应关系。然而，本公开绝不限于上述实施例，并且可以通过在不脱离本公开的主题的情况下对实施例进行各种改变来实施。
注意，本公开也可以采用以下构造。
(1)一种振荡电路，包括：
控制晶体管，其通过根据其输入端子处的电位而进入导通状态和非导通状态之一来改变其输出端子处的电位；
作为测量对象的晶体管，其具有与所述控制晶体管的沟道极性相同的沟道极性，并且与所述控制晶体管串联连接在电源与地之间；
电容器，当所述控制晶体管从所述导通状态进入所述非导通状态时，所述电容器根据从所述作为测量对象的晶体管泄漏的泄漏电流值来延迟所述控制晶体管的所述输出端子处的电位的改变；和
反相电路，其使所述控制晶体管的所述输出端子处的电位反相，从而将反相后的电位反馈回所述控制晶体管的所述输入端子。
(2)如段落(1)中所述的振荡电路，还包括
延迟控制部分，其配置成当指示延迟所述控制晶体管的所述输出端子处的电位的改变的延迟指示信号被输入时，使得所述作为测量对象的晶体管进入所述非导通状态，并且当所述延迟指示信号末被输入时，使得所述作为测量对象的晶体管根据所述控制晶体管的所述输入端子处的电位而进入所述导通状态和所述非导通状态之一。
(3)如段落(1)中所述的振荡电路，
其中所述作为测量对象的晶体管包括：
控制端子，通过该控制端子来控制所述作为测量对象的晶体管，以将其保持在所述导通状态或所述非导通状态；
第一连接端子，其连接到所述电源或者所述地并且连接到所述控制端子；和
第二连接端子，其连接到所述控制晶体管的所述输出端子。
(4)如段落(1)至(3)中任一段所述的振荡电路，其中所述作为测量对象的晶体管是以下晶体管：当所述作为测量对象的晶体管和所述控制晶体管中每一个都保持在所述非导通状态时，从该晶体管泄漏的泄漏电流值大于从所述控制晶体管泄漏的泄漏电流值。
(5)如段落(4)中所述的振荡电路，
其中所述作为测量对象的晶体管包括彼此并联连接在所述电源与所述地之间的多个晶体管；并且
所述多个晶体管是各自具有与所述控制晶体管的沟道极性相同的沟道极性的晶体管。
(6)如段落(1)至(5)中任一段所述的振荡电路，其中所述反相电路使所述控制晶体管的所述输出端子处的电位反相，从而在指示所述输出端子处的电位进行振荡的振荡指示信号被输入时将反相后的电位反馈回所述控制晶体管的所述输入端子，并且在所述振荡指示信号未被输入时将所述输入端子处的电位固定到预定电位。
(7)一种振荡电路，包括：
延迟电路组，其具有多个延迟电路，所述多个延迟电路各自包括：控制晶体管，其通过根据其输入端子处的电位而进入导通状态和非导通状态之一来改变其输出端子处的电位；作为测量对象的晶体管，其具有与所述控制晶体管的沟道极性相同的沟道极性，并且与所述控制晶体管串联连接在电源与地之间；和电容器，当所述控制晶体管从所述导通状态进入所述非导通状态时，所述电容器根据从所述作为测量对象的晶体管泄漏的泄漏电流值来延迟所述控制晶体管的所述输出端子处的电位的改变，其中通过在所述多个延迟电路的输出端子和输入端子之间的连接，所述多个延迟电路以环形方式连接；和
振荡控制电路，其在指示所述多个延迟电路的所述输出端子处的电位进行振荡的振荡指示信号被输入时，将所述多个延迟电路的输出端子处的电位反相，从而使得反相后的电位是连接到各个输出端子的输入端子处的电位，并且在所述振荡指示信号末被输入时，以如下方式固定所述输入端子处的电位：所述多个延迟电路的输入端子处的电位中的至少一个电位变成具有不同极性的电位。
(8)一种测试电路，包括：
振荡电路，其包括：控制晶体管，其通过根据其输入端子处的电位而进入导通状态和非导通状态之一来改变其输出端子处的电位；作为测量对象的晶体管，其具有与所述控制晶体管的沟道极性相同的沟道极性，并且与所述控制晶体管串联连接在电源与地之间；电容器，当所述控制晶体管从所述导通状态进入所述非导通状态时，所述电容器根据从所述作为测量对象的晶体管泄漏的泄漏电流来延迟所述输出端子处的电位的改变；和反相电路，其使所述控制晶体管的所述输出端子处的电位反相，从而将反相后的电位反馈回所述控制晶体管的所述输入端子；和
计数电路，其对所述输出端子处的电位在预定时间段内被反相的次数进行计数。
(9)一种测试电路，包括：
延迟电路组，其具有多个延迟电路，所述多个延迟电路各自包括：控制晶体管，其通过根据其输入端子处的电位而进入导通状态和非导通状态之一来改变其输出端子处的电位；作为测量对象的晶体管，其具有与所述控制晶体管的沟道极性相同的沟道极性，并且与所述控制晶体管串联连接在电源与地之间；和电容器，当所述控制晶体管从所述导通状态进入所述非导通状态时，所述电容器根据从所述作为测量对象的晶体管泄漏的泄漏电流值来延迟所述控制晶体管的所述输出端子处的电位的改变，其中通过在所述多个延迟电路的输出端子和输入端子之间的连接，所述多个延迟电路以环形方式连接；
振荡控制电路，其在指示所述多个延迟电路的所述输出端子处的电位进行振荡的振荡指示信号被输入时，将所述多个延迟电路的输出端子处的电位反相，从而使得反相后的电位是连接到各个输出端子的输入端子处的电位，并且在所述振荡指示信号未被输入时，以如下方式固定所述输入端子处的电位：所述多个延迟电路的输入端子处的电位中的至少一个电位变成具有不同极性的电位；和
计数电路，其对任一个所述输出端子处的电位在预定时间段内被反相的次数进行计数。
本公开包含与2011年11月28日在日本专利局提交的日本优先权专利申请JP 2011-258424中公开内容有关的主题，该申请的全部内容以引用的方式并入本文。

Claims (9)

1.一种振荡电路，包括：
控制晶体管，其通过根据其输入端子处的电位而进入导通状态和非导通状态之一来改变其输出端子处的电位；
作为测量对象的晶体管，其具有与所述控制晶体管的沟道极性相同的沟道极性，并且与所述控制晶体管串联连接在电源与地之间；
电容器，当所述控制晶体管从所述导通状态进入所述非导通状态时，所述电容器根据从所述作为测量对象的晶体管泄漏的泄漏电流值来延迟所述控制晶体管的所述输出端子处的电位的改变；和
反相电路，其使所述控制晶体管的所述输出端子处的电位反相，从而将反相后的电位反馈回所述控制晶体管的所述输入端子。
2.根据权利要求1所述的振荡电路，还包括
延迟控制部分，其配置成当指示延迟所述控制晶体管的所述输出端子处的电位的改变的延迟指示信号被输入时，使得所述作为测量对象的晶体管进入所述非导通状态，并且当所述延迟指示信号未被输入时，使得所述作为测量对象的晶体管根据所述控制晶体管的所述输入端子处的电位而进入所述导通状态和所述非导通状态之一。
3.根据权利要求1所述的振荡电路，
其中所述作为测量对象的晶体管包括：
控制端子，通过该控制端子来控制所述作为测量对象的晶体管，以将其保持在所述导通状态或所述非导通状态；
第一连接端子，其连接到所述电源或者所述地并且连接到所述控制端子；和
第二连接端子，其连接到所述控制晶体管的所述输出端子。
4.根据权利要求1中所述的振荡电路，其中所述作为测量对象的晶体管是以下晶体管：当所述作为测量对象的晶体管和所述控制晶体管中每一个都保持在所述非导通状态时，从该晶体管泄漏的泄漏电流值大于从所述控制晶体管泄漏的泄漏电流值。
5.根据权利要求4所述的振荡电路，
其中所述作为测量对象的晶体管包括彼此并联连接在所述电源与所述地之间的多个晶体管；并且
所述多个晶体管是各自具有与所述控制晶体管的沟道极性相同的沟道极性的晶体管。
6.根据权利要求1所述的振荡电路，其中所述反相电路使所述控制晶体管的所述输出端子处的电位反相，从而在指示所述输出端子处的电位进行振荡的振荡指示信号被输入时将反相后的电位反馈回所述控制晶体管的所述输入端子，并且在所述振荡指示信号未被输入时将所述输入端子处的电位固定到预定电位。
7.一种振荡电路，包括：
延迟电路组，其具有多个延迟电路，所述多个延迟电路各自包括：控制晶体管，其通过根据其输入端子处的电位而进入导通状态和非导通状态之一来改变其输出端子处的电位；作为测量对象的晶体管，其具有与所述控制晶体管的沟道极性相同的沟道极性，并且与所述控制晶体管串联连接在电源与地之间；和电容器，当所述控制晶体管从所述导通状态进入所述非导通状态时，所述电容器根据从所述作为测量对象的晶体管泄漏的泄漏电流值来延迟所述控制晶体管的所述输出端子处的电位的改变，其中通过在所述多个延迟电路的输出单子和输入端子之间的连接，所述多个延迟电路以环形方式连接；和
振荡控制电路，其在指示所述多个延迟电路的输出端子处的电位进行振荡的振荡指示信号被输入时，使所述多个延迟电路的输出端子处的电位反相，从而使得反相后的电位是连接到各个输出端子的输入端子处的电位，并且在所述振荡指示信号未被输入时，以如下方式固定所述输入端子处的电位：所述多个延迟电路的输入端子处的电位中的至少一个电位变成具有不同极性的电位。
8.一种测试电路，包括：
振荡电路，包括：控制晶体管，其通过根据其输入端子处的电位而进入导通状态和非导通状态之一来改变其输出端子处的电位；作为测量对象的晶体管，其具有与所述控制晶体管的沟道极性相同的沟道极性，并且与所述控制晶体管串联连接在电源与地之间；电容器，当所述控制晶体管从所述导通状态进入所述非导通状态时，所述电容器根据从所述作为测量对象的晶体管泄漏的泄漏电流来延迟所述输出端子处的电位的改变；和反相电路，其使所述控制晶体管的所述输出端子处的电位反相，从而将反相后的电位反馈回所述控制晶体管的所述输入端子；和
计数电路，其对所述输出端子处的电位在预定时间段内被反相的次数进行计数。
9.一种测试电路，包括：
延迟电路组，其具有多个延迟电路，所述多个延迟电路各自包括：控制晶体管，其通过根据其输入端子处的电位而进入导通状态和非导通状态之一来改变其输出端子处的电位；作为测量对象的晶体管，其具有与所述控制晶体管的沟道极性相同的沟道极性，并且与所述控制晶体管串联连接在电源与地之间；和电容器，当所述控制晶体管从所述导通状态进入所述非导通状态时，所述电容器根据从所述作为测量对象的晶体管泄漏的泄漏电流值来延迟所述控制晶体管的所述输出端子处的电位的改变，其中通过所述多个延迟电路的输出端子和输入端子之间的连接，所述多个延迟电路以环形方式连接；
振荡控制电路，其在指示所述多个延迟电路的输出端子处的电位进行振荡的振荡指示信号被输入时，使所述多个延迟电路的输出端子处的电位反相，从而使得反相后的电位是连接到各个输出端子的输入端子处的电位，并且在所述振荡指示信号未被输入时，以如下方式固定所述输入端子处的电位：所述多个延迟电路的输入端子处的电位中的至少一个电位变成具有不同极性的电位；利
计数电路，其对任一个所述输出端子处的电位在预定时间段内被反相的次数进行计数。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105530003A (zh) * 2014-10-17 2016-04-27 新唐科技股份有限公司 振荡器集成电路
CN111103522A (zh) * 2018-10-25 2020-05-05 创意电子股份有限公司 芯片与效能监控方法
CN111837045A (zh) * 2018-01-08 2020-10-27 普罗泰克斯公司 集成电路工作负载、温度和/或亚阈值泄漏传感器
CN113970692A (zh) * 2021-09-26 2022-01-25 展讯通信（上海）有限公司 芯片差异性的检测方法及系统
WO2024000644A1 (zh) * 2022-06-30 2024-01-04 长鑫存储技术有限公司 测试电路、测试系统、测试方法和半导体器件

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9841505B2 (en) * 2013-12-10 2017-12-12 Lg Electronics Inc. Electronic device and method for controlling same
US10394471B2 (en) * 2016-08-24 2019-08-27 Qualcomm Incorporated Adaptive power regulation methods and systems
US10305471B2 (en) * 2016-08-30 2019-05-28 Micron Technology, Inc. Systems, methods, and apparatuses for temperature and process corner sensitive control of power gated domains
GB201622029D0 (en) * 2016-12-22 2017-02-08 Nederlands Inst Voor Ecologie (Nioo-Knaw) See Scientia Terrae Vzw Nordic Semiconductor Asa Voltage sampling circuits
KR102336181B1 (ko) * 2017-06-07 2021-12-07 삼성전자주식회사 누설 전류 측정 회로, 이를 포함하는 집적 회로 및 시스템
CN111308317B (zh) * 2019-12-16 2022-08-16 华南理工大学广州学院 一种通过拼图来检测多谐振荡电路连接是否正确的方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060091936A1 (en) * 2004-11-01 2006-05-04 Nec Corporation Semiconductor integrated circuit device
JP2007135185A (ja) * 2005-10-13 2007-05-31 Matsushita Electric Ind Co Ltd 半導体集積回路装置及び電子装置
US20100039154A1 (en) * 2008-08-12 2010-02-18 Kabushiki Kaisha Toshiba Semiconductor integrated circuit
CN101807905A (zh) * 2010-02-11 2010-08-18 西安能讯微电子有限公司 一种耗尽型半导体开关器件的驱动电路及其驱动方法
CN102075184A (zh) * 2009-11-03 2011-05-25 Arm有限公司 运行参数监控电路和方法
CN102144252A (zh) * 2009-11-19 2011-08-03 松下电器产业株式会社 显示面板装置、显示装置以及其控制方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060091936A1 (en) * 2004-11-01 2006-05-04 Nec Corporation Semiconductor integrated circuit device
JP2007135185A (ja) * 2005-10-13 2007-05-31 Matsushita Electric Ind Co Ltd 半導体集積回路装置及び電子装置
US20100039154A1 (en) * 2008-08-12 2010-02-18 Kabushiki Kaisha Toshiba Semiconductor integrated circuit
CN102075184A (zh) * 2009-11-03 2011-05-25 Arm有限公司 运行参数监控电路和方法
CN102144252A (zh) * 2009-11-19 2011-08-03 松下电器产业株式会社 显示面板装置、显示装置以及其控制方法
CN101807905A (zh) * 2010-02-11 2010-08-18 西安能讯微电子有限公司 一种耗尽型半导体开关器件的驱动电路及其驱动方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105530003A (zh) * 2014-10-17 2016-04-27 新唐科技股份有限公司 振荡器集成电路
TWI559674B (zh) * 2014-10-17 2016-11-21 新唐科技股份有限公司 Ｐｎ接面振盪器裝置與方法
CN105530003B (zh) * 2014-10-17 2018-09-07 新唐科技股份有限公司 振荡器集成电路
CN111837045A (zh) * 2018-01-08 2020-10-27 普罗泰克斯公司 集成电路工作负载、温度和/或亚阈值泄漏传感器
CN111837045B (zh) * 2018-01-08 2024-04-16 普罗泰克斯公司 集成电路工作负载、温度和/或亚阈值泄漏传感器
CN111103522A (zh) * 2018-10-25 2020-05-05 创意电子股份有限公司 芯片与效能监控方法
CN113970692A (zh) * 2021-09-26 2022-01-25 展讯通信（上海）有限公司 芯片差异性的检测方法及系统
WO2024000644A1 (zh) * 2022-06-30 2024-01-04 长鑫存储技术有限公司 测试电路、测试系统、测试方法和半导体器件

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