CN103022040A - 只读存储器及其制作方法 - Google Patents
只读存储器及其制作方法 Download PDFInfo
- Publication number
- CN103022040A CN103022040A CN2011103010942A CN201110301094A CN103022040A CN 103022040 A CN103022040 A CN 103022040A CN 2011103010942 A CN2011103010942 A CN 2011103010942A CN 201110301094 A CN201110301094 A CN 201110301094A CN 103022040 A CN103022040 A CN 103022040A
- Authority
- CN
- China
- Prior art keywords
- oxide
- semiconductor
- metal
- source electrode
- drain electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015654 memory Effects 0.000 title claims abstract description 126
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 26
- 239000004065 semiconductor Substances 0.000 claims description 153
- 230000002093 peripheral effect Effects 0.000 claims description 33
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 30
- 229910052710 silicon Inorganic materials 0.000 claims description 30
- 239000010703 silicon Substances 0.000 claims description 30
- 238000002513 implantation Methods 0.000 claims description 22
- 238000000034 method Methods 0.000 claims description 15
- 239000000758 substrate Substances 0.000 claims description 6
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 5
- 229910052760 oxygen Inorganic materials 0.000 claims description 5
- 239000001301 oxygen Substances 0.000 claims description 5
- 229910002056 binary alloy Inorganic materials 0.000 abstract description 2
- 238000003491 array Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 238000002360 preparation method Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000012467 final product Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
- H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
- H10B20/38—Doping programmed, e.g. mask ROM
- H10B20/387—Source region or drain region doping programmed
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
Abstract
一种只读存储器,包含若干个阵列排布的存储单元。只读存储器包含两种不同结构的存储单元。两种存储单元分别为第一MOS管和第二MOS管。第一MOS管的源极和漏极同型,第二MOS管的源极和漏极反型。因此,这两种不同结构的MOS管可分别用于存储二进制里“0”和“1”信息。在其制作方法中,同一类型的漏极、源极可以同步做,无需额外的掩模板,可以省去传统掩模只读存储器额外的掩模板。
Description
【技术领域】
本发明涉及半导体存储器,尤其是涉及一种只读存储器及其制作方法。
【背景技术】
只读存储器(ROM,read only memory)是半导体存储器的一种。顾名思义,只读存储器只可以读取其已存入的信息,而无法对已存入的信息进行擦除或重新写入。ROM存储数据稳定,即使在没有电源支持的情况下,所存的数据也不会丢失。
只读存储器包含若干个呈阵列排布,用于储存信息的存储单元。目前,市面上较为常见的只读存储器为掩模只读存储器。该掩模只读存储器制作时需要额外的掩模板来形成用于存储信息的存储单元。利用此额外的掩模板离子注入形成两种不同开启电压的存储单元。在读取信息时,利用介于两种开启电压之间的操作电压读取存储单元信息。例如,读取时,低于操作电压的开启电压的存储单元就会开启有相应的电信号获得;高于操作电压的开启电压的存储单元就会处于关闭状态,没有电信号获得。因此,掩模只读存储器存储的信息采用上述方法就可进行有效地读取。
然而,此种掩模只读存储器需要利用到额外的掩模板来形成两种不同开启电压的存储单元,增加了只读存储器的制作成本。
【发明内容】
基于此,本发明提供一种只读存储器及其制作方法,可省去传统掩模只读存储器中额外的掩模板,缩短只读存储器的制作周期以及制作成本。
一种只读存储器,包含若干个阵列排布的存储单元。只读存储器包含两种不同结构的存储单元。两种存储单元分别为第一MOS管和第二MOS管。第一MOS管的源极和漏极同型,第二MOS管的源极和漏极反型。
进一步地,以两种不同结构的存储单元均为P型存储单元为例,第一MOS管的源极和漏极为P型,第二MOS管的漏极为P型、源极为N型。
进一步地,以两种不同结构的存储单元均为N型存储单元为例,第一MOS管的源极和漏极为N型,第二MOS管的漏极为N型、源极为P型。
进一步地,第一MOS管及第二MOS管均设有各自的控制栅极,第一MOS管及第二MOS管的漏极和源极距各自的控制栅极之间均设有轻掺杂漏区。
上述只读存储器的制作方法,该只读存储器包括存储单元以及存储单元周边的外围器件,具体包括以下步骤:
步骤1:提供硅衬底,在硅衬底同时形成存储单元和外围器件的有源区;
步骤2:在有源区表面形成存储单元和外围器件的栅氧介质及控制栅;
步骤3:在控制栅两侧的有源区同时形成存储单元中第一MOS管的源极和漏极、与第一MOS管的源极同型的第二MOS管的漏极或源极、与第一MOS管的源极同型的所述外围器件的源极和漏极;
步骤4:在控制栅两侧的有源区同时形成与第一MOS管源极反型的第二MOS管的源极或漏极、与第一MOS管的源极反型的外围器件的源极和漏极。
进一步地,只读存储器的制作方法中步骤3包括以下子步骤:
步骤31:在形成有控制栅的硅衬底表面涂覆光阻;
步骤32:去除即将形成的第一MOS管漏极和源极的区域上的光阻部分,同时去除即将形成的均与第一MOS管源极同型的第二MOS管漏极或源极及外围器件漏极和源极的区域上的光阻部分;
步骤33:向去除了光阻的区域进行离子注入,形成漏极和源极;
步骤34:去除离子注入后残留在硅衬底表面的光阻。
进一步地,步骤32包括以下分步骤:
将第一MOS管漏极及源极的区域以及均与第一MOS管源极同型的所述第二MOS管的漏极的区域或源极区域和外围器件漏极及源极区域定义在第一漏极及源极掩模板上;
通过第一漏极及源极掩模板,曝光形成有控制栅的硅衬底表面的光阻,显影去除硅衬底表面对应于第一漏极及源极掩模板定义的漏极区域及源极区域上的光阻部分。
进一步地,只读存储器的制作方法中步骤4包括以下子步骤:
步骤41:在形成有控制栅的硅衬底表面涂覆光阻;
步骤42:同时去除即将形成的均与第一MOS管源极反型的第二MOS管源极或漏极和外围器件源极和漏极的区域上的光阻;
步骤43:向去除了光阻的区域进行与第一MOS管源极反型的离子注入,形成漏极和源极;
步骤44:去除离子注入后残留在硅衬底表面的光阻。
进一步地,步骤42包括以下分步骤:
提供第二漏极及源极掩模板,将均与第一MOS管的源极反型的第二MOS管的源极区域或漏极区域和外围器件的源极及漏极区域定义在第二漏极及源极掩模板上;
通过第二漏极及源极掩模板,曝光形成有控制栅的硅衬底表面的光阻,显影去除硅衬底表面对应于第二漏极及源极掩模板定义的漏极区域及源极区域上的光阻部分。
上述只读存储器及其制作方法中,存储单元中漏极和源极同型的MOS管、漏极和源极反型的MOS管,这两种不同结构的MOS管可分别用于存储二进制里“0”和“1”信息。在其制作方法中,同一类型的漏极、源极可以通过同一块源极和漏极的掩模板同步制作,与常规MOS器件制作工艺兼容,无需额外的掩模板,因此可以省去传统掩模只读存储器额外的掩模板。
【附图说明】
图1为本发明只读存储器实施例中第一MOS管结构示意图;
图2为本发明只读存储器实施例中第二MOS管结构示意图;
图3为本发明只读存储器实施例中存储单元部分版图示意图。
【具体实施方式】
本实施例提出了只读存储器及其制作方法,可省去传统掩模只读存储器额外的掩模板,缩短只读存储器的制作周期及成本。
本实施例的只读存储器,包含若干个阵列排布的存储单元。只读存储器包含两种不同结构的存储单元。两种存储单元分别为图1所示的第一MOS管和图2所示的第二MOS管。如图1所示,第一MOS管的源极14和漏极16同型,第二MOS管的源极18和漏极20反型。
以两种不同存储单元均为P型存储单元为例,图1所示的第一MOS管101的源极14和漏极16则均为P型,图2第二MOS管102的漏极20为P型、源极18为N型。当第一MOS管101和第二MOS管102的控制栅11加载操作电压时:第一MOS管101可以导通,实现电流的初始写入或读出;第二MOS管102由于漏极20和源极18反型,无法导通;因此,可以实现只读存储器二进制“0”和“1”信息的初始写入与读出。由于P型存储单元控制栅通常是加载负压,图2所示第二MOS管的源极18为N型,通常在工作状态下加载正低电位电压,因此,图2所示第二MOS管102在工作状态时等同于反向偏置的二极管。在其他实施例中,第二MOS管102漏极20为P型或N型,以及源极18为N型或P型可依据第二MOS管102工作的操作电压而进行选择。只要满足在实际的工作状态下,第二MOS管102等同于反向偏置二极管即可。
以两种不同存储单元均为N型存储单元为例,图1所示的第一MOS管101的源极14和漏极16则均为N型,第二MOS管102的漏极20则为N型、源极18则为P型。与存储单元为P型存储单元同理,当第一MOS管101和第二MOS管102的控制栅11加载操作电压时:第一MOS管101可以导通,实现电流的初始写入或读出;第二MOS管102由于漏极20和源极18反型,无法导通;因此,可以实现只读存储器二进制“0”和“1”信息的初始写入与读出。由于N型存储单元控制栅通常是加载正压,图2所示第二MOS管的源极18为P型,通常在工作状态下加载正低电位电压(通常是零电位),因此,图2所示第二MOS管102在工作状态时也等同于反向偏置的二极管。在其他实施例中,第二MOS管102漏极20为P型或N型,以及源极18为N型或P型可依据第二MOS管102工作的操作电压而进行选择。只要满足在实际的工作状态下,第二MOS管102等同于反向偏置二极管即可。
请同时参阅图1和图2,第一MOS管101及第二MOS管102均设有各自的控制栅极11。如图1所示,第一MOS管101的漏极16和源极14距控制栅11之间均设有轻掺杂漏区12(LDD,lightly doped drain)。第二MOS管102的漏极20和源极18距各自的控制栅极11之间均设有轻掺杂漏区12。
上述只读存储器实施例的制作方法,该只读存储器包括存储单元以及存储单元周边的外围器件,结合图1和图2,具体包括以下步骤:
步骤1:提供硅衬底,在硅衬底同时形成存储单元和外围器件的有源区。该有源区就是晶圆上用于制作器件的位置。图1和图2制作的MOS管就基于有源区10进行制作的。
步骤2:在有源区表面形成存储单元和外围器件的栅氧介质及控制栅。请参阅图2和图3,存储单元的栅氧介质17和控制栅11在有源区10表面形成。存储单元与外围器件的栅氧介质17及控制栅11均是同时制作形成的。
基于图1和图2所示存储单元MOS管的结构,步骤2是在步骤1之后实施的。
在本只读存储器的制作方法实施例中,在形成第一MOS管、第二MOS管和外围器件的源极和漏极之前,即以下内容描述的步骤3和步骤4之前,还包括以下步骤:请参阅图1和图2,
步骤a:在控制栅11两侧的有源区10形成第一MOS管、第二MOS管和外围器件的轻掺杂漏区12;
步骤b:在轻掺杂漏区12形成之后,在控制栅11两侧形成侧壁13。在控制栅11表面生长绝缘介质层,例如氧化硅和氮化硅,然后进行蚀刻形成侧壁13。
步骤3:请参阅图1以及图2,在控制栅11两侧的有源区10同时形成存储单元中第一MOS管的源极14和漏极16、与第一MOS管101的源极14同型的第二MOS管102的漏极20或源极18、与第一MOS管101的源极14同型的外围器件的源极和漏极。如上述只读存储器实施例所描述,第二MOS管102漏极20与源极18反型的结构,为与目前的测试与工艺兼容,最好选择第二MOS管102的漏极20与第一MOS管101的源极14同型,即第二MOS管102的漏极20与第一MOS管101的源极14和漏极16是同时制作的。例如,存储单元为P型存储单元,第一MOS管101的漏极16、源极14和第二MOS管102的漏极20均在整个只读存储器的制作工艺中P+离子注入这步完成。如若,存储单元为N型存储单元,第一MOS管101的漏极16、源极14和第二MOS管102的漏极20均在整个只读存储器的制作工艺中N+离子注入这步完成。如上述只读存储器实施例所描述,第二MOS管102也存在源极18与第一MOS管101源极14同型的情况,视实际第二MOS管102工作时加载的工作电压而定。如若是第二MOS管的源极与第一MOS管的漏极和源极同型,因此制作时,第二MOS管的源极、第一MOS管的漏极和源极就可同时制作。
只读存储器的制作方法实施例中步骤3包括以下子步骤:
步骤31:在形成有控制栅的硅衬底表面涂覆光阻;
步骤32:去除即将形成的第一MOS管漏极和源极的区域上的光阻部分,同时去除即将形成的均与第一MOS管源极同型的第二MOS管漏极或源极及外围器件漏极和源极的区域上的光阻部分;
步骤33:向去除了光阻的区域进行离子注入,形成漏极和源极;
步骤34:去除离子注入后残留在硅衬底表面的光阻。
其中,步骤32包括以下分步骤:
将第一MOS管漏极及源极的区域以及均与第一MOS管源极同型的所述第二MOS管的漏极的区域或源极区域和外围器件漏极及源极区域定义在第一漏极及源极掩模板上;
通过第一漏极及源极掩模板,曝光形成有控制栅的硅衬底表面的光阻,显影去除硅衬底表面对应于第一漏极及源极掩模板定义的漏极区域及源极区域上的光阻部分。
步骤4:请参阅图1和图2,在控制栅11两侧的有源区10同时形成与第一MOS管101的源极14反型的第二MOS管102的源极18或漏极20、与第一MOS管101的源极14反型的外围器件的源极和漏极。例如,存储单元为P型存储单元,第一MOS管101的漏极16、源极14均为P型。与第一MOS管101源极14反型的第二MOS管102的源极18则为N型。第二MOS管102的源极18与只读存储器外围器件的NMOS管的漏极和源极则同时可在N+离子注入这步完成。如若,存储单元为N型存储单元,第一MOS管101的漏极16、源极14为N型,则第二MOS管102的源极18则为P型。第二MOS管102的源极18与只读存储器外围器件的PMOS管的漏极和源极则同时可在P+离子注入这步完成。与步骤3中描述得同理,在其它实施例中,与第一MOS管101源极反型的为第二MOS管的漏端。原因在这就不反复赘述了。
只读存储器的制作方法实施例中步骤4包括以下子步骤:
步骤41:在形成有控制栅的硅衬底表面涂覆光阻;
步骤42:同时去除即将形成的均与第一MOS管源极反型的第二MOS管源极或漏极和外围器件源极和漏极的区域上的光阻;
步骤43:向去除了光阻的区域进行与第一MOS管源极反型的离子注入,形成漏极和源极;
步骤44:去除离子注入后残留在硅衬底表面的光阻。
其中,步骤42包括以下分步骤:
提供第二漏极及源极掩模板,将均与第一MOS管的源极反型的第二MOS管的源极区域或漏极区域和外围器件的源极及漏极区域定义在第二漏极及源极掩模板上;
通过第二漏极及源极掩模板,曝光形成有控制栅的硅衬底表面的光阻,显影去除硅衬底表面对应于第二漏极及源极掩模板定义的漏极区域及源极区域上的光阻部分。
步骤3和步骤4的顺序在实际的制作过程中是可以调换的。总之,第二MOS管102的漏极20和源极18是分两次进行制作:N+离子注入和P+离子注入,分别通过第一漏极及源极掩模板和第二漏极及源极掩模板进行。请参阅图3所示的只读存储器实施例中存储单元部分版图示意图,即第一漏极及源极掩模板和第二漏极及源极掩模板存储单元部分的版图叠加示意图。以P型存储单元为例,图3所示有源区10对应图1和图2中有源区,图3所示控制栅11对应图1和图2中的控制栅11。P+离子注入区域21进行P型离子注入,同时形成图1所示P型存储单元的第一MOS管101的源极14和漏极16,以及图2所示第二MOS管102的漏极20。N+离子注入区域25形成第二MOS管102的源极18。
通常只读存储器中外围器件均包含NMOS和PMOS两种类型MOS管。因此,第二MOS管的漏极和源极的制作可分别置入两种不同MOS管各自的漏极和源极的制作过程中。因此,只读存储器的制作与传统只读存储器制作工艺兼容,没有增加额外的掩模板与工艺步骤,且克服了传统掩模只读存储器需要额外的掩模板进行制作的弊端,缩短了只读存储器的制作周期和成本。
以上实施例仅表达了本发明的几种实施方式,其描述较为具体和详细,但并不能因此而理解为对本发明专利范围的限制。应当指出的是,对于本领域的普通技术人员来说,在不脱离本发明构思的前提下,还可以做出若干变形和改进,这些都属于本发明的保护范围。因此,本发明专利的保护范围应以所附权利要求为准。
Claims (9)
1.一种只读存储器,包含若干个阵列排布的存储单元,其特征在于,所述只读存储器包含两种不同结构的存储单元;所述两种不同结构的存储单元分别为第一MOS管和第二MOS管;所述第一MOS管的源极和漏极同型,所述第二MOS管的源极和漏极反型。
2.根据权利要求1所述的只读存储器,其特征在于,所述两种不同结构的存储单元均为P型存储单元,所述第一MOS管的源极和漏极为P型,所述第二MOS管的漏极为P型、源极为N型。
3.根据权利要求1所述的只读存储器,其特征在于,所述两种不同结构的存储单元均为N型存储单元,所述第一MOS管的源极和漏极为N型,所述第二MOS管的漏极为N型、源极为P型。
4.根据权利要求1至3任一项所述的只读存储器,其特征在于,所述第一MOS管及所述第二MOS管均设有各自的控制栅极,所述第一MOS管及所述第二MOS管的漏极和源极距各自的所述控制栅极之间均设有轻掺杂漏区。
5.一种如权利要求1所述的只读存储器的制作方法,所述只读存储器包括存储单元以及存储单元周边的外围器件,其特征在于,包括以下步骤:
步骤1:提供硅衬底,在所述硅衬底同时形成所述存储单元和外围器件的有源区;
步骤2:在所述有源区表面形成所述存储单元和所述外围器件的栅氧介质及控制栅;
步骤3:在所述控制栅两侧的有源区同时形成所述存储单元中第一MOS管的源极和漏极、与所述第一MOS管的源极同型的第二MOS管的漏极或源极、与所述第一MOS管的源极同型的所述外围器件的源极和漏极;
步骤4:在所述控制栅两侧的有源区同时形成与所述第一MOS管源极反型的第二MOS管的源极或漏极、与所述第一MOS管的源极反型的所述外围器件的源极和漏极。
6.根据权利要求5所述的只读存储器的制作方法,其特征在于,所述步骤3包括以下子步骤:
步骤31:在形成有控制栅的硅衬底表面涂覆光阻;
步骤32:去除即将形成的所述第一MOS管漏极和源极的区域上的光阻部分,同时去除即将形成的均与所述第一MOS管源极同型的所述第二MOS管漏极或源极及所述外围器件漏极和源极的区域上的光阻部分;
步骤33:向所述去除了光阻的区域进行离子注入,形成漏极和源极;
步骤34:去除离子注入后残留在所述硅衬底表面的光阻。
7.根据权利要求6所述的只读存储器的制作方法,其特征在于,所述步骤32包括以下分步骤:
提供第一漏极及源极掩模板,将所述第一MOS管漏极及源极的区域以及均与第一MOS管源极同型的所述第二MOS管的漏极的区域或源极区域和所述外围器件漏极及源极区域定义在所述第一漏极及源极掩模板上;
通过所述第一漏极及源极掩模板,曝光形成有控制栅的硅衬底表面的光阻,显影去除所述硅衬底表面对应于第一漏极及源极掩模板定义的漏极区域及源极区域上的光阻部分。
8.根据权利要求5所述的只读存储器的制作方法,其特征在于,所述步骤4包括以下子步骤:
步骤41:在形成有控制栅的硅衬底表面涂覆光阻;
步骤42:同时去除即将形成的均与所述第一MOS管源极反型的所述第二MOS管源极或漏极和所述外围器件源极和漏极的区域上的光阻;
步骤43:向所述去除了光阻的区域进行与所述第一MOS管源极反型的离子注入,形成漏极和源极;
步骤44:去除离子注入后残留在所述硅衬底表面的光阻。
9.根据权利要求8所述的只读存储器的制作方法,其特征在于,所述步骤42包括以下分步骤:
提供第二漏极及源极掩模板,将均与所述第一MOS管的源极反型的所述第二MOS管的源极或漏极区域和所述外围器件的源极及漏极区域定义在所述第二漏极及源极掩模板上;
通过所述第二漏极及源极掩模板,曝光形成有控制栅的硅衬底表面的光阻,显影去除所述硅衬底表面对应于所述第二漏极及源极掩模板定义的漏极区域及源极区域上的光阻部分。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201110301094.2A CN103022040B (zh) | 2011-09-28 | 2011-09-28 | 只读存储器及其制作方法 |
KR1020137035091A KR20140082598A (ko) | 2011-09-28 | 2012-08-02 | 판독-전용 기억장치 및 이의 제조 방법 |
PCT/CN2012/079554 WO2013044679A1 (zh) | 2011-09-28 | 2012-08-02 | 只读存储器及其制作方法 |
US14/130,470 US9368505B2 (en) | 2011-09-28 | 2012-08-02 | Read-only memory and its manufacturing method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201110301094.2A CN103022040B (zh) | 2011-09-28 | 2011-09-28 | 只读存储器及其制作方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN103022040A true CN103022040A (zh) | 2013-04-03 |
CN103022040B CN103022040B (zh) | 2015-12-02 |
Family
ID=47970449
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201110301094.2A Active CN103022040B (zh) | 2011-09-28 | 2011-09-28 | 只读存储器及其制作方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US9368505B2 (zh) |
KR (1) | KR20140082598A (zh) |
CN (1) | CN103022040B (zh) |
WO (1) | WO2013044679A1 (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110416215A (zh) * | 2019-07-31 | 2019-11-05 | 上海华虹宏力半导体制造有限公司 | 只读存储器的单元阵列及其形成方法 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
NL2019502B1 (en) * | 2016-09-08 | 2018-08-31 | Mapper Lithography Ip Bv | Method and system for fabricating unique chips using a charged particle multi-beamlet lithography system |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20020034106A1 (en) * | 2000-06-06 | 2002-03-21 | Stmicroelectronics S.R.L. | ROM memory cell not decodable by visual inspection |
CN101179076A (zh) * | 2006-11-06 | 2008-05-14 | 台湾积体电路制造股份有限公司 | 半导体结构的形成方法 |
CN101872764A (zh) * | 2009-04-23 | 2010-10-27 | 上海华虹Nec电子有限公司 | Otp-rom、其存储单元及其制造、编程和读取方法 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4068746B2 (ja) * | 1998-12-25 | 2008-03-26 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
US6576517B1 (en) * | 1998-12-31 | 2003-06-10 | Stmicroelectronics S.R.L. | Method for obtaining a multi-level ROM in an EEPROM process flow |
US6323091B1 (en) * | 1999-07-16 | 2001-11-27 | Zilog, Inc. | Method of forming semiconductor memory device with LDD |
US6835987B2 (en) * | 2001-01-31 | 2004-12-28 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device in which selection gate transistors and memory cells have different structures |
JP2002373946A (ja) * | 2001-06-13 | 2002-12-26 | Mitsubishi Electric Corp | スタティック型半導体記憶装置 |
US6803283B1 (en) * | 2002-09-30 | 2004-10-12 | Taiwan Semiconductor Manufacturing Co. Ltd. | Method to code flashROM using LDD and source/drain implant |
CN1224106C (zh) | 2003-03-05 | 2005-10-19 | 力旺电子股份有限公司 | 只读存储器及其制作方法 |
JP2005142321A (ja) * | 2003-11-06 | 2005-06-02 | Nec Electronics Corp | 半導体集積回路装置およびその製造方法 |
US7144775B2 (en) | 2004-05-18 | 2006-12-05 | Atmel Corporation | Low-voltage single-layer polysilicon eeprom memory cell |
US8288813B2 (en) * | 2004-08-13 | 2012-10-16 | Infineon Technologies Ag | Integrated memory device having columns having multiple bit lines |
DE102005007822B4 (de) * | 2005-02-21 | 2014-05-22 | Infineon Technologies Ag | Integrierte Schaltungsanordnung mit Tunnel-Feldeffekttransistor |
KR20100098147A (ko) * | 2009-02-27 | 2010-09-06 | 삼성전자주식회사 | 한 쌍의 채널이 게이트 양 측면에서 수직으로 형성되는 트렌치형 셀 구조와, 상기 채널을 셸로우 이온주입으로 코딩하는 마스크롬 셀 제조방법 |
KR20110085503A (ko) * | 2010-01-20 | 2011-07-27 | 삼성전자주식회사 | 공통 소스 라인에 바이어스 전압을 개별적으로 인가할 수 있는 반도체 소자 |
-
2011
- 2011-09-28 CN CN201110301094.2A patent/CN103022040B/zh active Active
-
2012
- 2012-08-02 KR KR1020137035091A patent/KR20140082598A/ko not_active Application Discontinuation
- 2012-08-02 WO PCT/CN2012/079554 patent/WO2013044679A1/zh active Application Filing
- 2012-08-02 US US14/130,470 patent/US9368505B2/en active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20020034106A1 (en) * | 2000-06-06 | 2002-03-21 | Stmicroelectronics S.R.L. | ROM memory cell not decodable by visual inspection |
CN101179076A (zh) * | 2006-11-06 | 2008-05-14 | 台湾积体电路制造股份有限公司 | 半导体结构的形成方法 |
CN101872764A (zh) * | 2009-04-23 | 2010-10-27 | 上海华虹Nec电子有限公司 | Otp-rom、其存储单元及其制造、编程和读取方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110416215A (zh) * | 2019-07-31 | 2019-11-05 | 上海华虹宏力半导体制造有限公司 | 只读存储器的单元阵列及其形成方法 |
Also Published As
Publication number | Publication date |
---|---|
CN103022040B (zh) | 2015-12-02 |
WO2013044679A1 (zh) | 2013-04-04 |
KR20140082598A (ko) | 2014-07-02 |
US20140151815A1 (en) | 2014-06-05 |
US9368505B2 (en) | 2016-06-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8008137B2 (en) | Method for fabricating 1T-DRAM on bulk silicon | |
US10411138B2 (en) | Flash memory structure, memory array and fabrication method thereof | |
KR100418089B1 (ko) | 반도체 소자의 박막 트랜지스터 제조 방법 | |
US20060067126A1 (en) | Floating-body memory cell write | |
CN102246312B (zh) | 结场效应晶体管装置结构及其制作方法 | |
JP2011514657A (ja) | ボディ制御ダブルチャネルトランジスタおよびこれを備える回路 | |
US9601203B2 (en) | Floating gate non-volatile memory bit cell | |
EP3688805A1 (en) | Vertical backend transistor with ferroelectric material | |
CN110739012B (zh) | 存储阵列块及半导体存储器 | |
CN101183562A (zh) | 非易失性半导体存储装置的擦除电路 | |
US10580766B2 (en) | Methods of forming circuit-protection devices | |
CN103022040A (zh) | 只读存储器及其制作方法 | |
CN108039350B (zh) | 改善闪存中高压器件栅极氧化层可靠性的工艺集成方法 | |
US20090309149A1 (en) | Memory cell arrangements and methods for manufacturing a memory cell arrangement | |
KR102029523B1 (ko) | Otp 메모리에 기초한 mrom 메모리 제조 방법 | |
US20130107630A1 (en) | Non-volatile memory devices having vertical drain to gate capacitive coupling | |
CN107658301B (zh) | 闪存单元、闪存阵列及其操作方法 | |
CN103165611A (zh) | 只读存储器及其制作方法 | |
CN103165611B (zh) | 只读存储器及其制作方法 | |
CN1979788A (zh) | 多位闪存单元的制造方法 | |
US20020094616A1 (en) | Four transistors static-random-access-memory and forming method | |
US11974422B2 (en) | Semiconductor device | |
CN102751286B (zh) | 与深亚微米cmos逻辑工艺兼容的嵌入式动态存储器及制备方法 | |
CN102881691B (zh) | P型otp器件及制作方法 | |
US6743677B1 (en) | Method for fabricating nitride memory cells using a floating gate fabrication process |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant |