CN101179076A - 半导体结构的形成方法 - Google Patents
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- 238000007254 oxidation reaction Methods 0.000 title claims abstract description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 title abstract description 18
- 229920005591 polysilicon Polymers 0.000 title abstract description 18
- 238000000034 method Methods 0.000 claims abstract description 73
- 239000004065 semiconductor Substances 0.000 claims abstract description 67
- 229910052710 silicon Inorganic materials 0.000 claims description 42
- 239000010703 silicon Substances 0.000 claims description 42
- 230000015572 biosynthetic process Effects 0.000 claims description 39
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 30
- 230000008569 process Effects 0.000 claims description 24
- 238000005121 nitriding Methods 0.000 claims description 22
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 16
- 229910044991 metal oxide Inorganic materials 0.000 claims description 15
- 150000004706 metal oxides Chemical class 0.000 claims description 15
- 229910052757 nitrogen Inorganic materials 0.000 claims description 13
- 229910052760 oxygen Inorganic materials 0.000 claims description 13
- 150000003376 silicon Chemical class 0.000 claims description 12
- 238000003475 lamination Methods 0.000 claims description 11
- 230000003647 oxidation Effects 0.000 claims description 11
- 238000000059 patterning Methods 0.000 claims description 10
- 238000002347 injection Methods 0.000 claims description 9
- 239000007924 injection Substances 0.000 claims description 9
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 7
- 239000001301 oxygen Substances 0.000 claims description 7
- 239000000758 substrate Substances 0.000 abstract description 20
- 125000006850 spacer group Chemical group 0.000 abstract 3
- 229920002120 photoresistant polymer Polymers 0.000 description 12
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 9
- 239000007789 gas Substances 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 230000001936 parietal effect Effects 0.000 description 5
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 230000009467 reduction Effects 0.000 description 4
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 3
- 230000012010 growth Effects 0.000 description 3
- 230000006872 improvement Effects 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000002349 favourable effect Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910003855 HfAlO Inorganic materials 0.000 description 1
- 229910004129 HfSiO Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910000676 Si alloy Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000006396 nitration reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 230000010415 tropism Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28247—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon passivation or protection of the electrode, e.g. using re-oxidation
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
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- Engineering & Computer Science (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本发明提供一种半导体结构的形成方法，包括：提供半导体基底，其包括硅；形成P型金属氧化物半导体装置，包括：在半导体基底上形成第一栅极介电层；在第一栅极介电层上形成第一栅极电极；以及在第一栅极电极及第一栅极介电层的侧壁形成第一栅极间隙壁；形成N型金属氧化物半导体装置，包括：在半导体基底上形成第二栅极介电层；在第二栅极介电层上形成第二栅极电极；以及形成氮化多晶硅再氧化层，其具有垂直部分及水平部分，其中垂直部分位于第二栅极电极及第二栅极介电层的侧壁，水平部分位于半导体基底上；以及在第二栅极电极及第二栅极介电层的侧壁形成第二栅极间隙壁，其中第二栅极间隙壁位于氮化多晶硅再氧化层的水平部分上。
Description
技术领域
本发明涉及一种半导体装置，且特别涉及一种金属氧化物半导体(metal-oxide-semiconductor，MOS)装置的结构及制造方法。
背景技术
多晶硅栅极经常利用于金属氧化物半导体装置的工艺中，在典型的多晶硅栅极工艺中，首先形成栅极介电层及多晶硅层，之后，进行图案化栅极介电层及多晶硅层，以形成由栅极介电层以及位于栅极介电层上的栅极电极所组成的栅极叠层。
栅极叠层的图案化过程可能导致栅极电极与栅极介电层的损害，因此影响栅极介电层的完整性。一种发生的情况是，在栅极介电层邻近栅极电极底部的区域存在高电场，受到影响的栅极介电层将会产生可靠度问题。此外，栅极电极与其下基底之间的漏电流问题将会增加。
为了解决上述问题，已知技术利用多晶硅的再氧化(re-oxidation)工艺。在一般的多晶硅再氧化工艺中，进行图案化步骤以形成栅极叠层之后，接着实施氧化工艺，以在多晶硅栅电极暴露的侧壁及硅基底上形成氧化层。通过此多晶硅的再氧化工艺，可增加栅极介电层的完整性，并可修补多晶硅栅极的损害。
然而，已知的多晶硅再氧化工艺(polysilicon re-oxidation)带来一些不利的影响，例如增加沟道长度及栅极介电层的厚度，因而降低MOS装置的性能。性能的降低包括驱动电流的减少，为了补偿性能的降低，可实施氮化多晶硅的再氧化工艺(nitrided polysilicon re-oxidation)，在此工艺中形成氮氧化硅层以取代氧化层，然而，氮化多晶硅再氧化工艺仅对N型金属氧化物半导体(NMOS)有利，而P型金属氧化物半导体(PMOS)的性能却降低。
因此，目前亟需一种MOS装置，其包括氮氧化硅层而具有改善可靠度及性能的优点，并且同时可克服已知的缺点。
发明内容
有鉴于此，本发明提供一种半导体结构的形成方法，包括：提供半导体基底，该半导体基底包括硅；形成P型金属氧化物半导体装置，包括：在该半导体基底上形成第一栅极介电层；在该第一栅极介电层上形成第一栅极电极；以及在该第一栅极电极及该第一栅极介电层的侧壁形成第一栅极间隙壁；形成N型金属氧化物半导体装置，包括：在该半导体基底上形成第二栅极介电层；在该第二栅极介电层上形成第二栅极电极；以及形成氮化多晶硅再氧化层，其具有垂直部分及水平部分，其中该垂直部分位于该第二栅极电极及该第二栅极介电层的侧壁，该水平部分位于该半导体基底上；以及在该第二栅极电极及该第二栅极介电层的侧壁形成第二栅极间隙壁，其中该第二栅极间隙壁位于该氮化多晶硅再氧化层的该水平部分上。
根据本发明的半导体结构的形成方法，其中该氮化多晶硅再氧化层的形成步骤包括：进行热氧化工艺，以在该第二栅极电极的侧壁及该半导体基底上形成氧化层；以及进行氮化工艺，以将该氧化层转变为该氮化多晶硅再氧化层。
根据本发明的半导体结构的形成方法，其中进行该氮化工艺包括等离子氮化法。
根据本发明的半导体结构的形成方法，其中进行该氮化工艺包括热氮化法。
根据本发明的半导体结构的形成方法，其中进行该氮化工艺包括注入氮至该氧化层中。
根据本发明的半导体结构的形成方法，其中该氮化多晶硅再氧化层的形成步骤包括在含氧及氮的环境中同时氧化及氮化该第二栅极电极的侧壁及该半导体基底的上部。
根据本发明的半导体结构的形成方法，其中该氮化多晶硅再氧化层的形成步骤包括在P型金属氧化物半导体装置与N型金属氧化物半导体装置中形成该氮化多晶硅再氧化层，以及去除P型金属氧化物半导体装置中部分的该氮化多晶硅再氧化层。
本发明还提供一种半导体结构的形成方法，包括：提供半导体基底，其包括P型金属氧化物半导体区及N型金属氧化物半导体区；在该半导体基底上形成栅极介电层；在该栅极介电层上形成栅极电极层；图案化该栅极介电层及该栅极电极层，藉以在该P型金属氧化物半导体区中形成第一栅极叠层，在该N型金属氧化物半导体区中形成第二栅极叠层；进行热氧化工艺，以在该第一栅极叠层的侧壁、该第二栅极叠层的侧壁及该半导体基底上形成氧化层；进行氮化工艺以形成氮氧化硅层；注入n型掺杂质以在该P型金属氧化物半导体区形成第一轻掺杂源/漏极区；注入p型掺杂质以在该N型金属氧化物半导体区形成第二轻掺杂源/漏极区；以及去除位于该P型金属氧化物半导体区中至少水平部分的该氮氧化硅层。
根据本发明的半导体结构的形成方法，其中去除位于该P型金属氧化物半导体区中至少水平部分的该氮氧化硅层的步骤在注入p型掺杂质之后进行。
根据本发明的半导体结构的形成方法，其中去除位于该P型金属氧化物半导体区中至少水平部分的该氮氧化硅层的步骤与注入p型掺杂质的步骤使用相同的掩模。
根据本发明的半导体结构的形成方法，其中去除位于该P型金属氧化物半导体区中至少水平部分的该氮氧化硅层的步骤与注入p型掺杂质的步骤使用不相同的掩模，其中在去除位于该P型金属氧化物半导体区中至少水平部分的该氮氧化硅层的步骤之后，P型金属氧化物半导体区中垂直部分的该氮氧化硅层会留下。
根据本发明的半导体结构的形成方法，还包括在该第一栅极叠层的侧壁形成第一栅极间隙壁，并且同时在N型金属氧化物半导体区中水平部分的氮氧化硅层上形成第二栅极间隙壁。
根据本发明的半导体结构的形成方法，其中该热氧化工艺及该氮化工艺在含氧及氮的环境中同时进行。
附图说明
图1示出已知的MOS装置；以及
图2至9示出本发明实施例的中间工艺剖面图。
其中，附图标记说明如下：
2～MOS装置；4～硅基底；6～栅极氧化层；8～多晶硅栅极；10～氮氧化硅层；12～水平部分；14～反向层；20～基底；21～隔离区；22～栅极介电层；24～栅极电极层；26～硬掩模层；28～氮化多晶硅再氧化层；100、200～有源区；102、202～栅极介电层；104、204～栅极电极层；106、206～硬掩模层；128～第一部分；228～第二部分；130、138、230、238～光阻层；132、232～轻掺杂源/漏极区；134、234～栅极间隙壁；136～硅锗压力源；140～深源/漏极区。
具体实施方式
以下将介绍根据本发明所述的较佳实施例。必须说明的是，本发明提供了许多可应用的发明概念，所揭示的特定实施例仅是说明达成以及使用本发明的特定方式，不可用以限制本发明的范围。
目前已经有一些研究发现氮化多晶硅再氧化工艺(nitrided polysiliconre-oxidation)对于NMOS装置是有益的，然而却使PMOS装置的性能降低。以图1解释此现象可能的原因，图1示出已知的MOS装置，其中在硅基底4上方形成MOS装置2。MOS装置2包括栅极氧化层6及多晶硅栅极8，在多晶硅栅极8的侧壁形成氮氧化硅层10。氮氧化硅层10还包括位于基底2上方的水平部分12。在MOS装置2操作时，水平部分12将会聚集正电荷，如此，在基底4中及水平部分12下方形成反向(inversion)层14。反向层14包括负电荷，由于NMOS装置的沟道区具有负电荷，反向层14的形成可帮助在沟道区中形成反向层，由此，NMOS装置的性能获得改善。相反地，PMOS装置的反向层包括正电荷，因此带负电荷的反向层14不利于形成PMOS装置的反向层，因而降低PMOS装置的性能。
有鉴于上述，以下将说明本发明的实施例的中间工艺阶段，其中本实施例结合PMOS及NMOS的工艺。在此，相似的符号标示相似的元件。
图2至图9示出本发明实施例的中间工艺剖面图。请参照图2，基底20包括有源区100及有源区200，其中有源区100可用以形成PMOS装置，有源区200可用以形成NMOS装置。相邻的有源区100及200可通过基底20中的隔离区21互相隔离，隔离区21例如为浅沟槽隔离区(STI)。基底20可包括块状硅，或其他适用的材料，例如硅覆盖绝缘层(SOI)或硅合金。基底20可被轻掺杂。
在基底20上方形成栅极介电层22，举例而言，栅极介电层22可包括氧化硅，或者，栅极介电层22可为具有高介电常数(k值)的介电材料，例如介电常数大于3.9，其适用的材料包括氮化硅、氮氧化物、金属氧化物介电材料，例如HfO2、HfZrOx、HfSiOx、HfTiOx、HfAlOx或其组合及叠层。
在栅极介电层22上方形成栅极电极层24，栅极电极层24可包括多晶硅，其可通过适用的方法形成，例如多晶金属硅化法(polycide)。接着，在栅极电极层24上方形成硬掩模层26，硬掩模层26可包括氮化硅。栅极介电层22、栅极电极层24及硬掩模层26的形成方法可包括化学气相沉积法(CVD)，例如低温化学气相沉积法(LTCVD)、低压化学气相沉积法(LPCVD)、快速热化学气相沉积法(RTCVD)、等离子增强化学气相沉积法(PECVD)或其他适用方法。
请参照图3，图案化栅极介电层22、栅极电极层24及硬掩模层26，以在有源区100、200中形成栅极叠层。图案化的硬掩模层26、栅极电极层24及栅极介电层22分别在有源区100及200中形成硬掩模层106及206、栅极电极层104及204与栅极介电层102及202。
请参照图4，在基底20的表面及栅极叠层的侧壁形成氮化多晶硅再氧化层28。氮化多晶硅再氧化层28包括在PMOS有源区100的第一部分128以及在NMOS有源区200的第二部分228。较佳者，氮化多晶硅再氧化层28的厚度约介于至
且以约介于
至
为更佳。
在第一实施例中，氮化多晶硅再氧化层28的形成方法首先进行氧化步骤，以在基底20的表面及栅极叠层的侧壁形成氧化层，接着，氮化此氧化层以形成氮化多晶硅再氧化层28。可通过快速热氧化法(rapid thermaloxidation，RTO)、炉管干式氧化退火或其他适用的氧化法形成此氧化层。较佳者，氧化层形成于升高的温度，例如约介于400℃至1000℃之间，且在含氧气体的环境中形成。较佳的含氧气体可包括O2、NO、N2O、NO2、O3、H2O、H2及O2的组合气体或其组合。
接着，进行氮化步骤以将此氧化层转变为氮化多晶硅再氧化层28。较佳者，可通过等离子氮化法进行氮化步骤，其中等离子氮化法的工艺气体可包括含氮气体，例如NH3、NO-基气体，如NO、N2O、或NO2或其组合。等离子可于与发生氮化反应相同的环境中产生；或者，等离子可于与发生氮化反应不相同的环境中产生(利用遥控等离子产生法)。在其他实施例中，可通过热氮化法进行氮化步骤，其中可在含氮的环境中对具有如图4结构的晶片进行加热。在另一个实施例中，可通过对氧化层注入氮以进行氮化步骤，其中注入的掺杂质可包括N2、NO、N2O、NO2、NH3、N2H4、N2O4及其组合。离子注入工艺可为垂直或倾斜的。在此，氮化多晶硅再氧化层28也可被称为氮氧化硅层28，因此氮氧化硅层28的第一部分128及第二部分228也可被称为氮氧化硅层128、228。氮化多晶硅再氧化层28致密且高品质的介电层。
在第二实施例中，可同时进行再氧化步骤及氮化步骤。较佳者，工艺气体包括含氧及氮的气体，例如O2、NO、N2O、NO2、NH3、NO-基气体，如NO、N2O、NO2、或其组合。相同地，同时进行的再氧化步骤及氮化步骤可以等离子辅助或在热条件下进行。
请参照图5，形成光阻层130并图案化光阻层130，以覆盖PMOS有源区100。接着，形成轻掺杂源/漏极区(LDD)232及袋形(pocket)掺杂区(图中未示出)。可通过进行注入工艺以在基底20中掺杂n型掺杂质，以形成轻掺杂源/漏极区232，注入的掺杂质可穿透氮化多晶硅再氧化层228而进入基底20中。袋形掺杂区也可通过注入p型掺杂质形成。之后，将光阻层130去除。
请参照图6，形成光阻层230并图案化光阻层230，以覆盖NMOS有源区200。接着，形成轻掺杂源/漏极区(LDD)132及袋形(pocket)掺杂区(图中未示出)。可通过进行注入工艺以在基底20中掺杂p型掺杂质。注入的掺杂质可穿透氮化多晶硅再氧化层128而进入基底20中以形成LDD区132。袋形掺杂区也可通过注入n型掺杂质形成。
LDD区132及袋形掺杂区形成之后，可去除氮化多晶硅再氧化层128。较佳者，可利用光阻层230为掩膜去除氮氧化硅层128，由此，垂直部分及水平部分的氮氧化硅128皆被去除。由于工艺的差异，在去除工艺之后，垂直部分的氮氧化硅层128可能会留下约小于
的厚度。在其他实施例中，仅需去除水平部分的氮氧化硅层128，因此可能需要额外的光阻层以保护垂直部分的氮氧化硅层128。由于工艺的差异，小部分在水平部分的氮氧化硅层128会留下，水平部分留下的氮氧化硅层128越小越佳，例如，氮氧化硅层128留下的长度约小于水平部分长度L的10％。在一个例子中，可利用干式蚀刻法去除氮氧化硅层128。通过去除PMOS有源区100中水平部分的氮氧化硅128，电荷就不会聚集，进而可消除PMOS装置性能的降低。氮氧化硅128去除之后，可去除光阻层230。
请参照图7，形成栅极间隙壁134及234。栅极间隙壁134及234的形成方法首先沉积一层或多层的间隙壁层，接着，通过蚀刻法去除水平部分的间隙壁层。较佳者，间隙壁层包括氧化物衬层及形成于氧化物衬层的氮化层。沉积间隙壁层的方法可包括等离子增强化学气相沉积法(PECVD)、低压化学气相沉积法(LPCVD)、次大气压化学气相沉积法(SACVD)或其他类似方法。当蚀刻间隙壁层时，硬掩模层106及206也被去除，较佳者，利用磷酸去除硬掩模层106及206。
请参照图8，形成硅锗压力源(stressor)136。较佳者，形成光阻层238以覆盖NMOS有源区200。较佳者，通过等向性或非等向性蚀刻，以在基底20中形成凹陷且凹陷对准间隙壁134的外缘，接着，在凹陷中形成硅锗压力源136。硅锗压力源136可利用外延成长形成。在退火工艺之后，硅锗压力源136将重置其晶格间距，其中硅锗压力源136的晶格间距大于基底20的晶格间距。硅锗压力源136可在PMOS装置的沟道区产生压应力(compressivestress)，由此，PMOS装置的驱动电流会增加。之后，去除光阻层238。较佳者，可在外延成长的过程中掺杂p型掺杂质于硅锗压力源136中，藉以形成PMOS装置的源/漏极区。可进行额外的离子注入工艺以形成深源/漏极区140，形成的深源/漏极区140大致上对准于间隙壁134的边缘。在其他实施例中，当硅锗压力源136外延成长时不掺杂p型掺杂质，深源/漏极区仅通过离子注入工艺形成。
请参照图9，形成深源/漏极区240，其中n型掺杂质，如磷或砷被注入。在离子注入的过程中PMOS有源区100可以光阻层138覆盖。
本发明提供的实施例具有数个有利的特征，由图案化栅极所引起对MOS装置的损害，可通过多晶硅的再氧化及氮化工艺修补，并且漏电流将会减少。当NMOS装置的电子迁移率及驱动电流可获的改善的同时，通过去除PMOS装置的氮化多晶硅再氧化层，可消除PMOS装置性能的降低。本发明实施例其他的优点包括栅极与源/漏极区之间的漏电流可降低，以及由于改良的热电子注入阻抗而具有改良的可靠度。
虽然本发明已以数个较佳实施例公开如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的权利要求所界定者为准。
Claims (13)
1.一种半导体结构的形成方法，包括：
提供半导体基底，该半导体基底包括硅；
形成P型金属氧化物半导体装置，包括：
在该半导体基底上形成第一栅极介电层；
在该第一栅极介电层上形成第一栅极电极；以及
在该第一栅极电极及该第一栅极介电层的侧壁形成第一栅极间隙壁；
形成N型金属氧化物半导体装置，包括：
在该半导体基底上形成第二栅极介电层；
在该第二栅极介电层上形成第二栅极电极；以及
形成氮化多晶硅再氧化层，其具有垂直部分及水平部分，其中该垂直部分位于该第二栅极电极及该第二栅极介电层的侧壁，该水平部分位于该半导体基底上；以及
在该第二栅极电极及该第二栅极介电层的侧壁形成第二栅极间隙壁，其中该第二栅极间隙壁位于该氮化多晶硅再氧化层的该水平部分上。
2.如权利要求1所述的半导体结构的形成方法，其中该氮化多晶硅再氧化层的形成步骤包括：
进行热氧化工艺，以在该第二栅极电极的侧壁及该半导体基底上形成氧化层；以及
进行氮化工艺，以将该氧化层转变为该氮化多晶硅再氧化层。
3.如权利要求2所述的半导体结构的形成方法，其中进行该氮化工艺包括等离子氮化法。
4.如权利要求2所述的半导体结构的形成方法，其中进行该氮化工艺包括热氮化法。
5.如权利要求2所述的半导体结构的形成方法，其中进行该氮化工艺包括注入氮至该氧化层中。
6.如权利要求1所述的半导体结构的形成方法，其中该氮化多晶硅再氧化层的形成步骤包括在含氧及氮的环境中同时氧化及氮化该第二栅极电极的侧壁及该半导体基底的上部。
7.如权利要求1所述的半导体结构的形成方法，其中该氮化多晶硅再氧化层的形成步骤包括在P型金属氧化物半导体装置与N型金属氧化物半导体装置中形成该氮化多晶硅再氧化层，以及去除P型金属氧化物半导体装置中部分的该氮化多晶硅再氧化层。
8.一种半导体结构的形成方法，包括：
提供半导体基底，其包括P型金属氧化物半导体区及N型金属氧化物半导体区；
在该半导体基底上形成栅极介电层；
在该栅极介电层上形成栅极电极层；
图案化该栅极介电层及该栅极电极层，以在该P型金属氧化物半导体区中形成第一栅极叠层，在该N型金属氧化物半导体区中形成第二栅极叠层；
进行热氧化工艺，以在该第一栅极叠层的侧壁、该第二栅极叠层的侧壁及该半导体基底上形成氧化层；
进行氮化工艺以形成氮氧化硅层；
注入n型掺杂质以在该P型金属氧化物半导体区形成第一轻掺杂源/漏极区；
注入p型掺杂质以在该N型金属氧化物半导体区形成第二轻掺杂源/漏极区；以及
去除位于该P型金属氧化物半导体区中至少水平部分的该氮氧化硅层。
9.如权利要求8项所述的半导体结构的形成方法，其中去除位于该P型金属氧化物半导体区中至少水平部分的该氮氧化硅层的步骤在注入p型掺杂质之后进行。
10.如权利要求8项所述的半导体结构的形成方法，其中去除位于该P型金属氧化物半导体区中至少水平部分的该氮氧化硅层的步骤与注入p型掺杂质的步骤使用相同的掩模。
11.如权利要求8项所述的半导体结构的形成方法，其中去除位于该P型金属氧化物半导体区中至少水平部分的该氮氧化硅层的步骤与注入p型掺杂质的步骤使用不相同的掩模，其中在去除位于该P型金属氧化物半导体区中至少水平部分的该氮氧化硅层的步骤之后，P型金属氧化物半导体区中垂直部分的该氮氧化硅层会留下。
12.如权利要求8项所述的半导体结构的形成方法，还包括在该第一栅极叠层的侧壁形成第一栅极间隙壁，并且同时在N型金属氧化物半导体区中水平部分的氮氧化硅层上形成第二栅极间隙壁。
13.如权利要求8项所述的半导体结构的形成方法，其中该热氧化工艺及该氮化工艺在含氧及氮的环境中同时进行。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/593,293 US7544561B2 (en) | 2006-11-06 | 2006-11-06 | Electron mobility enhancement for MOS devices with nitrided polysilicon re-oxidation |
| US11/593,293 | 2006-11-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101179076A true CN101179076A (zh) | 2008-05-14 |
| CN100533738C CN100533738C (zh) | 2009-08-26 |
Family
ID=39405247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2007101021683A Expired - Fee Related CN100533738C (zh) | 2006-11-06 | 2007-04-29 | 半导体结构的形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7544561B2 (zh) |
| CN (1) | CN100533738C (zh) |
| TW (1) | TWI338336B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN102347330A (zh) * | 2010-07-29 | 2012-02-08 | 台湾积体电路制造股份有限公司 | 半导体元件及其制造方法 |
| CN102487003A (zh) * | 2010-12-01 | 2012-06-06 | 中芯国际集成电路制造(上海)有限公司 | 辅助侧墙的形成方法 |
| CN103022040A (zh) * | 2011-09-28 | 2013-04-03 | 无锡华润上华科技有限公司 | 只读存储器及其制作方法 |
| CN115020343A (zh) * | 2022-07-19 | 2022-09-06 | 合肥晶合集成电路股份有限公司 | 一种半导体器件的制作方法 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI584475B (zh) * | 2011-06-27 | 2017-05-21 | 聯華電子股份有限公司 | 修補層形成方法及具有修補層之金氧半電晶體結構 |
| US8394688B2 (en) * | 2011-06-27 | 2013-03-12 | United Microelectronics Corp. | Process for forming repair layer and MOS transistor having repair layer |
| CN102881590B (zh) * | 2011-07-12 | 2017-05-10 | 联华电子股份有限公司 | 修补层形成方法及金属氧化物半导体晶体管结构 |
| CN104616990B (zh) * | 2013-11-05 | 2017-09-29 | 中芯国际集成电路制造(上海)有限公司 | 金属栅极的形成方法 |
| US9184260B2 (en) * | 2013-11-14 | 2015-11-10 | GlobalFoundries, Inc. | Methods for fabricating integrated circuits with robust gate electrode structure protection |
| US9177868B2 (en) | 2014-03-28 | 2015-11-03 | International Business Machines Corporation | Annealing oxide gate dielectric layers for replacement metal gate field effect transistors |
| US10651171B2 (en) * | 2016-12-15 | 2020-05-12 | Taiwan Semiconductor Manufacturing Co. Ltd. | Integrated circuit with a gate structure and method making the same |
| US12009424B2 (en) * | 2021-12-03 | 2024-06-11 | Nanya Technology Corporation | Semiconductor device, and method for manufacturing the same |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2652108B2 (ja) * | 1991-09-05 | 1997-09-10 | 三菱電機株式会社 | 電界効果トランジスタおよびその製造方法 |
| US6037639A (en) * | 1997-06-09 | 2000-03-14 | Micron Technology, Inc. | Fabrication of integrated devices using nitrogen implantation |
| US6780776B1 (en) | 2001-12-20 | 2004-08-24 | Advanced Micro Devices, Inc. | Nitride offset spacer to minimize silicon recess by using poly reoxidation layer as etch stop layer |
| CN1501470A (zh) | 2002-11-15 | 2004-06-02 | 矽统科技股份有限公司 | 在半导体基底之中形成浅沟槽隔离物的方法 |
| US7138691B2 (en) * | 2004-01-22 | 2006-11-21 | International Business Machines Corporation | Selective nitridation of gate oxides |
| US20060154425A1 (en) | 2005-01-10 | 2006-07-13 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and method for fabricating the same |
-
2006
- 2006-11-06 US US11/593,293 patent/US7544561B2/en not_active Expired - Fee Related
-
2007
- 2007-03-30 TW TW096111283A patent/TWI338336B/zh not_active IP Right Cessation
- 2007-04-29 CN CNB2007101021683A patent/CN100533738C/zh not_active Expired - Fee Related
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| CN103022040A (zh) * | 2011-09-28 | 2013-04-03 | 无锡华润上华科技有限公司 | 只读存储器及其制作方法 |
| CN103022040B (zh) * | 2011-09-28 | 2015-12-02 | 无锡华润上华科技有限公司 | 只读存储器及其制作方法 |
| US9368505B2 (en) | 2011-09-28 | 2016-06-14 | Csmc Technologies Fab2 Co., Ltd. | Read-only memory and its manufacturing method |
| CN115020343A (zh) * | 2022-07-19 | 2022-09-06 | 合肥晶合集成电路股份有限公司 | 一种半导体器件的制作方法 |
| CN115020343B (zh) * | 2022-07-19 | 2023-01-31 | 合肥晶合集成电路股份有限公司 | 一种半导体器件的制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN100533738C (zh) | 2009-08-26 |
| TWI338336B (en) | 2011-03-01 |
| US7544561B2 (en) | 2009-06-09 |
| TW200822234A (en) | 2008-05-16 |
| US20080124861A1 (en) | 2008-05-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090826 |