CN103001582A - 半导体装置 - Google Patents

Abstract

本发明提供了一种振荡电路部分，其能够获得减小的功率消耗量和降低的制造成本。在半导体装置中，通过使用串联连接且其每一个都处于二极管连接的多个MOS晶体管来产生电压以驱动振荡电路部分。此时，根据电源电压和多个MOS晶体管的阈值电压的比来产生每一个电压。因此，可以抑制每一MOS晶体管的阈值电压，从而节省每一MOS晶体管的面积并且减少振荡电路部分的功率消耗量。

Description

半导体装置

交叉引用

本专利申请基于巴黎公约要求日本专利申请JP 2011-201303的的优先权。其公开内容通过引用并入本文。

技术领域

本发明涉及一种半导体装置，特别是具有振荡电路的半导体装置。

对移动信息终端和数字静态照相机（DSC）等的小型化在持续进行。随着终端的小型化，电池也被小型化，并且使用小容量纽扣电池的情况正在增加。出于这个原因，甚至对于在大规模集成电路（LSI）中总是工作的振荡电路也需要低的功率消耗量。

作为为这样的振荡电路供电的方法，如下的现有技术是已知的，其中来自恒压电路的电源电压被降低到一个恒定电压，并且该降低的电压被供给到振荡电路。然而，在这种传统技术中，随着电压下降的宽度增加，需要具有更高电阻值的电阻元件。当电阻元件具有较高的电阻值时，该LSI中的电阻元件需要更大的面积。

因此，需要节省LSI中的占用面积和低的功率消耗量。

结合上述内容，振荡电路被公开在专利文献1（JP2005-159786A）中。该振荡电路具有如下目标以降低消耗电流。此振荡电路具有功能部分，其抑制对振荡栅极的供电电压。该振荡电路通过使用对二极管连接方式的晶体管的阈值电压来抑制电压。

图1是根据专利文献1的振荡电路的结构的电路图。将描述图1所示的振荡电路的各部件。该振荡电路被配置有振荡选通电路部分120，第一和第二幅值抑制电路151和152，幅值放大电路109，输入侧电容器C101，输出侧电容器C102，反馈电阻103和谐振器104。振荡选通电路部分120设置有PMOS晶体管101和NMOS晶体管102。第一幅值抑制电路151设置有PMOS晶体管107。第一幅值抑制电路151还设置有二极管130，另一PMOS晶体管132和第一电流源134等，但这些元件的描述被省略。第二幅值抑制电路152设置有NMOS晶体管108。第二幅值抑制电路152还设置有第二二极管131，另一NMOS晶体管133和第二电流源135等，但这些组件的描述被省略。幅值放大电路109设置有PMOS晶体管111和NMOS晶体管112。

将描述图1所示的振荡电路的各部件的连接关系。PMOS晶体管107的源极与电源VCC连接。PMOS晶体管107的栅极和漏极共同连接到PMOS晶体管101的源极。PMOS晶体管101的栅极与NMOS晶体管102的栅极、反馈电阻103的端部之一、谐振器104的端部之一、和输入侧电容器C101的端部之一共同连接。PMOS晶体管101的漏极与NMOS晶体管102的漏极，反馈电阻103的另一端，谐振器104的另一端、输出侧电容器C102的端部之一、PMOS晶体管111的栅极和NMOS晶体管112的栅极共同连接。NMOS晶体管102的源极与NMOS晶体管108的栅极和漏极共同连接。NMOS晶体管108的源极接地。输入侧电容器C101的另一端被接地。输出侧电容器C102的另一端被接地。PMOS晶体管111的源极与电源VCC连接。PMOS晶体管111的漏极与NMOS晶体管112的漏极和输出部CKOUT共同连接。NMOS晶体管112的源极被接地。

将描述图1所示的振荡电路的操作。在第一幅值抑制电路151中，PMOS晶体管107的栅极和漏极以所谓的“二极管连接”的方式连接。因此，PMOS晶体管107漏极的电压等于从电源电压VCC降低PMOS晶体管107的阈值电压的电压。在下文中，PMOS晶体管107的阈值电压被称为Vt107。

按照相同的方式，NMOS晶体管108在第二幅值抑制电路152中采用二极管连接的方式。因此，NMOS晶体管108漏极的电压等于从地电压升高NMOS晶体管108的阈值电压的电压。在下文中，NMOS晶体管108的阈值电压被称为Vt108。

在振荡选通电路部分120中，PMOS晶体管101和NMOS晶体管102串联连接在第一幅值抑制电路151的PMOS晶体管107的漏极和第二幅值抑制电路152的NMOS晶体管108的漏极之间。因此，振荡选通电路部分120所产生的振荡信号的幅值处于比电源电压VCC低阈值电压Vt107的电压和比地电压高阈值电压Vt108的电压之间。

在这里，振荡选通电路部分120的输出信号通过反馈电阻103和谐振器104反馈到输入侧以振荡。应当注意的是，当产生了振荡选通电路部分120的振荡信号时，在输入侧电容器C101和输出侧电容器C102中执行充电操作和放电操作。伴随充电/放电操作的电流在振荡电路中被消耗。在专利文献1，通过使该振荡信号的幅值较小来减小振荡电路所消耗的功率量。

引用列表

[专利文献1]JP2005-159786A

发明内容

在专利文献1的振荡电路中存在这样的问题，当制造晶体管时，晶体管的操作受到工艺偏差的影响。有两种类型的工艺偏差。

在第一类型中，出现工艺偏差，以使得PMOS晶体管和NMOS晶体管的阈值电压变得高于设计值。此时，由振荡选通电路部分120产生的振荡信号的幅值变得比设计值大。另外，振荡选通电路部分120的驱动能力变得比设计值小。因此，在第一种工艺偏差中，在振荡选通电路部分120中，期望PMOS晶体管101的源极和NMOS晶体管102的源极之间的电压较大。

接着，在第二类型中，出现工艺偏差以使得PMOS晶体管和NMOS晶体管的阈值电压变得比设计值小。此时，由振荡选通电路部分120产生的振荡信号的幅值变得小于设计值。另外，振荡选通电路部分120的驱动能力变得比设计值大。因此，在第二种工艺偏差中，在振荡选通电路部分120，期望PMOS晶体管101的源极和NMOS晶体管102的源极之间的电压较小。

然而，在制造晶体管的情况下，估计工艺偏差的方向是不可能的。因此，需要在设计阶段确保足够的余量，以使得即使工艺偏差以任何方向出现，都确保有振荡选通电路部分120可以可靠地操作的电压范围。结果，在振荡选通电路部分120中，PMOS晶体管101的源极和NMOS晶体管102的源极之间的电压范围包含了对减小功率消耗量没有作出贡献的余量。

另外，二极管连接的MOS晶体管的阈值电压是大约0.6V至0.7V。为了得到较大的阈值电压，需要使得该MOS晶体管的栅极长度L长，并且使得漏极和源极之间流动的漏极-源极电流IDS较小。然而，目前的IDS与栅极长度L的倒数成比例。图5示出了栅极长度L和漏极-源极电流IDS在普通MOS晶体管中的关系的曲线。在专利文献1中的振荡电路的情况下，为了得到足够小的电流IDS，需要将栅极长度L增加到几十微米（μm）。使用具有这样的栅极长度L的MOS晶体管是振荡电路的面积变大的原因之一。以这种方式，在专利文献1中的振荡电路无法同时实现减少功率消耗量和降低制造成本。

在实施例的一个方面，一种半导体装置，包括：第一电源部分，被配置为提供第一电源电压；第二电源部分，被配置为提供第二电源电压；幅值控制电路部分，被配置为接收所述第一和第二电源电压并且产生第一和第二供电电压；以及振荡电路部分，被配置为从第一和第二输入部分接收所述第一和第二供电电压以执行振荡。所述幅值控制电路部分包括：多个MOS晶体管，串联连接在所述第一和第二电源部分之间，并且其每一个处于二极管连接；第一输出部分，与所述多个MOS晶体管中的一个相连接以输出所述第一供电电压；以及第二输出部分，与所述多个MOS晶体管中的另一个相连接以输出所述第二供电电压。

根据本发明的半导体装置，通过使用其每一个都处于二极管连接的多个MOS晶体管，产生了用于驱动振荡电路部分的电压。此时，基于MOS晶体管的阈值电压的比和电源电压来获得由多个MOS晶体管产生的电压。因此，可以限制每个MOS晶体管的阈值电压并且减小每个MOS晶体管的阈值电压并且降低振荡电路部分的消耗功率量。

附图说明

图1示出了半导体装置的普通振荡电路的结构的电路图;

图2示出了根据本发明的第一实施例的半导体装置的结构的电路图;

图3A是在普通半导体装置中的MOS晶体管组的布图的例子;

图3B是根据本发明的第一实施例的半导体装置中的MOS晶体管组的布图的例子;

图4A是普通半导体装置的整体布图的例子;

图4B是根据本发明的第一实施例的半导体装置的整体布图的例子;

图5是示出了NMOS晶体管的长度L和漏极-源极电流IDS之间的关系的曲线图;

图6是示出了根据本发明的第二实施例的半导体装置的结构的电路图；

图7是示出了根据本发明的第三实施例的半导体装置的结构的电路图;

图8是示出了根据本发明的第四实施例的半导体装置的结构的电路图。

具体实施方式

在下文中，将参照附图详细描述根据本发明实施例的半导体装置。

第一实施例

图2示出了根据本发明的第一实施例的半导体装置的结构的图示。将描述图2所示的半导体装置的各部分。在图2所示的半导体装置设置有电源电压VDD，接地端GND，幅值控制电路部分10，振荡选通电路部分20，反馈电阻3，谐振器4，输入侧电容器C1和输出侧电容器C2。幅值控制电路部分10设置有第一和第二NMOS晶体管5和6，以及第一和第二PMOS晶体管7和8。振荡选通电路部分20设置有PMOS晶体管1和NMOS晶体管2。这里，振荡选通电路部分20，反馈电阻3，谐振器4，输入侧电容器C1和输出侧电容器C2可以统称为振荡电路部分。

将对图2所示的半导体装置的各部分的连接关系进行说明。电源电压VDD与第一NMOS晶体管5的漏极和栅极以及第一PMOS晶体管7的背栅。输出部分11与第一NMOS晶体管5的源极、第二NMOS晶体管6的漏极和栅极以及PMOS晶体管1的源极和背栅共同连接。输出部分12与第一PMOS晶体管7的源极、第二PMOS晶体管8的漏极和栅极、NMOS晶体管2的源极共同连接。第二NMOS晶体管6的源极与第二NMOS晶体管8的源极和背栅共同连接。第一NMOS晶体管5的背栅、第二NMOS晶体管6的背栅、第一PMOS晶体管7的栅极、NMOS晶体管2的背栅、输入侧电容器C1的其中一端和输出侧电容器C2的其中一端接地。输入侧电容器C1的另一端与PMOS晶体管1的栅极、NMOS晶体管2的栅极、反馈电阻3的其中一端和谐振器4的其中一端共同连接。输出侧电容器C2的另一端与PMOS晶体管1的漏极、NMOS晶体管2的漏极、反馈电阻3的另一端和谐振器4的另一端共同连接。

将描述图2所示的半导体装置的操作。首先，振荡选通电路部分20、输入侧电容器C1、输出侧电容器C2、反馈电阻3和谐振器4的操作与上述技术相同，但是将再次对其进行说明。

电源电压VDD用作第一电源部分，其提供第一电源电压VDD。同样地，地GND用作第二电源部分，其提供作为第二电源电压的基准电压。在振荡选通电路部分20中，PMOS晶体管1和NMOS晶体管2在输出部分11和输出部分12之间串联连接。因此，振荡选通电路部分20产生的振荡信号具有处于输出部分12处的电压和输出部分11处的电压之间的电压。这里，输出部分11和输出部分12用作振荡选通电路部分20的第一和第二输入部分。此外，振荡选通电路部分20的输出信号通过反馈电阻3和谐振器4被反馈到输入侧，从而获得振荡。应当注意，在振荡选通电路部分20中产生了振荡信号时，在输入侧电容器C1和输出侧电容器C2中执行充电操作和放电操作。伴随充电和放电操作的电流作为振荡电路的功率消耗而被消耗。

接下来，将描述处于二极管连接的MOS晶体管的操作。其中MOS晶体管的栅极与MOS晶体管的漏极相连接的连接方式被称为二极管连接。在二极管连接的MOS晶体管中，栅源电压VGS就是阈值电压Vt本身。在图2的半导体装置中，第一和第二NMOS晶体管5和6以及第一PMOS晶体管7处于二极管连接。因此，MOS晶体管5到7的阈值电压Vt5到Vt7分别等于MOS晶体管5到7的栅极-源极电压VGS5到VGS7。

在MOS晶体管中，当背栅-源极电压VBS等于或大于零时，电流很难从源极流动到漏极。在这种情况下，与背栅-源极电压VBS等于零的情况相比，MOS晶体管的阈值电压Vt变得更高。在图2所示的半导体装置中，因为PMOS晶体管8的背栅与PMOS晶体管8的源极相连接，因此尽管第二PMOS晶体管8处于二极管连接，其背栅-源极电压VBS仍然等于零。因此，第二PMOS晶体管8的阈值电压Vt8低于其他MOS晶体管5到7的阈值电压Vt5到Vt7。

接下来，将描述直到图2所示的半导体装置的振荡开始时的操作。首先，在初始状态中，所有晶体管处于关断状态。因为第一NMOS晶体管5的栅极与电源电压VDD相连接，响应于电源的接通而产生了漏极-源极电流（以下，将被称为"IDS"）。由于电压被施加到第二NMOS晶体管6的漏极和栅极，因此产生了电流IDS。电压被施加到第二PMOS晶体管8的源极。在第一PMOS晶体管7中，电压被施加到源极。这里，由于栅极与漏极相连接并且栅极电压低于源极电压，因此产生了电流IDS。包含在幅值控制电路部分10中的所有晶体管都处于二极管连接，因此MOS晶体管5到8最初应当以阈值电压Vt5到Vt8操作。然而，这四个MOS晶体管5到8串联连接并且电源电压VDD和GND被施加到两端。因此，包含在幅值控制电路10中的MOS晶体管5到8的漏极-源极电压VDS5到VDS8是基于电源电压VDD和这些MOS晶体管5到8的阈值电压Vt5到Vt8的比而确定的。具体地，MOS晶体管5到8的实际漏极-源极电压VDS5到VDS8根据以下公式基于原始阈值电压Vt5到Vt8的比而确定：

VDS5=VDD×Vt5/(Vt5+Vt6+Vt7+Vt8)

VDS6=VDD×Vt6/(Vt5+Vt6+Vt7+Vt8)

VDS7=VDD×Vt7/(Vt5+Vt6+Vt7+Vt8)

VDS8=VDD×Vt8/(Vt5+Vt6+Vt7+Vt8)

输出部分11处的电压V11和输出部分12的电压V12根据以下公式和上述MOS晶体管5到8的漏极-源极电压VDS5到VDS8而确定：

V11=VDD×(Vt6+Vt7+Vt8)/(Vt5+Vt6+Vt7+Vt8)

V12=VDS7=VDD×Vt7/(Vt5+Vt6+Vt7+Vt8)

假定输出部分11和12处的电压V11和V12之间的差由驱动电压ΔV表示，

ΔV=V11-V12=VDD×(Vt6+Vt8)/(Vt5+Vt6+Vt7+Vt8)

通过施加上述驱动电压ΔV到包含在振荡选通电路部分20中的两个MOS晶体管1和2，振荡选通电路部分20开始振荡操作。

应当注意，输出部分11和输出部分12用作第一和第二输出部分，幅值控制电路部分10从第一和第二输出部分输出第一和第二电压V11和V12。

如果第二PMOS晶体管8的背栅与电源电压VDD相连接，则与没有如图2那样连接的情况相比，晶体管8的阈值电压Vt8变得更大。结果，包含在幅值控制电路部分10中的四个晶体管5到8的阈值电压Vt5到Vt8的比发生了改变。具体地，输出部分11处的电压V11变高，输出部分12处的电压V12变得更低，而作为差的驱动电压ΔV变高。

换言之，通过类似于图2连接第二PMOS晶体管8的背栅到源极，可以在本实施例的半导体装置中降低驱动电压ΔV。

对振荡选通电路部分20的供电通过输出部分11处的电压V11和输出部分12处的电压V12进行，输出部分11处的电压V11从电源电压VDD下降而输出部分12处的电压V12从地基准电压GND上升。因此，振荡选通电路部分20的输出波形在振荡已经变为稳态之后的最大幅值在输出部分11处的电压V11和输出部分12处的电压V12之间的小范围中稳定。因此可以减小用于充电和放电输入侧电容器C1和输出侧电容器C2的电流。因此，可以减小作为整个振荡电路的功率消耗。

此处，将考虑半导体工艺中的偏差问题。在实际制造半导体装置时，对每个产品，晶体管的阈值电压Vt通常都会变化。在现有技术中，偏差直接影响提供至振荡选通电路部分的电压，但是在本发明中该偏差的影响变得较小。

在图1所示的现有技术的情况下，被提供至振荡选通电路部分120的电压等于从PMOS晶体管107提供的高侧上的电压与从NMOS晶体管108提供的低侧上的电压的差。此处，PMOS晶体管107处于二极管连接，并且其源极与电源VCC相连接。因此，高侧上的电压等于从电源电压VCC降低PMOS晶体管107的阈值电压Vt的电压。同样地，NMOS晶体管108处于二极管连接，其源极接地。因此，低侧上的电压等于从地基准电压升高NMOS晶体管108的阈值电压Vt的电压。在上述配置中，被提供至振荡选通电路部分120的电压已经直接经历了制造偏差的影响，即，其已经偏离了与制造偏差的相同比例。

然而，在本实施例的半导体装置中，即使制造偏差发生到串联连接的MOS晶体管5到8的阈值电压Vt5到Vt8，其比例有时并不改变。这是由于，可以设想，制造偏差在形成在相同半导体衬底上的相对靠近位置中的多个晶体管上是类似的。在这种情况下，由于提供至振荡选通电路部分20的驱动电压ΔV是基于各阈值电压的比而确定的，因此半导体装置并不经历制造偏差的影响。

另一方面，制造偏差有时在NMOS晶体管和PMOS晶体管中以相反的方向作用。在这种情况下，串联连接的MOS晶体管5到8的阈值电压Vt5到Vt8的比已经发生了改变。因此，在这种情况下，提供至振荡选通电路部分20的驱动电压ΔV已经经历了制造偏差的影响。

然而，在这种情况下，类似于MOS晶体管5到8，包含在振荡选通电路部分20中的PMOS晶体管1和NMOS晶体管2经历了在相反方向上的制造偏差的影响。即，如同从幅值控制电路部分10提供的驱动电压ΔV一样，提供至振荡选通电路部分20的电压经历了制造偏差的影响。因此，在考虑制造偏差时，根据本实施例的半导体装置不需要过多的裕度。结果，在现有技术中所需的、与裕度相关的额外的功率消耗量在本发明中可以被减小。

应当注意，即使交换沟道极性并且改变MOS晶体管5到8的顺序，也照样可以获得与上述例子相同的操作和效果。

如上所述，在本实施例的半导体装置中，根据多个MOS晶体管5到8的阈值电压Vt5到Vt8的比来确定提供至振荡选通电路部分20的驱动电压ΔV。因此，与现有技术不同，不需要增加MOS晶体管5到8的有效阈值电压Vt5到Vt8。结果，可以节省整个半导体装置的布图面积。

图3A示出了现有技术的半导体装置的MOS晶体管组的布图的一个实例。图3B示出了根据本发明第一实施例的半导体装置的MOS晶体管组的布图的一个实例。参考图3A和图3B，将描述本发明的半导体装置能够减小MOS晶体管的布图面积。

图3A示出了PMOS晶体管42和NMOS晶体管43。图3B示出了NMOS晶体管61和62和PMOS晶体管63和64。图3A的PMOS晶体管42相当于图1的PMOS晶体管108。图3A的NMOS晶体管43相当于图1的NMOS晶体管108。图3B的NMOS晶体管61相当于图2的NMOS晶体管5。图3B的NMOS晶体管62相当于图2的NMOS晶体管6。图3B的PMOS晶体管63相当于图2的NMOS晶体管7。图3B的PMOS晶体管64相当于图2的NMOS晶体管8。图3A和图3B中所示的所有MOS晶体管的缩小比例是相同的。

在图1所示的现有技术中，为了保证足够大的阈值电压Vt，需要增加MOS晶体管的布图面积，如图3A中所示。然而，在图2所示的本发明的情况下，由于阈值电压Vt的比是重要的，因此可以将MOS晶体管的布图面积抑制到最小，如图3B所示。

图4A示出了现有技术的半导体装置的总体布图的一个实例。图4B示出了根据本发明第一实施例的的半导体装置的总体布图的一个实例。参考图4A和图4B，在本发明的半导体装置中，将描述可以大大减小总体布图面积。

图4A示出了半导体装置71的布图。半导体装置71包含了PMOS晶体管42、NMOS晶体管43、PMOS晶体管101、NMOS晶体管102、反馈电阻103和电路部分73。图4A的PMOS晶体管42相当于图1的PMOS晶体管107和132。图4A的NMOS晶体管43相当于图1的NMOS晶体管1108和133。图4A的PMOS晶体管101相当于图1的PMOS晶体管101。图4A的NMOS晶体管102相当于图1的NMOS晶体管102。图4A的反馈电阻103相当于图1的反馈电阻103。假定图4A的电路部分73相当于图1的其他部件，例如输入侧电容器C101、输出侧电容器C102和谐振器104。

图4B示出了半导体装置72的布图。半导体装置72配置有PMOS晶体管61和62、NMOS晶体管63和64、PMOS晶体管1、NMOS晶体管2、反馈电阻3和电路部分74。图4B的PMOS晶体管61和62相当于图2的PMOS晶体管7和8。图4B的NMOS晶体管63和64相当于图2的NMOS晶体管5和6。图4B的PMOS晶体管1相当于图2的PMOS晶体管1。图4B的NMOS晶体管2相当于图2的NMOS晶体管2。图4B的反馈电阻3相当于图2的反馈电阻3。假定图4B的电路部分74相当于图2的其他部件，例如输入侧电容器C1、输出侧电容器C2、和谐振器4。

这里，图4A和图4B的布图的缩小比例是相同的。然而，图4A的半导体装置71的总体布图面积是图4B的半导体装置72的总体布图面积的将近两倍的原因在于，NMOS晶体管43的长度较长。NMOS晶体管43的长度是产生了大部分半导体装置71的无用空间（dead space）的其中一个原因。

应当注意，如果通过利用图1所示的现有技术制造具有与本实施例相同性能的半导体装置，则需要确保数十μm作为NMOS晶体管43的长度L。需要该长度L来保证足够的阈值电压Vt以及抑制漏极-源极电流IDS。

图5示意性地示出了NMOS晶体管的漏极-源极电流IDS和长度L之间的关系的曲线图。在图5中，横轴表示NMOS晶体管的长度L以及纵轴表示漏极–源极电流IDS。为了抑制漏极-源极电流IDS，可以从图5的曲线图看出，需要保证较大的NMOS晶体管的长度L。

如上所述，根据本发明第一实施例的半导体装置允许降低成本，例如利用减少布图面积和减少功率消耗量来降低制造成本。

第二实施例

图6示出了根据本发明第二实施例的半导体装置的结构图。通过对图2所示的根据本发明第一实施例的半导体装置应用以下改变来获得本实施例中的半导体装置。即，在图2的半导体装置中，第二PMOS晶体管8的背栅与第二PMOS晶体管8的源极和第二NMOS晶体管6的源极共同连接。此外，在图2的半导体装置中，第二NMOS晶体管6的背栅接地。然而，在本实施例的半导体装置中，第二NMOS晶体管6的背栅与第二PMOS晶体管8的源极和第二NMOS晶体管6的源极共同连接。此外，在本实施例的半导体装置中，第二PMOS晶体管8的背栅接地。

由于本实施例的半导体装置的其他结构与图2所示的本发明第一实施例相同，因此省略了详细说明。

将描述本实施例的半导体装置。在本实施例的半导体装置中，第二NMOS晶体管6的阈值电压Vt6变得低于MOS晶体管5、7和8的阈值电压Vt5、Vt7和Vt8。然而，作为结果，提供至振荡选通电路部分20的驱动电压ΔV与图2所示的本发明的第一实施例相同。

由于本实施例的半导体装置的其他操作和效果与图2所示的本发明第一实施例相同，因此省略了详细说明。

第三实施例

图7示出了表示根据本发明第三实施例的半导体装置的结构的电路图。通过对图2所示的根据本发明第一实施例的半导体装置应用以下改变来获得图7的半导体装置。即，增加了控制电路部分36和选择电路部分40。

振荡电路（其中包含晶体管尺寸的电路结构已经确定）的放大系数根据流过所述振荡电路的电流（或者施加到振荡电路的电压）而变化。通常，在振荡电路中，启动振荡需要的放大系数高于维持振荡需要的放大系数。换言之，当流过振荡选通电路部分20的电流（或者被施加到振荡选通电路部分20的电压）由于某些原因过低，则担心振荡选通电路部分20的放大系数变低以使得没有启动振荡。在本实施例中，将描述通过增加控制电路部分36和选择电路部分40来解决这个问题。

将描述图7所示的半导体装置的各部件。选择电路部分40配置有PMOS晶体管37、反相电路部分38和NMOS晶体管39。

将描述图7所示的半导体装置的各部件的连接关系。控制电路部分36的输入部分与振荡选通电路部分20的输出部分相连接。控制电路部分36的输出部分与PMOS晶体管37的栅极和反相电路部分38的输入部分相连接。反相电路部分38的输出部分与NMOS晶体管39的栅极相连接。PMOS晶体管37的漏极与输出部分11相连接。PMOS晶体管37的源极和背栅与电源电压VDD相连接。NMOS晶体管39的漏极与输出部分12相连接。NMOS晶体管39的源极和背栅接地。

由于图7所示的半导体装置的其他结构与图2所示的根据本发明第一实施例的半导体装置相同，因此省略了说明。

将描述图7所示的半导体装置的操作。首先，控制电路部分36根据输入信号输出逻辑信号。此时，假定控制电路部分36的输出信号在初始状态中处于低电平，并且在从振荡选通电路部分20的输出信号中出现振荡经过了预定时间之后转变为高电平。更具体地，定时器电路和计数器电路可以用作控制电路部分36。

接下来，选择电路部分40从初始状态的控制电路部分36接收低电平的信号。此时，PMOS晶体管37被设置为导通状态，输出部分11处的电压V11变为等于电源电压VDD。此外，NMOS晶体管39通过反相电路部分38被设置为导通状态，输出部分12处的电压V12变为等于地基准电压。即，在初始状态中，电源电压VDD被提供至振荡选通电路部分20。

应当注意，PMOS晶体管37操作作为第一开关电路部分，其中漏极-源极路径根据提供至其栅极的电压导通或者关断。同样地，NMOS晶体管39操作作为第二开关电路部分，其中漏极-源极路径根据提供至其栅极的电压导通或者关断。因此，PMOS晶体管37和NMOS晶体管39中的每一个可以被能够操作作为开关电路部分的其他结构所替代。

此后，当经过预定时间并且控制电路部分36的输出信号转变为高电平时，PMOS晶体管37和NMOS晶体管39都关断。此时，如同本发明第一实施例，由幅值控制电路部分10确定输出部分11处的电压V11和输出部分12处的电压V12。

如上所述，根据本实施例的半导体装置，提供至振荡选通电路部分20的电压在第一时间段中处于高电平，并且此后被抑制到低电平。结果，可以防止在振荡选通电路部分20的振荡启动时由于缺乏驱动功率而导致的不起振，并且可以抑制振荡启动之后的功率消耗量。

第四实施例

图8示出了表示根据本发明第四实施例的半导体装置的结构的电路图。通过对图2所示的根据本发明第一实施例的半导体装置应用以下改变来获得本实施例中的半导体装置。即，控制电路部分46、第一和第二选择电路部分44和45、第三NMOS晶体管6a、第三PMOS晶体管8a和六个输出部分11a、11b、11c、12a、12b和12c。这里，控制电路部分46配置有输入部分和第一和第二输出部分。此外，第一和第二选择电路部分44和45中的每一个配置有第一到第三输入部分、输出部分和控制信号输入部分。

将描述本实施例中的半导体装置的各部件的连接关系。第三NMOS晶体管6a串联连接在第一NMOS晶体管5和第二NMOS晶体管6之间。即，第三NMOS晶体管6a的漏极与第一NMOS晶体管5的源极相连接，第三NMOS晶体管6a的源极与第二NMOS晶体管6的漏极相连接。此外，第三NMOS晶体管6a的栅极与第三NMOS晶体管6a的漏极和第一NMOS晶体管5的源极共同连接。第三NMOS晶体管6a的背栅接地。

第三PMOS晶体管8a串联连接在第一PMOS晶体管7和第二PMOS晶体管8之间。即，第三PMOS晶体管8a的漏极与第一PMOS晶体管7的源极相连接，第三PMOS晶体管8a的源极与第二PMOS晶体管8的漏极相连接。此外，第三PMOS晶体管8a的栅极与第三PMOS晶体管8a的漏极和第一NMOS晶体管7的源极共同连接。第三PMOS晶体管8a的背栅与第三PMOS晶体管8a的源极和第二PMOS晶体管8的漏极和栅极共同连接。

控制电路部分46的输入部分与振荡选通电路部分20的输出部分相连接。控制电路部分46的第一输出部分与第一选择电路部分44的控制信号输入部分相连接。控制电路部分46的第二输出部分与第二选择电路部分45的控制信号输入部分相连接。第一选择电路部分44的第一输入部分连接到输出部分11a。第一选择电路部分44的第二输入部分与输出部分11b相连接。第一选择电路部分44的第三输入部分与输出部分11c相连接。第二选择电路部分45的第一输入部分与输出部分12a相连接。第二选择电路部分45的第二输入部分与输出部分12b相连接。第二选择电路部分45的第三输入部分与输出部分12c相连接。第一选择电路部分44的输出部分与输出部分11相连接。第二选择电路部分45的输出部分与输出部分12相连接。

输出部分11a与电源电压VDD、第一NMOS晶体管5的漏极和栅极共同连接。输出部分11b与第一NMOS晶体管5的源极和第三NMOS晶体管6a的漏极和源极共同连接。输出部分11c与第三NMOS晶体管6a的源极和第二NMOS晶体管6的漏极和栅极共同连接。输出部分12a与第二PMOS晶体管8的漏极和栅极和第三PMOS晶体管8a的源极和背栅共同连接。输出部分12b与第一PMOS晶体管7的源极和背栅以及第三PMOS晶体管8a的漏极和栅极共同连接。输出部分12c接地并且与第一PMOS晶体管7的漏极和栅极以及第一到第三NMOS晶体管5、6和6a中的每一个的背栅共同相连。

由于图8所示的本实施例的半导体装置的其他结构与图2所示的根据本发明第一实施例的半导体装置相同，因此省略了说明。

将描述图8所示的根据本实施例的半导体装置的操作。首先，尽管串联连接的MOS晶体管的数目增加了，但是幅值控制电路部分10基本上以与根据本发明的第一到第三实施例同样的方式操作。即，幅值控制电路部分10从输出部分11a,11b,11c,12a,12b和12c输出如下电压，该电压是根据电源电压VDD以及MOS晶体管5,6,6a,7,8和8a的阈值电压Vt5,Vt6,Vt6a,Vt7,Vt8和Vt8a的比确定的。

具体地，根据以下公式确定输出部分11a处的电压V11a，输出部分11b处的电压V11b，输出部分11c处的电压V11c，输出部分12a处的电压V12a，输出部分12b处的电压V12b和输出部分12c处的电压V12c：

V11a=VDD

V11b=VDD×(Vt6+Vt6a+Vt7+Vt8+Vt8a)/∑Vt

V11c=VDD×(Vt6+Vt7+Vt8+Vt8a)/∑Vt

V12a=VDD×(Vt7+Vt8a)/∑Vt

V12b=VDD×(Vt7)/∑Vt

V12c=0

这里,ΣVt=Vt5+Vt6+Vt6a+Vt7+Vt8+Vt8a.

例如，假定电压V11b是电压V11a和电压V11c之间的中间电压，以及电压V12b是电压V12a和电压V12c之间的中间电压。

接下来，控制电路部分46根据从振荡选通电路部分20输出的电压幅值产生第一和第二控制信号。第一选择电路部分44根据第一控制信号选择输出部分11a、11b和11c中的一个，并且将其连接到输出部分11。同样地，第二选择电路部分45根据第二控制信号选择节点12a、12b和12c中的一个，并且将其连接到输出部分12。

在本实施例的半导体装置中，在初始状态，即，振荡选通电路部分20开始振荡之前，假定控制电路部分46产生第一控制信号以使得第一选择电路部分44将输出部分11a连接到输出部分11。同样地，在初始状态中，假定控制电路部分46产生第二控制信号以使得第二选择电路部分45将输出部分12c连接到输出部分12。如同图7所示的本发明第三实施例，振荡选通电路部分20被提供有近似等于电源电压VDD的电压。即，由于高电压被提供至振荡选通电路部分20，可以确实地启动振荡。

在本实施例的半导体装置中，在振荡稳定状态，即，当稳定地维持振荡选通电路部分20的振荡时，假定控制电路部分46产生第一控制信号以使得第一选择电路部分44将输出部分11c连接到输出部分11。同样地，在稳定状态中，假定控制电路部分46产生第二控制信号以使得第二选择电路部分45将输出部分12a连接到输出部分12。由此，可以减小提供至振荡选通电路部分20的电压，如同根据本发明其他实施例的情形。

此外，作为本实施例的一个特征，在振荡不稳定状态（电源电压VDD由于某些原因下降而使得从振荡选通电路部分20输出的电压信号的幅值被减小）中，可以临时增加提供至振荡选通电路部分20的电压。在振荡不稳定状态中，假定控制电路部分46产生第一控制信号以使得第一选择电路部分44将输出部分11b连接到输出部分11。同样地，在振荡不稳定状态中，假定控制电路部分46产生第二控制信号以使得第二选择电路部分45将输出部分12b连接到输出部分12。由此，可以使得半导体装置返回到振荡稳定状态，并同时尽可能地减小了提供至振荡选通电路部分20的电压。

应当注意，在本实施例中的幅值控制电路部分10中，六个MOS晶体管串联连接，但是本发明不局限于MOS晶体管的总数。通过增加MOS晶体管的总数，可以精细地控制施加到输出部分11和输出部分12的电压。由此，可以更灵活地控制必要的最小电源电压，并同时保证振荡选通电路部分20的稳定性。

在技术上不矛盾的情况下，可以随意地组合根据本发明第一到第四实施例的半导体装置的特征。

Claims (8)

1.一种半导体装置，包括：

第一电源部分，被配置为提供第一电源电压；

第二电源部分，被配置为提供第二电源电压；

幅值控制电路部分，被配置为接收所述第一和第二电源电压并且产生第一和第二供电电压；以及

振荡电路部分，被配置为从第一和第二输入部分接收所述第一和第二供电电压以执行振荡，

其中所述幅值控制电路部分包括：

多个MOS晶体管，串联连接在所述第一和第二电源部分之间，并且其每一个处于二极管连接；

第一输出部分，与所述多个MOS晶体管中的一个相连接以输出所述第一供电电压；以及

第二输出部分，与所述多个MOS晶体管中的另一个相连接以输出所述第二供电电压。

2.根据权利要求1的半导体装置，其中所述多个MOS晶体管的至少其中一个的背栅与其源极相连接。

3.根据权利要求1的半导体装置，其中所述多个MOS晶体管包括：

第一NMOS晶体管，与所述第一电源部分相连接；

第一PMOS晶体管，与所述第二电源部分相连接；

第二NMOS晶体管，连接在所述第一NMOS晶体管和所述第一PMOS晶体管之间，并且与所述第一输出部分相连接；以及

第二PMOS晶体管，连接在所述第一PMOS晶体管和所述第二NMOS晶体管之间以及与所述第二输出部分相连接，

其中所述第一和第二NMOS晶体管中的每一个的背栅与所述第二电源部分相连接，

其中所述第一PMOS晶体管的背栅与所述第一电源部分相连接，以及

其中所述第二PMOS晶体管的背栅与其源极相连接。

4.根据权利要求1的半导体装置，其中所述多个MOS晶体管包括：

第一NMOS晶体管，与所述第一电源部分相连接；

第一PMOS晶体管，与所述第二电源部分相连接；

第二NMOS晶体管，连接在所述第一NMOS晶体管和所述第一PMOS晶体管之间，并且与所述第一输出部分相连接；以及

第二PMOS晶体管，连接在所述第一PMOS晶体管和所述第二NMOS晶体管之间以及与所述第二输出部分相连接，

其中所述第一和第二PMOS晶体管中的每一个的背栅与所述第一电源部分相连接，

其中所述第一NMOS晶体管的背栅与所述第二电源部分相连接，以及

其中所述第二NMOS晶体管的背栅与其源极相连接。

5.根据权利要求1的半导体装置，其中所述幅值控制电路部分进一步包括：

第一开关电路部分，被配置为为所述第一输入部分提供所述第一电源电压直到所述振荡电路部分的振荡变得稳定，以及当所述振荡稳定时提供所述第一供电电压到所述第一输入部分；以及

第二开关电路部分，被配置为为所述第二输入部分提供所述第二电源电压直到所述振荡变得稳定，以及当所述振荡稳定时提供所述第二供电电压到所述第二输入部分。

6.根据权利要求3的半导体装置，进一步包括：

控制电路，与所述振荡电路部分的输出相连接，并且被配置为产生第一状态的控制信号直到所述振荡电路部分的振荡变得稳定，以及当所述振荡稳定时产生第二状态的所述控制信号；

第一开关电路部分，被配置为当所述控制信号处于第一状态时将所述第一电源部分连接到所述第一输入部分，以及当所述控制信号处于第二状态时将所述第一输出部分连接到所述第一输入部分；以及

第二开关电路部分，被配置为当所述控制信号处于第一状态时将所述第二电源部分连接到所述第二输入部分，以及当所述控制信号处于第二状态时将所述第二输出部分连接到所述第二输入部分。

7.根据权利要求5的半导体装置，其中所述幅值控制电路部分进一步包括：

第三输出部分，被配置为输出位于所述第一电源电压和所述第一供电电压之间的第三供电电压；以及

第四输出部分，被配置为输出位于所述第二电源电压和所述第二供电电压之间的第四供电电压，

其中当振荡不稳定时，所述第一开关电路部分向所述第一输入部分提供所述第三供电电压，以及

其中当振荡不稳定时，所述第二开关电路部分向所述第二输入部分提供所述第四供电电压。

8.根据权利要求3的半导体装置，其中所述幅值控制电路部分进一步包括：

第三NMOS晶体管，连接在所述第一NMOS晶体管和所述第二NMOS晶体管之间；

第三输出部分，与所述第三NMOS晶体管相连接；

第三PMOS晶体管，连接在所述第一PMOS晶体管和所述第二PMOS晶体管之间；以及

第四输出部分，与所述第三PMOS晶体管相连接，

其中所述半导体装置进一步包括：

控制电路，与所述振荡电路部分的输出相连接，并且被配置为产生第一状态的第一控制信号和第一状态的第二控制信号直到所述振荡电路部分的振荡变得稳定，以及当所述振荡稳定时产生第二状态的所述第一控制信号和第二状态的所述第二控制信号，以及当所述振荡不稳定时产生第三状态的所述第一控制信号和第三状态的所述第二控制信号；

第一选择电路部分，被配置为当所述第一控制信号处于第一状态时将所述第一电源部分连接到所述第一输入部分，当所述第一控制信号处于第二状态时将所述第一输出部分连接到所述第一输入部分，以及当所述第一控制信号处于第三状态时将所述第三输出部分连接到所述第一输入部分；以及

第二选择电路部分，被配置为当所述第二控制信号处于第一状态时将所述第二电源部分连接到所述第二输入部分，当所述第二控制信号处于第二状态时将所述第二输出部分连接到所述第二输入部分，以及当所述第二控制信号处于第三状态时将所述第四输出部分连接到所述第二输入部分。

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