JP5166226B2 - 水晶発振回路 - Google Patents

Description

本発明は、発振起動性に優れ、定常発振時には低消費電力で発振を継続することができる水晶発振回路に関するものである。

従来から腕時計用の駆動回路は、超小型電池を用いて時刻表示を行うため低消費電力で駆動する必要があり、今日ではＣＭＯＳ回路を用いることは周知のとおりである。
特に腕時計用の駆動回路の中で、水晶発振回路は全消費電力に対して５０％以上の割合を占め、水晶発振回路の低消費電力化が電池寿命を大きく左右する。

消費電力を低減するには、発振周波数を下げる、出力負荷を低減する、電源電圧を下げる、発振振幅を抑制するなどの方法がある。
時計に用いる水晶振動子の発振周波数は、３２．７６８ＫＨｚが一般的で、発振周波数を下げるには水晶振動子が大きくなり時計用として使用するには小型化の足枷になる。
出力負荷については、ＣＭＯＳ回路の微細化により単位面積あたりのゲート絶縁膜容量は増加しているが、デバイスサイズがより縮小しているため総合的には低減されている。

消費電力は電源電圧の二乗で増加するため、電源電圧の低減が最も回路の低消費電力化に効果がある。

一般的な水晶発振回路は、ＣＭＯＳインバータの入出力間に帰還抵抗と水晶振動子を接続し、入出力側に各々負荷容量を接地電位間に設けることで構成する。
しかし、このタイプの水晶発振回路は、ＣＭＯＳインバータを構成するＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴの各々の閾値電圧の約２倍の電源電圧が必要であり、電源電圧を低減するには限界がある。
そこで、接地電位と電源電位との間に接続されるＣＭＯＳインバータに、さらに直列に抵抗或いはトランジスタなどによる電流制限素子を挿入して発振回路に流れる電流を制限する方法が用いられている。
発振回路に流れる電流を制限することは、すなわち発振振幅を制限することである。

従来の水晶発振回路について図を用いて説明する。
（従来例１）
従来例１の回路を図１１に示す。
１はＰ型ＭＯＳＦＥＴ、２はＮ型ＭＯＳＦＥＴ、３は水晶振動子、４は帰還抵抗、５は入力側負荷容量、６は出力側負荷容量、７は安定化抵抗、８は接地電位、９は電源電位である。
尚、本回路はＮ型半導体シリコン基板に形成し、接地電位８は０Ｖ、電源電位９は負電圧として説明する。以後、特に断り書きはしないが同様とする。
Ｐ型ＭＯＳＦＥＴ１とＮ型ＭＯＳＦＥＴ２は、各々のゲート電極を接続して信号の入力側とし、各々のドレイン電極を接続して信号の出力側とする。
Ｐ型ＭＯＳＦＥＴ１のソース電極は接地電位８に接続し、Ｎ型ＭＯＳＦＥＴのソース電極は電源電位９に接続することでＣＭＯＳインバータを構成する。
このＣＭＯＳインバータの入出力間に帰還抵抗４を接続することで直流的なバイアス点を電源電圧の１／２に設定する。
入力側負荷容量５と出力側負荷容量６は、水晶振動子３の負荷容量にあわせて設定し安定した発振を確保するために必要である。
安定化抵抗７は、水晶振動子３に流れる電流を制限するとともに、発振条件を満たすた
めの帰還率を決めるため重要な要素である。

図１１の水晶発振回路は、ＣＭＯＳインバータを構成するＰ型ＭＯＳＦＥＴ１とＮ型ＭＯＳＦＥＴ２の閾値電圧の約２倍の電源電圧が印加されないと動作しない。
また、定常的な発振が継続すれば比較的安定であるが、その発振振幅は接地電位８と電源電位９に対し飽和するため消費電力が低減できないという問題がある。
そのため、定常発振時の消費電力を低減するためにＣＭＯＳインバータと直列に抵抗やトランジスタなどを用いた電流制限素子を設ける、次の従来例２が提案されている。

（従来例２）
図１２はＣＭＯＳインバータと直列に抵抗を接続した水晶発振回路を示したものである。
図１１と同じ構成部品には同一符号を付加した。
２１は第１の電流制限抵抗であり、Ｐ型ＭＯＳＦＥＴ１のソース電極と接地電位８との間に接続される。また、２２は第２の電流制限抵抗であり、Ｎ型ＭＯＳＦＥＴ２のソース電極と電源電位９との間に接続されることで定常発振時の電流を低減することができる。
しかし、発振起動時においても定常発振時と同じ抵抗が接続されているため、ＣＭＯＳインバータの増幅率が低下して発振起動時間が長くなるという問題が生じてしまう。

さらに、この問題を改善するために電流制限抵抗を複数容易しておき、発振状態によって抵抗値を切り替えたり、電流制限抵抗と並列にバイパストランジスタを用意し同様に発振状態によって抵抗を接続したり、バイパスしたりする、次の従来例３が提案されている。

（従来例３）
図１３は電流制限抵抗と並列にバイパストランジスタを接続した水晶発振回路を示したものである。
図１１と同じ構成部品には同一符号を付加した。
３１は第１のバイパストランジスタ、３２は第２のバイパストランジスタである。
この発振回路は、接地電位８とＰ型ＭＯＳＦＥＴ１のソース電極との間に第１の電流制限抵抗２１と第１のバイパストランジスタ３１との並列回路を直列に接続する。
さらに同様に電源電位９とＮ型ＭＯＳＦＥＴ２のソース電極との間に第２の電流制限抵抗と第２のバイパストランジスタとの並列回路を直列に接続する。

非発振時は、第１のバイパストランジスタ３１と第２のバイパストランジスタ３２がオンとなりＣＭＯＳインバータにはほぼ電源電圧が印加される。
発振が開始して発振を検出した後、任意時間後に発振検出信号を第１のバイパストランジスタ３１と第２のバイパストランジスタ３２のゲート電極に与えることで、各々のバイパストランジスタをオフし第１の電流制限抵抗と第２の電流制限抵抗により電流を制限することができる。
但し、これらは非発振と発振状態との２つの状態により発振電流を制御しているにすぎず、非発振から定常発振に至る過程では何の考慮もされていない。
また、２つのバイパストランジスタのゲート電極を制御するために、発振回路とは別の制御回路も必要であるという欠点がある。

（従来例４）
図１４は特許文献１に開示されている水晶発振回路を示す。この水晶発振回路は、電流制限素子にデプレッション型ＭＯＳＦＥＴを使用する。
図１１と同じ構成部品には同一符号を付加した。
４１はＰ型のデプレッション型ＭＯＳＦＥＴ、４２はＮ型のデプレッション型ＭＯＳＦＥ
Ｔ、４３は波形整形インバータである。
ＣＭＯＳインバータを構成するＰ型ＭＯＳＦＥＴ１のソース電極と接地電位８との間にＰ型のデプレッション型ＭＯＳＦＥＴ４１を接続し、そのゲート電極は接地電位８に、また基板電極はＣＭＯＳインバータの出力に接続する。
また、ＣＭＯＳインバータを構成するＮ型ＭＯＳＦＥＴ２のソース電極と電源電位９との間にＮ型のデプレッション型ＭＯＳＦＥＴ４２を接続し、そのゲート電極は電源電位９に、また基板電極はＣＭＯＳインバータの出力に接続する。
デプレッション型ＭＯＳＦＥＴは、閾値電圧がエンハンスメント型ＭＯＳＦＥＴに比較して低く設定されており、ドレイン電極とソース電極間が通常導通状態にある。
一般に定電流源などに使用されるデバイスである。

図１４の水晶発振回路は、非発振状態では電流制限素子であるＰ型のデプレッション型ＭＯＳＦＥＴ４１とＮ型のデプレッションＭＯＳＦＥＴ４２は極低抵抗状態で導通状態にある。
非発振から定常発振に至る過程においては、Ｐ型のデプレッション型ＭＯＳＦＥＴ４１とＮ型のデプレッションＭＯＳＦＥＴ４２の基板電極がＣＭＯＳインバータの出力電位に応じて印加され、発振振幅が大きくなるに従って基板電位効果により、各々のデプレッション型ＭＯＳＦＥＴの閾値電圧を高くするように働く。
言い換えると、各々のデプレッション型ＭＯＳＦＥＴに流れる電流を抑制するように働くことになる。
この動作は、前述した従来例２（図１２）から従来例３（図１３）の課題であった非発振から定常発振状態に至る過程のＣＭＯＳインバータのゲイン制御を発振回路のみで実現している。

しかし、ＣＭＯＳプロセスではデプレッション型ＭＯＳＦＥＴを作製するためにはゲート電極下の表面濃度を制御するため露光工程及びインプランテーション工程が追加される。
Ｐ型のエンハンスメント型ＭＯＳＦＥＴのゲート電極下表面がＮ型の導電型不純物であるのに対して、Ｐ型のデプレッション型ＭＯＳＦＥＴでは、ゲート電極下表面がＰ型の導電型不純物となる。
Ｐ型ＭＯＳＦＥＴでは、ソース電極及びドレイン電極はＰ型の不純物で拡散層を形成するため、ノーマリーオンの状態のＭＯＳＦＥＴとなる。
このデプレッション型ＭＯＳＦＥＴを作製するためには、ゲート電極形成前にゲート電極領域のみが開口したレジストマスクを形成し、Ｐ型の不純物導入を行う必要がある。
Ｎ型のデプレッション型ＭＯＳＦＥＴの場合は、Ｐ型と同様な工程でゲート電極下にＮ型の不純物を導入する必要がある。

ＣＭＯＳプロセスでエンハンスメント型ＭＯＳＦＥＴとデプレッション型ＭＯＳＦＥＴが混在するとプロセス負荷もかかり煩雑となる。
また、図１４の例は発振振幅を電流制限素子であるＰ型のデプレッション型ＭＯＳＦＥＴ４１とＮ型のデプレッション型ＭＯＳＦＥＴ４２の基板電位に印加して閾値電圧を高くするため、デプレッション型ＭＯＳＦＥＴのゲート電極下表面濃度が濃すぎると基板電位効果で閾値電圧を制御できず電流制御ができないという不具合がある。
しかも、ゲート電極下表面濃度が薄いと基板電位効果による閾値電圧制御できるが、不純物濃度が薄いために初期の閾値電圧のばらつきを生じてしまうという問題がある。
この閾値電圧のばらつきは、結局電流制限のばらつきとなることは理解できる。

前述したように、従来例４の水晶発振回路は、従来例１−３の持つ問題点を解決したも
のであるが、ＭＯＳＦＥＴとしてデプレッション型ＭＯＳＦＥＴを使用しなければならないという問題がある。
この電流制限素子にデプレッション型ＭＯＳＦＥＴを用いて、発振振幅に応じてデプレッション型ＭＯＳＦＥＴの基板電位を制御し、発振振幅の成長に従って閾値電圧を高くすることで電流制限する方法は、ＣＭＯＳプロセスが煩雑になり、しかもデプレッション型ＭＯＳＦＥＴのゲート電極下表面濃度の精密な不純物制御が必要で、不純物濃度が薄いためにおこる初期の閾値電圧のばらつきを生じてしまうという課題がある。
特開２００４−２３１９５号公報（１１頁、第１図）

上記課題を解決するために、本発明の水晶発振回路は次のような構成を採用する。

発振容量と水晶振動子とを有する共振回路と、共振回路を定常的に励振する増幅回路と、増幅回路の出力振幅に応じた電圧で発振電流を制御する電流制御素子と、
を備える水晶発振回路において、
増幅回路から交流信号が出力されない非発振状態では、電流制限素子の制御信号として電源電位もしくは接地電位を与えることにより、電流制限素子を導通状態とし、
増幅回路から交流信号が出力される発振状態では、増幅回路の出力振幅に応じた交流電圧により、導通状態よりも抵抗値が大きな状態となるように、電流制限素子を制御する発振電流制御手段を有し、
増幅回路の出力振幅は、発振電流制御手段によって接地電位と電源電位との両電位から出力振幅をクランプすることにより発振電流を低減することを特徴とする。

発振電流制御手段は、増幅回路の出力振幅を交流的に結合する第１の容量と第２の容量を有し、
接地電位と第１の容量との間に接続する第１のダイオードと、電源電位と第２の容量との間に接続する第２のダイオードとをさらに備えており、
第１のダイオードと第１の容量との接続点が第２の電流制御素子の電流を制御し、
第２のダイオードと第２の容量との接続点が第１の電流制御素子の電流を制御することが好ましい。

第１のダイオードは、ＰＭＯＳＦＥＴからなり、ＰＭＯＳＦＥＴのゲート電極とバルク電極は接地電位に接続し、
第２のダイオードは、ＮＭＯＳＦＥＴからなり、ＮＭＯＳＦＥＴのゲート電極とバルク電極は電源電位に接続することが好ましい。

第１のダイオードは、ＰＭＯＳＦＥＴからなり、ＰＭＯＳＦＥＴのゲート電極は接地電位に接続し、ＰＭＯＳＦＥＴのバルク電極は、第１の電流制御素子のドレイン電極に接続し、
第２のダイオードは、ＮＭＯＳＦＥＴからなり、ＮＭＯＳＦＥＴのゲート電極は電源電位に接続し、ＮＭＯＳＦＥＴのバルク電極は、第２の電流制御素子のドレイン電極に接続することが好ましい。

この水晶発振回路は、ＳＯＩ基板に形成することが好ましい。

電流制限素子は、エンハンスメント型ＭＯＳＦＥＴであることが好ましい。

本発明の水晶発振回路によれば、増幅回路の出力振幅は、発振電流制御手段によって接地電位と電源電位との両電位から出力振幅をクランプし、発振電流を低減することができ
る。
その結果、非発振と発振の２状態のみにならず、非発振から定常発振に至る過程においてＣＭＯＳインバータの連続したゲイン制御と適切な消費電力の設定を水晶発振回路のみで実現できるという優れた効果がある。
また、ＭＯＳＦＥＴとしてデプレッション型ＭＯＳＦＥＴを使用する必要がない。このため、ＣＭＯＳプロセスにおいて、デプレッション型ＭＯＳＦＥＴを混在させるための特別なデバイスを作製することなしに実現できるという簡便性も有している。

（第１の実施形態）
以下、図面を用いて本発明の第１の実施形態における水晶発振回路の構成について説明する。
図１は、本発明の第１の実施形態の水晶発振回路を示す回路図である。
１はＰ型ＭＯＳＦＥＴ、２はＮ型ＭＯＳＦＥＴ、３は水晶振動子、４は帰還抵抗、５は入力側負荷容量、６は出力側負荷容量、２１は電流制限用Ｐ型ＭＯＳＦＥＴ、２２は電流制限用Ｎ型ＭＯＳＦＥＴ、５１は第１の容量、５２は第２の容量、６１は第１のダイオード、６２は第２のダイオード、８は接地電位、９は電源電位である。

Ｐ型ＭＯＳＦＥＴ１とＮ型ＭＯＳＦＥＴ２のゲート電極が共通に接続され、またドレイン電極が共通に接続されＣＭＯＳインバータを構成し、ゲート電極側が入力、ドレイン電極側が出力となる。
このＣＭＯＳインバータの入出力間に帰還抵抗４が接続され、ＣＭＯＳインバータの直流的なバイアス点を決めている。
Ｐ型ＭＯＳＦＥＴ１のソース電極は、電流制限用Ｐ型ＭＯＳＦＥＴ２１のドレイン電極に接続し、電流制限用Ｐ型ＭＯＳＦＥＴ２１のソース電極は接地電位８に接続する。
また、Ｎ型ＭＯＳＦＥＴ２のソース電極は電流制限用Ｎ型ＭＯＳＦＥＴ２２のドレイン電極に接続し、電流制限用Ｎ型ＭＯＳＦＥＴ２２のソース電極は電源電位９に接続する。
電流制限用Ｐ型ＭＯＳＦＥＴ２１、電流制限用Ｎ型ＭＯＳＦＥＴ２２は、Ｐ型ＭＯＳＦＥＴ１、Ｎ型ＭＯＳＦＥＴ２と同様にエンハンスメント型ＭＯＳＦＥＴで形成される。

ＣＭＯＳインバータの出力は、第１の容量５１と第２の容量５２が直列に接続された中点であり、第１の容量５１の他方の端子は第１のダイオード６１のカソード電極に、アノード電極は接地電位８に接続されている。
第２の容量５２の他方の端子は第２のダイオード６２のアノード電極に、カソード電極は電源電位９に接続する。
第１の容量５１と第１のダイオード６１のカソード電極との接続点をａ点８１、第２の容量５２と第２のダイオードの６２アノード電極との接続点をｂ点８２とする。
ａ点８１は電流制限用Ｎ型ＭＯＳＦＥＴ２２のゲート電極に接続され、ｂ点は電流制限用Ｐ型ＭＯＳＦＥＴ２１のゲート電極に接続されている。
Ｐ型ＭＯＳＦＥＴ１のソース電極と電流制限用Ｐ型ＭＯＳＦＥＴ２１のドレイン電極との接続点をｃ点８３、Ｎ型ＭＯＳＦＥＴ２のソース電極と電流制限用Ｎ型ＭＯＳＦＥＴ２２のドレイン電極との接続点をｄ点８４とする。

次に図１の回路の動作について説明する。
非発振時は、ＣＭＯＳインバータは交流的な信号は出力されず、ａ点８１の電位はほぼ接地電位８が印加される。
一方、ｂ点８２の電位はほぼ電源電位９が印加されている。
ａ点８１は電流制限用Ｎ型ＭＯＳＦＥＴ２２のゲート電極、ｂ点８２は電流制限用Ｐ型ＭＯＳＦＥＴ２１のゲート電極に接続しているため非発振状態では、電流制限用Ｐ型ＭＯＳＦＥＴ２１と電流制限用Ｎ型ＭＯＳＦＥＴ２２がオン状態となる。
オン抵抗は、ゲート幅Ｗとゲート長Ｌとの比で決まるＷ／Ｌで設定するが、ＣＭＯＳインバータに電源電位９が印加されるように決定する。

発振振幅が成長し、ＣＭＯＳインバータの出力に交流信号が出力されると、直流成分を除去していた第１の容量５１と第２の容量５２を介して交流信号がａ点８１、ｂ点８２に印加される。
発振振幅の成長に伴って、ａ点８１の電位は接地電位８から電源電位９側に、ｂ点８２の電位は電源電位９から接地電位８側にシフトする。
その結果、電流制限用Ｐ型ＭＯＳＦＥＴ２１と電流制限用Ｎ型ＭＯＳＦＥＴ２２のゲート電極には各々のＭＯＳＦＥＴをオフさせる方向にシフトし、ＣＭＯＳインバータに流れる電流を抑制する。

図１に示した水晶発振回路によれば、電流制限用Ｐ型ＭＯＳＦＥＴ２１、電流制限用Ｎ型ＭＯＳＦＥＴ２２として、Ｐ型ＭＯＳＦＥＴ１、Ｎ型ＭＯＳＦＥＴ２と同様にエンハンスメント型ＭＯＳＦＥＴとすることができる。
非発振時は、第１の容量５１と第２の容量５２によって直流成分を遮断し、ａ点８１はほぼ接地電位８、ｂ点８２は電源電位９に設定される。
ＣＭＯＳインバータの出力に発振振幅が現われると、発振振幅の大きさに応じてａ点８１の電位は接地電位８から電源電位９側にシフトし、ｂ点８２の電位は電源電位９から接地電位８側にシフトする。
ａ点は電流制限用Ｎ型ＭＯＳＦＥＴ２２のゲート電極に、ｂ点は電流制限用Ｐ型ＭＯＳＦＥＴ２１のゲート電極に接続されているので、発振電流を制限する方向に働くエンハンスメント型ＭＯＳＦＥＴを使用することができる。

なお、本実施形態のように、ＣＭＯＳプロセスでダイオードを作製するのは特別な工程が増加する。
実際には、第１のダイオード６１及び第２のダイオード６２にＭＯＳＦＥＴを使用することが好ましい。次に、ダイオードにＭＯＳＦＥＴを使用した例を第２の実施形態として説明する。
また、実際の各部品の数値及び、動作の詳細な説明についても次の第２の実施形態で説明する。

（第２の実施形態）
以下、図面を用いて本発明の第２の実施形態における水晶発振回路の構成について説明する。
図２は、本発明の第２の実施形態の水晶発振回路を示す回路図である。
１はＰ型ＭＯＳＦＥＴ、２はＮ型ＭＯＳＦＥＴ、３は水晶振動子、４は帰還抵抗、５は入力側負荷容量、６は出力側負荷容量、２１は電流制限用Ｐ型ＭＯＳＦＥＴ、２２は電流制限用Ｎ型ＭＯＳＦＥＴ、５１は第１の容量、５２は第２の容量、７１は第２のＰ型ＭＯＳＦＥＴ、７２は第２のＮ型ＭＯＳＦＥＴ、８１は第１の容量５１と第２のＰ型ＭＯＳＦＥＴ７１との接続点を示すａ点、８２は第２の容量５２と第２のＮ型ＭＯＳＦＥＴ７２との接続点を示すｂ点、８３はＰ型ＭＯＳＦＥＴ１と電流制限用Ｐ型ＭＯＳＦＥＴ２１と接続点を示すｃ点、８４はＮ型ＭＯＳＦＥＴ２と電流制限用Ｎ型ＭＯＳＦＥＴ２２との接続点を示すｄ点である。
図１と異なる点は、第１のダイオード６１が第２のＰ型ＭＯＳＦＥＴ７１に、第２のダイオード６２が第２のＮ型ＭＯＳＦＥＴ７２に変更されたことである。
そして、第２のＰ型ＭＯＳＦＥＴ７１のドレイン電極は、第１の容量５１とａ点８１で接続し、ゲート電極とソース電極と基板電極は接地電位８に接続している。
一方、第２のＮ型ＭＯＳＦＥＴ７２のドレイン電極は、第２の容量５２とｂ点８２で接続し、ゲート電極とソース電極と基板電極は電源電位９に接続している。
つまり、ＭＯＳＦＥＴはゲート電極とソース電極を共通とするダイオード接続された状態であることが判る。

次に実際に各部品の数値を設定し、その動作を詳細に説明する。
Ｐ型ＭＯＳＦＥＴ１のゲート幅Ｗは２４μｍ、ゲート長Ｌは１μｍ（以後、ゲート幅Ｗとゲート長Ｌとの比をＷ／Ｌと表記し、例えばゲート幅Ｗが２４μｍ、ゲート長Ｌが１μｍの場合は、２４／１と表現することにする。）である。
Ｎ型ＭＯＳＦＥＴ２のＷ／Ｌは８／１、電流制限用Ｐ型ＭＯＳＦＥＴ２１のＷ／Ｌは２４／１、電流制限用Ｎ型ＭＯＳＦＥＴ２２のＷ／Ｌは８／１である。
帰還抵抗４は１５０ＭΩ、入力側負荷容量５及び出力側負荷容量６は各々３ｐＦである。
第１の容量５１及び第２の容量５２は各々１ｐＦ、第２のＰ型ＭＯＳＦＥＴ７１のＷ／Ｌは２４／１、第２のＮ型ＭＯＳＦＥＴ７２のＷ／Ｌは８／１である。
実際には水晶振動子をＣＭＯＳインバータの入出力間に接続するが、解析のためにＣＭＯＳインバータの入力には一定の振幅を外部から入力することで出力振幅の変化と消費電流を求めた。
接地電位は０Ｖ、電源電位は−０．８Ｖとした。

図３は図２の水晶発振回路の各定数を上記のように設定し、振幅５０ｍＶの正弦波を入力し、出力振幅とａ点８１、ｂ点８２、ｃ点８３、ｄ点８４の各々の電位変化を示したものである。
横軸は経過時間、縦軸は各々の接続点における電位変化を示したもので、出力電位１２２、ａ点８１の電位１１０、ｂ点８２の電位１１１、ｃ点８３の電位１２１、ｄ点８４の電位１２３である。
入力の直流バイアスは、電源電位の１／２になるようにオフセットを設けてあり、この例の場合は、−０．４Ｖを中心に±２５ｍＶの振幅をもたせた。

入力振幅５０ｍＶは、非発振から定常発振に至る１過程を想定したもので、電流制限用Ｐ型ＭＯＳＦＥＴ２１のゲート電圧を示すｂ点８２の電位１１１は、−０．８Ｖから中間電位の−０．４Ｖで電位が変化し、電流制限用Ｎ型ＭＯＳＦＥＴ２２のゲート電圧を示すａ点８１の電位１１０は、０Ｖから中間電位の−０．４Ｖで振幅しているのが判る。
また、電流制限用Ｐ型ＭＯＳＦＥＴ２１と電流制限用Ｎ型ＭＯＳＦＥＴ２２のゲート電圧は互いに相補的な動作をするようにゲート電圧が印加されるのが判る。
ｃ点８３の電位は、ｂ点８２の電位変化に連動しており、またｄ点８４の電位は、ａ点の電位に連動している。
この場合の出力振幅は、−０．２４Ｖから−０．７７Ｖの間で振幅しており、振幅幅は０．５３Ｖになる。

図４は図２の水晶発振回路の各定数を上記設定にし、入力振幅を０．４Ｖにした場合の出力振幅とａ点８１、ｂ点８２、ｃ点８３、ｄ点８４の各々の電位変化を示したものである。
横軸は経過時間、縦軸は出力電位、ａ点８１の電位、ｂ点８２の電位、ｃ点８３の電位、ｄ点８４の電位の各々の電位変化を示している。
１１２はａ点８１の電位変化、１１３はｂ点８２の電位変化、１２４はｃ点８３の電位変化、１２５は出力電位変化、１２６はｄ点８４の電位変化を示している。
入力の直流バイアスは、先と同様に電源電位の１／２になるようにオフセットを設けてあり、この例の場合は、−０．４Ｖを中心に±２００ｍＶの振幅をもたせた。

入力振幅４００ｍＶは、定常発振に至った後を想定したもので、電流制限用Ｐ型ＭＯＳＦＥＴ２１のゲート電圧を示すｂ点８２は、−０．８０Ｖから−０．３２Ｖで振幅し、電
流制限用Ｎ型ＭＯＳＦＥＴ２２のゲート電圧を示すａ点は、０Ｖから−０．４８Ｖで振幅しているのが判る。
この場合の出力振幅は、−０．０８Ｖから−０．５５Ｖの間で振幅しており、振幅幅は０．４７Ｖになる。
発振振幅が成長するに従って、電流制限用Ｐ型ＭＯＳＦＥＴ２１のドレイン電圧は電源電位９側に振幅し始め、電流制限用Ｎ型ＭＯＳＦＥＴ２２のドレイン電圧は接地電位８側に振幅し始めることで、発振振幅を接地電位８側と電源電位９側の両方からクランプしていく。

図５は、入力振幅に対する消費電流をプロットした図である。
横軸は入力振幅、縦軸は消費電流を示している。
入力振幅が増加するに従って消費電流が減少し、入力振幅０．２Ｖ程度で消費電流はほぼ一定になる。
図６は、入力振幅に対する出力振幅と出力の直流的バイアス点を示したものである。
２０１は出力振幅の変化、２０２は直流的バイアス点を表す。
出力振幅は消費電流と連動しており、入力振幅が０．２Ｖ程度から一定の振幅で発振を継続する。
直流的バイアス点は、入力では電源電位の１／２を中心に振幅するようにオフセットを設けているが、出力振幅をみると電源電位の１／２よりも接地電位８側にシフトしている。
水晶発振回路は通常、後段負荷を駆動するための基準クロック源として使用するため、直流バイアス点が電源電位の１／２から大きくずれると、後段に接続するＣＭＯＳインバータからなる波形整形を駆動できなくなる恐れがある。
本実施形態で示した例でも、電流制限素子の定数を適切に設定すれば直流的バイアス点がずれることで問題になることはないが、次の第３の実施形態ではこの直流バイアス点を電源電圧のほぼ１／２に設定できる例について説明する。

（第３の実施形態）
以下、図面を用いて本発明の第３の実施形態における水晶発振回路の構成について説明する。
図７は、本発明の第３の実施形態の水晶発振回路を示す回路図である。
１はＰ型ＭＯＳＦＥＴ、２はＮ型ＭＯＳＦＥＴ、３は水晶振動子、４は帰還抵抗、５は入力側負荷容量、６は出力側負荷容量、２１は電流制限用Ｐ型ＭＯＳＦＥＴ、２２は電流制限用Ｎ型ＭＯＳＦＥＴ、５１は第１の容量、５２は第２の容量、７１は第２のＰ型ＭＯＳＦＥＴ、７２は第２のＮ型ＭＯＳＦＥＴ、８は接地電位、９は電源電位である。
図３と異なる点は、第２のＰ型ＭＯＳＦＥＴ７１の基板電極と、第２のＮ型ＭＯＳＦＥＴ７２の基板電極の接続位置が変更されたことである。
第２の実施形態では、第２のＰ型ＭＯＳＦＥＴ７１の基板電極は接地電位８に、第２のＮ型ＭＯＳＦＥＴ７２の基板電極は電源電位９に接続していた。
図７では、第２のＰ型ＭＯＳＦＥＴ７１の基板電極は、電流制限用Ｐ型ＭＯＳＦＥＴ２１のドレイン電極であるｃ点８３に、第２のＮ型ＭＯＳＦＥＴ７２の基板電極は電流制限用Ｎ型ＭＯＳＦＥＴ２２のドレイン電極であるｄ点８４に接続する。
各部品の定数は、第２の実施形態で説明した数値と同じである。

図８は、図７の水晶発振回路の各定数を上記設定にし、入力振幅を０．４Ｖにした場合の出力振幅とａ点８１、ｂ点８２、ｃ点８３、ｄ点８４の電位変化を示したものである。
横軸は経過時間、縦軸は出力電位、１１４はａ点８１の電位、１１５はｂ点８２の電位、１２７はｃ点８３の電位、１２９はｄ点８４の電位、１２８は出力電位の各々の電位変化を示している。
入力の直流バイアスは、先と同様に電源電位の１／２になるようにオフセットを設けてあり、この例の場合は、−０．４Ｖを中心に±２００ｍＶの振幅をもたせた。

入力振幅４００ｍＶは、定常発振に至った後を想定したもので、電流制限用Ｐ型ＭＯＳＦＥＴ２１のゲート電圧を示すｂ点８２は、−０．８０Ｖから−０．３０で振幅し、電流制限用Ｎ型ＭＯＳＦＥＴ２２のゲート電圧を示すａ点８１は、０Ｖから−０．４８Ｖで振幅しているのが判る。
この場合の出力振幅は、−０．１８Ｖから−０．６４Ｖの間で振幅しており、振幅幅は０．４６Ｖになる。
発振振幅が成長するに従って、電流制限用Ｐ型ＭＯＳＦＥＴ２１のドレイン電圧は電源電位９側に振幅し始め、電流制限用Ｎ型ＭＯＳＦＥＴ２２のドレイン電圧は接地電位８側に振幅し始めることで、発振振幅を接地電位８側と電源電位９側の両方からクランプしていき、出力振幅１２８の振幅を制限することが判る。
第２の実施形態で示した例と比較して、ｃ点８３の電位１２７の変化量とｄ点８４の電位１２９の変化量がほとんど同じであることが判る。
入力振幅５０ｍＶの場合は、第２の実施形態の例とほぼ同じであるので省略した。

図９は、入力振幅に対する消費電流をプロットした図である。
横軸は入力振幅、縦軸は消費電流を示している。
入力振幅が増加するに従って消費電流が減少し、入力振幅０．２Ｖ程度で消費電流はほぼ一定になる。
第２の実施形態の場合と比較して定常状態での出力振幅が小さいために、消費電流も小さくなっている。
図１０は、入力振幅に対する出力振幅と出力の直流的バイアス点を示したものである。
３０１は出力振幅、３０２は直流的バイアス点を示す。
出力振幅は消費電流と連動しており、入力振幅が０．２Ｖ程度から一定の振幅で発振を継続する。
直流的バイアス点は、第２の実施形態では電源電位の１／２よりも接地電位８側にシフトしていたのに対し、ほぼ電源電位９の１／２に設定されることが判る。

本実施形態のＣＭＯＳプロセスはＮ型のシリコン基板に形成する例である。
そのため、第３の実施形態の場合、Ｐ型ＭＯＳＦＥＴの基板電極は通常Ｎ型シリコン基板と共通の電位となるため、単独で基板電位を制御することはできない。
接地電位８が０Ｖであるので、通常のプロセスではＰ型ＭＯＳＦＥＴの基板電位は接地電位８に設定されることになる。
単独にＰ型ＭＯＳＦＥＴの基板電位を設定するには、Ｎ型のシリコン基板と独立させるためＰ型のウェルを形成した後に、このＰ型のウェルの内部にＮ型のウェルを形成する多重ウェル構造を形成すれば実現できる。
この他、シリコン基板と素子形成領域が厚いシリコン酸化膜で分離されたＳＯＩウェハを使用すれば、各素子を島状に分離することができるため簡単に素子間の分離が可能となり、基板電位を個別に制御することができる。

本実施形態の実施例を説明する。
水晶振動子３は、音叉型振動子でシリンダに封止した２ｍｍφのものを接続した。
この水晶振動子はインピーダンスアナライザによって等価回路定数を求めた。
一般的に水晶振動子は４素子モデルで表現され、直列等価容量Ｃ１、直列等価抵抗Ｒ１、直列等価インダクタンスＬ１の直列接続と並列に接続される電極容量Ｃ０からなる。
インピーダンスアナライザで測定した値は、Ｃ１が１．５６ｆＦ、Ｒ１が５１ｋΩ、Ｌ１が１５．５ｋＨ、Ｃ０が０．８９ｐＦであった。
接地電位８は０Ｖ、電源電位９は−０．８Ｖを印加し発振起動時間及び定常発振振幅、消費電流を測定した。
その結果、発振起動時間は９５０ｍｓ、定常発振振幅は０．４５Ｖ、消費電流は１５ｎ
Ａであった。
発振起動時間は、一般的に約３万振動で定常状態に達すると言われており３２ｋＨｚ付近の周波数であれば発振起動時間９５０ｍｓは妥当な値であると言える。
また、定常発振振幅は電源電位９の５６％に制限されており、１５ｎＡという低消費電流で安定した発振が継続できることが確認できた。

本発明の第１の実施形態の水晶発振回路を示す回路図である。 本発明の第２の実施形態の水晶発振回路を示す回路図である。 本発明の第２の実施形態の水晶発振回路の特性を示す図である。 本発明の第２の実施形態の水晶発振回路の特性を示す図である。 本発明の第２の実施形態の水晶発振回路の特性を示す図である。 本発明の第２の実施形態の水晶発振回路の特性を示す図である。 本発明の第３の実施形態の水晶発振回路を示す回路図である。 本発明の第３の実施形態の水晶発振回路の特性を示す図である。 本発明の第３の実施形態の水晶発振回路の特性を示す図である。 本発明の第３の実施形態の水晶発振回路の特性を示す図である。 従来の水晶発振回路を示す回路図である。 従来の水晶発振回路を示す回路図である。 従来の水晶発振回路を示す回路図である。 従来の水晶発振回路を示す回路図である。

符号の説明

１ Ｐ型ＭＯＳＦＥＴ
２ Ｎ型ＭＯＳＦＥＴ
３ 水晶振動子
４ 帰還抵抗
５ 入力側負荷容量
６ 出力側負荷容量
７ 安定化抵抗
８ 接地電位
９ 電源電位
２１ 電流制限用Ｐ型ＭＯＳＦＥＴ
２２ 電流制限用Ｎ型ＭＯＳＦＥＴ
５１ 第１の容量
５２ 第２の容量
７１ 第２のＰ型ＭＯＳＦＥＴ
７２ 第２のＮ型ＭＯＳＦＥＴ
８１ ａ点
８２ ｂ点
８３ ｃ点
８４ ｄ点

Claims (4)

1. 発振容量と水晶振動子とを有する共振回路と、該共振回路を定常的に励振する増幅回路と、
   該増幅回路の出力振幅に応じた電圧で発振電流を制御する電流制御素子と、
   を備える水晶発振回路において、
   前記増幅回路から交流信号が出力されない非発振状態では、
   前記電流制限素子の制御信号として電源電位もしくは接地電位を与えることにより、
   前記電流制限素子を導通状態とし、
   前記増幅回路から交流信号が出力される発振状態では、
   前記増幅回路の出力振幅に応じた交流電圧により、
   前記導通状態よりも抵抗値が大きな状態となるように、
   前記電流制限素子を制御する発振電流制御手段を有し、
   前記増幅回路の出力振幅は、前記発振電流制御手段によって接地電位と電源電位との両電位から出力振幅をクランプすることにより発振電流を低減するものであって、
   前記発振電流制御手段は、
   前記増幅回路の出力振幅を交流的に結合する第１の容量と第２の容量を有し、
   接地電位と前記第１の容量との間に接続する第１のダイオードと、
   電源電位と前記第２の容量との間に接続する第２のダイオードとをさらに備えており、
   前記電流制御素子は、
   ソース電極が接地電位に接続され、ドレイン電極が前記増幅回路を構成するＣＭＯＳインバータのＰＭＯＳＦＥＴのソース電極に接続される電流制限用ＰＭＯＳＦＥＴと、
   ソース電極が電源電位に接続され、ドレイン電極が前記増幅回路を構成するＣＭＯＳインバータのＮＭＯＳＦＥＴのソース電極に接続される電流制限用ＮＭＯＳＦＥＴと、を有し、
   前記第１のダイオードと前記第１の容量との接続点と、前記電流制限用ＮＭＯＳＦＥＴのゲート電極が接続され、
   前記第２のダイオードと前記第２の容量との接続点と、前記電流制限用ＰＭＯＳＦＥＴのゲート電極が接続され、さらに、
   前記第１のダイオードは、ＰＭＯＳＦＥＴからなり、該ＰＭＯＳＦＥＴのゲート電極とバ
   ルク電極は接地電位に接続され、
   前記第２のダイオードは、ＮＭＯＳＦＥＴからなり、該ＮＭＯＳＦＥＴのゲート電極とバルク電極は電源電位に接続されることを特徴とする水晶発振回路。
2. 発振容量と水晶振動子とを有する共振回路と、該共振回路を定常的に励振する増幅回路と、
   該増幅回路の出力振幅に応じた電圧で発振電流を制御する電流制御素子と、
   を備える水晶発振回路において、
   前記増幅回路から交流信号が出力されない非発振状態では、
   前記電流制限素子の制御信号として電源電位もしくは接地電位を与えることにより、
   前記電流制限素子を導通状態とし、
   前記増幅回路から交流信号が出力される発振状態では、
   前記増幅回路の出力振幅に応じた交流電圧により、
   前記導通状態よりも抵抗値が大きな状態となるように、
   前記電流制限素子を制御する発振電流制御手段を有し、
   前記増幅回路の出力振幅は、前記発振電流制御手段によって接地電位と電源電位との両電位から出力振幅をクランプすることにより発振電流を低減するものであって、
   前記発振電流制御手段は、
   前記増幅回路の出力振幅を交流的に結合する第１の容量と第２の容量を有し、
   接地電位と前記第１の容量との間に接続する第１のダイオードと、
   電源電位と前記第２の容量との間に接続する第２のダイオードとをさらに備えており、
   前記電流制御素子は、
   ソース電極が接地電位に接続され、ドレイン電極が前記増幅回路を構成するＣＭＯＳインバータのＰＭＯＳＦＥＴのソース電極に接続される電流制限用ＰＭＯＳＦＥＴと、
   ソース電極が電源電位に接続され、ドレイン電極が前記増幅回路を構成するＣＭＯＳインバータのＮＭＯＳＦＥＴのソース電極に接続される電流制限用ＮＭＯＳＦＥＴと、を有し、
   前記第１のダイオードと前記第１の容量との接続点と、前記電流制限用ＮＭＯＳＦＥＴのゲート電極が接続され、
   前記第２のダイオードと前記第２の容量との接続点と、前記電流制限用ＰＭＯＳＦＥＴのゲート電極が接続され、さらに、
   前記第１のダイオードは、ＰＭＯＳＦＥＴからなり、
   該ＰＭＯＳＦＥＴのゲート電極は接地電位に接続され、
   前記ＰＭＯＳＦＥＴのバルク電極は、前記電流制限用ＰＭＯＳＦＥＴのドレイン電極に接続され、
   前記第２のダイオードは、ＮＭＯＳＦＥＴからなり、
   該ＮＭＯＳＦＥＴのゲート電極は電源電位に接続され、
   前記ＮＭＯＳＦＥＴのバルク電極は、前記電流制限用ＮＭＯＳＦＥＴのドレイン電極に接続されることを特徴とする水晶発振回路。
3. 前記水晶発振回路は、ＳＯＩ基板に形成する
   ことを特徴とする請求項１から請求項２のいずれか１項に記載の水晶発振回路。
4. 前記電流制御素子は、エンハンスメント型ＭＯＳＦＥＴである
   ことを特徴とする請求項１から請求項３のいずれか１項に記載の水晶発振回路。