JP2001217652A - 水晶発振回路 - Google Patents
水晶発振回路Info
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- JP2001217652A JP2001217652A JP2000026636A JP2000026636A JP2001217652A JP 2001217652 A JP2001217652 A JP 2001217652A JP 2000026636 A JP2000026636 A JP 2000026636A JP 2000026636 A JP2000026636 A JP 2000026636A JP 2001217652 A JP2001217652 A JP 2001217652A
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- Japan
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- circuit
- inverting amplifier
- crystal
- amplifier circuit
- crystal oscillation
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- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
- Oscillators With Electromechanical Resonators (AREA)
Abstract
(57)【要約】
【課題】 反転増幅回路のゲインを保持しつつ励振レベ
ルを抑制することができ、水晶振動子に流入する電流量
を小さくすることができる水晶発振回路を提供する。 【解決手段】 反転増幅回路（２、１０）と、該反転増
幅回路の入出力端間に水晶振動子３を含む移相回路
（３、４、５、６）を接続してなる水晶発振回路におい
て、前記反転増幅回路は、出力部にリミッタ回路（Ｄ
１、Ｄ２）を有する。
ルを抑制することができ、水晶振動子に流入する電流量
を小さくすることができる水晶発振回路を提供する。 【解決手段】 反転増幅回路（２、１０）と、該反転増
幅回路の入出力端間に水晶振動子３を含む移相回路
（３、４、５、６）を接続してなる水晶発振回路におい
て、前記反転増幅回路は、出力部にリミッタ回路（Ｄ
１、Ｄ２）を有する。
Description
【０００１】
【発明の属する技術分野】本発明は水晶発振回路に係
り、特にＬＳＩ上のインバータを用いて水晶発振子を含
む他の回路素子をＬＳＩに外付けすることにより構成す
るのに好適な水晶発振回路に関する。
り、特にＬＳＩ上のインバータを用いて水晶発振子を含
む他の回路素子をＬＳＩに外付けすることにより構成す
るのに好適な水晶発振回路に関する。
【０００２】
【従来の技術】ＣＭＯＳインバータを用いた従来の水晶
発振回路の基本構成を図４に示す。同図において、水晶
発振回路は、ＣＭＯＳインバータ１と、ＣＭＯＳインバ
ータ１の入出力端間に接続された帰還抵抗２とからなる
反転増幅回路と、この反転増幅回路の入出力端間に接続
される水晶振動子３、抵抗４及びコンデンサ５、６から
なる移相回路とを有している。ＣＭＯＳインバータ１
は、ＰＭＯＳトランジスタＱ１と、ＮＭＯＳトランジス
タＱ２とからなり、ＰＭＯＳトランジスタＱ１のソース
には電源電圧ＶDD（例えば５Ｖ）が供給され、ＮＭＯＳ
トランジスタＱ２のソースには電源電圧Ｖss（例えば、
０Ｖ）が供給される。ＰＭＯＳトランジスタＱ１とＮＭ
ＯＳトランジスタＱ２のゲートは入力端子１００に接続
されており、ＰＭＯＳトランジスタＱ１とＮＭＯＳトラ
ンジスタＱ２のドレインは出力端子１０１に接続されて
いる。
発振回路の基本構成を図４に示す。同図において、水晶
発振回路は、ＣＭＯＳインバータ１と、ＣＭＯＳインバ
ータ１の入出力端間に接続された帰還抵抗２とからなる
反転増幅回路と、この反転増幅回路の入出力端間に接続
される水晶振動子３、抵抗４及びコンデンサ５、６から
なる移相回路とを有している。ＣＭＯＳインバータ１
は、ＰＭＯＳトランジスタＱ１と、ＮＭＯＳトランジス
タＱ２とからなり、ＰＭＯＳトランジスタＱ１のソース
には電源電圧ＶDD（例えば５Ｖ）が供給され、ＮＭＯＳ
トランジスタＱ２のソースには電源電圧Ｖss（例えば、
０Ｖ）が供給される。ＰＭＯＳトランジスタＱ１とＮＭ
ＯＳトランジスタＱ２のゲートは入力端子１００に接続
されており、ＰＭＯＳトランジスタＱ１とＮＭＯＳトラ
ンジスタＱ２のドレインは出力端子１０１に接続されて
いる。
【０００３】なお、ＣＭＯＳインバータ１はＬＳＩ内に
形成されており、帰還抵抗２と、反転増幅回路の入出力
端間に接続される水晶振動子３、抵抗４及びコンデンサ
５、６からなる移相回路は入力端子１００、出力端子１
０１を介して外付けされる。
形成されており、帰還抵抗２と、反転増幅回路の入出力
端間に接続される水晶振動子３、抵抗４及びコンデンサ
５、６からなる移相回路は入力端子１００、出力端子１
０１を介して外付けされる。
【０００４】
【発明が解決しようとする課題】上記構成において、発
振動作時に反転増幅器の出力振幅は電源電圧ＶDDと電源
電圧Ｖssとの間でフルスイングする。この結果、ノード
Ｎ１に流入する、すなわち、水晶振動子３に流入する電
流量が大きくなる。水晶振動子３の等価回路を図５に示
す。同図に示すように、水晶振動子３はインダクタンス
Ｌ１、コンデンサＣ１及び抵抗ＣＩの直列回路とコンデ
ンサＣ０とを並列接続した回路として表わされる。
振動作時に反転増幅器の出力振幅は電源電圧ＶDDと電源
電圧Ｖssとの間でフルスイングする。この結果、ノード
Ｎ１に流入する、すなわち、水晶振動子３に流入する電
流量が大きくなる。水晶振動子３の等価回路を図５に示
す。同図に示すように、水晶振動子３はインダクタンス
Ｌ１、コンデンサＣ１及び抵抗ＣＩの直列回路とコンデ
ンサＣ０とを並列接続した回路として表わされる。
【０００５】このとき、図４に示す従来の水晶発振回路
の励振レベルＸは水晶振動子３に流入する電流の瞬時値
Ｉdの最大値をＩdmaxとすると、Ｘ＝（Ｉdmax／√２）2
×ＣＩとなる。したがって、電流値Ｉdmaxが大きいと、
水晶発振回路の励振レベルＸが大きくなってしまい、場
合によっては、水晶振動子が熱破壊される虞れがあると
いう問題が有った。本発明はこのような事情に鑑みてな
されたものであり、反転増幅回路のゲインを保持しつつ
励振レベルを抑制することができ、水晶振動子に流入す
る電流量を小さくすることができる水晶発振回路を提供
することを目的とする。
の励振レベルＸは水晶振動子３に流入する電流の瞬時値
Ｉdの最大値をＩdmaxとすると、Ｘ＝（Ｉdmax／√２）2
×ＣＩとなる。したがって、電流値Ｉdmaxが大きいと、
水晶発振回路の励振レベルＸが大きくなってしまい、場
合によっては、水晶振動子が熱破壊される虞れがあると
いう問題が有った。本発明はこのような事情に鑑みてな
されたものであり、反転増幅回路のゲインを保持しつつ
励振レベルを抑制することができ、水晶振動子に流入す
る電流量を小さくすることができる水晶発振回路を提供
することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、請求項１に記載の発明は、反転増幅回路と、該反転
増幅回路の入出力端間に水晶振動子を含む移相回路を接
続してなる水晶発振回路において、前記反転増幅回路
は、出力部にリミッタ回路を有することを特徴とする。
に、請求項１に記載の発明は、反転増幅回路と、該反転
増幅回路の入出力端間に水晶振動子を含む移相回路を接
続してなる水晶発振回路において、前記反転増幅回路
は、出力部にリミッタ回路を有することを特徴とする。
【０００７】また、請求項２に記載の発明は、反転増幅
回路と、該反転増幅回路の入出力端間に水晶振動子を含
む移相回路を接続してなる水晶発振回路において、前記
反転増幅回路は、ＣＭＯＳインバータを含んで構成さ
れ、該ＣＭＯＳインバータを構成するＰＭＯＳトランジ
スタのドレインとＮＭＯＳトランジスタのドレインとを
二つの整流素子を順方向に直列接続した直列回路を介し
て接続し、該直列回路における前記二つの整流素子の接
続点を前記反転増幅回路の出力端としたことを特徴とす
る。
回路と、該反転増幅回路の入出力端間に水晶振動子を含
む移相回路を接続してなる水晶発振回路において、前記
反転増幅回路は、ＣＭＯＳインバータを含んで構成さ
れ、該ＣＭＯＳインバータを構成するＰＭＯＳトランジ
スタのドレインとＮＭＯＳトランジスタのドレインとを
二つの整流素子を順方向に直列接続した直列回路を介し
て接続し、該直列回路における前記二つの整流素子の接
続点を前記反転増幅回路の出力端としたことを特徴とす
る。
【０００８】また、請求項３に記載の発明は、請求項２
に記載の水晶発振回路において、前記整流素子は、ダイ
オード接続されたＭＯＳトランジスタであることを特徴
とする。
に記載の水晶発振回路において、前記整流素子は、ダイ
オード接続されたＭＯＳトランジスタであることを特徴
とする。
【０００９】請求項１乃至３に記載の水晶発振回路によ
れば、反転増幅回路と、該反転増幅回路の入出力端間に
水晶振動子を含む移相回路を接続してなる水晶発振回路
において、前記反転増幅回路の出力部にリミッタ回路を
設けるようにしたので、反転増幅回路のゲインを保持し
つつ励振レベルを抑制することができ、水晶振動子に流
入する電流量を小さくすることができる。
れば、反転増幅回路と、該反転増幅回路の入出力端間に
水晶振動子を含む移相回路を接続してなる水晶発振回路
において、前記反転増幅回路の出力部にリミッタ回路を
設けるようにしたので、反転増幅回路のゲインを保持し
つつ励振レベルを抑制することができ、水晶振動子に流
入する電流量を小さくすることができる。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して詳細に説明する。本発明の実施の形態に係る
水晶発振回路の構成を図１に示す。尚、図１において図
４に示した従来の水晶回路の構成要素と同一の機能を有
する要素については同一の符号を付してある。本発明の
実施の形態に係る水晶発振回路が図４に示した従来の水
晶回路と構成上、異なるのは、反転増幅回路と、該反転
増幅回路の入出力端間に水晶振動子を含む移相回路を接
続してなる水晶発振回路において、反転増幅回路の出力
部にリミッタ回路を設けた点であり、その他の構成は同
様である。
を参照して詳細に説明する。本発明の実施の形態に係る
水晶発振回路の構成を図１に示す。尚、図１において図
４に示した従来の水晶回路の構成要素と同一の機能を有
する要素については同一の符号を付してある。本発明の
実施の形態に係る水晶発振回路が図４に示した従来の水
晶回路と構成上、異なるのは、反転増幅回路と、該反転
増幅回路の入出力端間に水晶振動子を含む移相回路を接
続してなる水晶発振回路において、反転増幅回路の出力
部にリミッタ回路を設けた点であり、その他の構成は同
様である。
【００１１】図１において、水晶発振回路は、ＣＭＯＳ
インバータ１０と、ＣＭＯＳインバータ１０の入出力端
間に接続された帰還抵抗２とからなる反転増幅回路と、
この反転増幅回路の入出力端間に接続される水晶振動子
３、抵抗４及びコンデンサ５、６からなる移相回路とを
有している。ＣＭＯＳインバータ１０は、ＰＭＯＳトラ
ンジスタＱ１と、ＮＭＯＳトランジスタＱ２と、ＰＭＯ
ＳトランジスタＱ１のドレインとＮＭＯＳトランジスタ
Ｑ２のドレインとの間に接続された二つの整流素子とし
てのダイオードＤ１、Ｄ２を順方向に直列接続した直列
回路とからなり、ＰＭＯＳトランジスタＱ１のソースに
は電源電圧ＶDD（例えば５Ｖ）が供給され、ＮＭＯＳト
ランジスタＱ２のソースには電源電圧Ｖss（例えば、０
Ｖ）が供給される。
インバータ１０と、ＣＭＯＳインバータ１０の入出力端
間に接続された帰還抵抗２とからなる反転増幅回路と、
この反転増幅回路の入出力端間に接続される水晶振動子
３、抵抗４及びコンデンサ５、６からなる移相回路とを
有している。ＣＭＯＳインバータ１０は、ＰＭＯＳトラ
ンジスタＱ１と、ＮＭＯＳトランジスタＱ２と、ＰＭＯ
ＳトランジスタＱ１のドレインとＮＭＯＳトランジスタ
Ｑ２のドレインとの間に接続された二つの整流素子とし
てのダイオードＤ１、Ｄ２を順方向に直列接続した直列
回路とからなり、ＰＭＯＳトランジスタＱ１のソースに
は電源電圧ＶDD（例えば５Ｖ）が供給され、ＮＭＯＳト
ランジスタＱ２のソースには電源電圧Ｖss（例えば、０
Ｖ）が供給される。
【００１２】ＰＭＯＳトランジスタＱ１とＮＭＯＳトラ
ンジスタＱ２のゲートは入力端子１００に接続されてお
り、ＰＭＯＳトランジスタＱ１とＮＭＯＳトランジスタ
Ｑ２のドレインは出力端子１０１に接続されている。な
お、ＣＭＯＳインバータ１０はＬＳＩ内に形成されてお
り、帰還抵抗２と、反転増幅回路の入出力端間に接続さ
れる水晶振動子３、抵抗４及びコンデンサ５、６からな
る移相回路は入力端子１００、出力端子１０１を介して
外付けされる。ダイオードＤ１、Ｄ２の直列回路は、ダ
イオードのオフセット電圧特性によりＣＭＯＳインバー
タ１０の出力電圧の振幅を制限するリミッタとして機能
する。ダイオードの電圧（Ｖ）−電流（Ｉ）特性を図２
に示す。同図においてＶFはオフセット電圧である。
ンジスタＱ２のゲートは入力端子１００に接続されてお
り、ＰＭＯＳトランジスタＱ１とＮＭＯＳトランジスタ
Ｑ２のドレインは出力端子１０１に接続されている。な
お、ＣＭＯＳインバータ１０はＬＳＩ内に形成されてお
り、帰還抵抗２と、反転増幅回路の入出力端間に接続さ
れる水晶振動子３、抵抗４及びコンデンサ５、６からな
る移相回路は入力端子１００、出力端子１０１を介して
外付けされる。ダイオードＤ１、Ｄ２の直列回路は、ダ
イオードのオフセット電圧特性によりＣＭＯＳインバー
タ１０の出力電圧の振幅を制限するリミッタとして機能
する。ダイオードの電圧（Ｖ）−電流（Ｉ）特性を図２
に示す。同図においてＶFはオフセット電圧である。
【００１３】上記構成において、電源投入時に入力端子
１００より熱雑音等の雑音成分が入力されると、ＣＭＯ
Ｓインバータ１０及び帰還抵抗２により構成される反転
増幅回路により増幅されるが、ダイオードＤ１、Ｄ２の
直列回路により構成されるリミッタにより振幅制限され
る。すなわち、入力端子１００に入力される交流電圧の
変化に応じて図３に示すように、ＰＭＯＳトランジスタ
Ｑ１がオンとなる区間では出力端子１０１にダイオード
Ｄ１を介して電流が流れ出し、出力端子１０１における
出力電圧は、電源電圧ＶDDよりマイナス側にオフセット
電圧ＶFだけ振幅制限され、また、ＮＭＯＳトランジス
タＱ２がオンとなる区間では出力端子１０１よりダイオ
ードＤ２、ＮＭＯＳトランジスタＱ２を介して電源Ｖss
側に電流が流れ込むこととなるため、出力端子１０１に
おける出力電圧は、電源電圧Ｖssよりプラス側にオフセ
ット電圧ＶF分だけ振幅制限されることとなる。
１００より熱雑音等の雑音成分が入力されると、ＣＭＯ
Ｓインバータ１０及び帰還抵抗２により構成される反転
増幅回路により増幅されるが、ダイオードＤ１、Ｄ２の
直列回路により構成されるリミッタにより振幅制限され
る。すなわち、入力端子１００に入力される交流電圧の
変化に応じて図３に示すように、ＰＭＯＳトランジスタ
Ｑ１がオンとなる区間では出力端子１０１にダイオード
Ｄ１を介して電流が流れ出し、出力端子１０１における
出力電圧は、電源電圧ＶDDよりマイナス側にオフセット
電圧ＶFだけ振幅制限され、また、ＮＭＯＳトランジス
タＱ２がオンとなる区間では出力端子１０１よりダイオ
ードＤ２、ＮＭＯＳトランジスタＱ２を介して電源Ｖss
側に電流が流れ込むこととなるため、出力端子１０１に
おける出力電圧は、電源電圧Ｖssよりプラス側にオフセ
ット電圧ＶF分だけ振幅制限されることとなる。
【００１４】このように、本実施の形態に係る水晶発振
回路によれば、従来の反転増幅器では、出力端子１０１
における出力振幅が電源電圧ＶDDと電源電圧Ｖssとの間
でフルスイングしていたのに対して、本実施の形態に係
る水晶発振回路では、出力端子１０１における出力振幅
はダイオードＤ１、Ｄ２のオフセット電圧ＶFだけクリ
ップされた電圧波形となるので、反転増幅回路のゲイン
を保持しつつ励振レベルを抑制することができ、水晶振
動子に流入する電流量を小さくすることができる。な
お、ダイオードＤ１、Ｄ２はＭＯＳトランジスタをダイ
オード接続することにより形成するようにしてもよい。
回路によれば、従来の反転増幅器では、出力端子１０１
における出力振幅が電源電圧ＶDDと電源電圧Ｖssとの間
でフルスイングしていたのに対して、本実施の形態に係
る水晶発振回路では、出力端子１０１における出力振幅
はダイオードＤ１、Ｄ２のオフセット電圧ＶFだけクリ
ップされた電圧波形となるので、反転増幅回路のゲイン
を保持しつつ励振レベルを抑制することができ、水晶振
動子に流入する電流量を小さくすることができる。な
お、ダイオードＤ１、Ｄ２はＭＯＳトランジスタをダイ
オード接続することにより形成するようにしてもよい。
【００１５】また、本実施の形態では、反転増幅回路を
ＣＭＯＳインバータを１段だけで構成しているが、これ
に限らず、複数段構成とし、最終段のＣＭＯＳインバー
タの出力部に既述したリミッタを設けるようにしてもよ
い。さらに、本実施の形態では、反転増幅回路を、ＣＭ
ＯＳインバータを用いて構成しているが、バイポーラト
ランジスタを用いて構成しても同様の効果が得られる。
ＣＭＯＳインバータを１段だけで構成しているが、これ
に限らず、複数段構成とし、最終段のＣＭＯＳインバー
タの出力部に既述したリミッタを設けるようにしてもよ
い。さらに、本実施の形態では、反転増幅回路を、ＣＭ
ＯＳインバータを用いて構成しているが、バイポーラト
ランジスタを用いて構成しても同様の効果が得られる。
【００１６】
【発明の効果】以上に説明したように、 請求項１乃至
３に記載の水晶発振回路によれば、反転増幅回路と、該
反転増幅回路の入出力端間に水晶振動子を含む移相回路
を接続してなる水晶発振回路において、前記反転増幅回
路の出力部にリミッタ回路を設けるようにしたので、反
転増幅回路のゲインを保持しつつ励振レベルを抑制する
ことができ、水晶振動子に流入する電流量を小さくする
ことができる。
３に記載の水晶発振回路によれば、反転増幅回路と、該
反転増幅回路の入出力端間に水晶振動子を含む移相回路
を接続してなる水晶発振回路において、前記反転増幅回
路の出力部にリミッタ回路を設けるようにしたので、反
転増幅回路のゲインを保持しつつ励振レベルを抑制する
ことができ、水晶振動子に流入する電流量を小さくする
ことができる。
【図１】 本発明の実施の形態に係る水晶発振回路の構
成を示す回路図。
成を示す回路図。
【図２】 図１に示した水晶発振回路にリミッタとして
使用されるダイオードの電圧−電流特性を示す特性図。
使用されるダイオードの電圧−電流特性を示す特性図。
【図３】 図１に示した水晶発振回路における反転増幅
器の出力電圧波形を示す図。
器の出力電圧波形を示す図。
【図４】 従来の水晶発振回路の構成を示す回路図。
【図５】 図４に示す水晶発振回路における水晶振動子
の等価回路を示す回路図。
の等価回路を示す回路図。
１、１０ ＣＭＯＳインバータ ２ 帰還抵抗 ３ 水晶振動子 ５、６ コンデンサ Ｄ１、Ｄ２ ダイオード Ｑ１ ＰＭＯＳトランジスタ Ｑ２ ＮＭＯＳトランジスタ １００ 入力端子 １０１ 出力端子
Claims (3)
- 【請求項１】 反転増幅回路と、該反転増幅回路の入出
力端間に水晶振動子を含む移相回路を接続してなる水晶
発振回路において、 前記反転増幅回路は、出力部にリミッタ回路を有するこ
とを特徴とする水晶発振回路。 - 【請求項２】 反転増幅回路と、該反転増幅回路の入出
力端間に水晶振動子を含む移相回路を接続してなる水晶
発振回路において、 前記反転増幅回路は、ＣＭＯＳインバータを含んで構成
され、該ＣＭＯＳインバータを構成するＰＭＯＳトラン
ジスタのドレインとＮＭＯＳトランジスタのドレインと
を二つの整流素子を順方向に直列接続した直列回路を介
して接続し、該直列回路における前記二つの整流素子の
接続点を前記反転増幅回路の出力端としたことを特徴と
する水晶発振回路。 - 【請求項３】 前記整流素子は、ダイオード接続された
ＭＯＳトランジスタであることを特徴とする請求項２に
記載の水晶発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000026636A JP2001217652A (ja) | 2000-02-03 | 2000-02-03 | 水晶発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000026636A JP2001217652A (ja) | 2000-02-03 | 2000-02-03 | 水晶発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001217652A true JP2001217652A (ja) | 2001-08-10 |
Family
ID=18552350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000026636A Pending JP2001217652A (ja) | 2000-02-03 | 2000-02-03 | 水晶発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001217652A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7116180B2 (en) | 2002-11-01 | 2006-10-03 | Sharp Kabushiki Kaisha | Voltage-controlled oscillator and integrated circuit device provided with it |
| JP2013062755A (ja) * | 2011-09-15 | 2013-04-04 | Renesas Electronics Corp | 半導体装置 |
-
2000
- 2000-02-03 JP JP2000026636A patent/JP2001217652A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7116180B2 (en) | 2002-11-01 | 2006-10-03 | Sharp Kabushiki Kaisha | Voltage-controlled oscillator and integrated circuit device provided with it |
| JP2013062755A (ja) * | 2011-09-15 | 2013-04-04 | Renesas Electronics Corp | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060516 |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060919 |