WO2022205719A1 - 一种双向幅值限制的单管脚晶体振荡器电路 - Google Patents

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徐华超
胡胜发
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广州安凯微电子股份有限公司
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    • H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
    • H03B5/02—Details
    • H03B5/04—Modifications of generator to compensate for variations in physical values, e.g. power supply, load, temperature
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D30/00—Reducing energy consumption in communication networks
    • Y02D30/70—Reducing energy consumption in communication networks in wireless communication networks

Definitions

  • the invention relates to the technical field of integrated circuit design, in particular to a bidirectional amplitude limited single-pin crystal oscillator circuit.
  • the maximum value of the oscillation signal of the low oscillation amplitude node of the basic type single-pin crystal oscillator is limited by the power supply voltage, so that the power supply noise will greatly deteriorate the phase noise;
  • the minimum value of the oscillation signal of the high oscillation amplitude node can only be limited by VSS It is indirectly limited, but the minimum value of the oscillation signal of the node with high oscillation amplitude is much lower than VSS, which causes the ESD circuit to be frequently triggered, which is easy to cause the occurrence of latch-up effect.
  • the gate terminal of the fifth NMOS transistor is electrically connected to the first oscillation node
  • the drain terminal of the fifth NMOS transistor is electrically connected to the second oscillation node
  • the source terminal of the fifth NMOS transistor is electrically connected to the fourth NMOS transistor.
  • the gate terminal and the drain terminal of the NMOS transistor are electrically connected, and the body terminal of the fifth NMOS transistor and the body terminal and the source terminal of the fourth NMOS transistor are grounded.
  • the power supply module includes a reference current source and a power supply that are electrically connected to the PMOS current mirror.
  • the invention can realize the bidirectional amplitude limit of the oscillation signal, so that the oscillator circuit can obtain better power supply suppression characteristics without causing chip failure;
  • the voltage limit so the power supply noise will greatly deteriorate the phase noise;
  • the minimum value of the oscillation signal of the high oscillation amplitude node can only be indirectly limited by the VSS limit, but the minimum value of the oscillation signal of the high oscillation amplitude node is much lower than the VSS, resulting in
  • the ESD circuit is frequently triggered, which easily leads to the problem of latch-up, which meets the needs of practical applications.
  • the terms “installed”, “connected”, “connected”, “fixed” and other terms should be understood in a broad sense, for example, it may be a fixed connection or a detachable connection , or integrally connected; it can be a mechanical connection or an electrical connection; it can be a direct connection, or an indirect connection through an intermediate medium, or the internal communication between the two components.
  • installed may be a fixed connection or a detachable connection , or integrally connected
  • it can be a mechanical connection or an electrical connection
  • it can be a direct connection, or an indirect connection through an intermediate medium, or the internal communication between the two components.
  • the specific meanings of the above terms in the present invention can be understood according to specific situations.
  • the term “and/or” includes any and all combinations of one or more of the associated listed items.
  • the source terminal and the body terminal of the PMOS transistor MP are both electrically connected to the output terminal of the third current source IB3, the second terminal of the first capacitor C1 and the first terminal of the second capacitor C2, and the The first end of the first capacitor C1, the second end of the bias resistor R1 and the gate end of the PMOS transistor MP are electrically connected to the first end of the crystal, the second end of the crystal, the PMOS transistor MP
  • the drain terminal of the tube MP and the second terminal of the second capacitor C2 are grounded.
  • the first end and the second end of the bias resistor R1, the first capacitor C1 and the second capacitor C2 are defined as from left to right and from top to bottom, that is, the left end and the upper end are the upper plate, right end and lower end of the capacitor. It is the lower plate of the capacitor.
  • the second end of the bias resistor R1, the gate end of the PMOS transistor MP and the first end of the crystal form the first oscillation node A of the oscillation module 20, and the first capacitor C1
  • the second end, the first end of the second capacitor C2 and the source end of the PMOS transistor MP form a second oscillation node B of the oscillation module 20 .
  • the access mode of the crystal is that one end is connected to the node A in the chip through the pad, and the other end is connected to the ground.
  • the resistor and the capacitor are two-terminal devices, but they may also be three-terminal devices in practice.
  • the first clipping module 30 includes a first clipping unit 31 and a second clipping unit 32 .
  • the first limiting unit 31 includes a first NMOS transistor MN1 and a second NMOS transistor MN2.
  • the drain terminal and the gate terminal of the first NMOS transistor MN1 are both electrically connected to the output terminal of the first current source IB1, and the gate terminal of the second NMOS transistor MN2 is electrically connected to the gate terminal of the first NMOS transistor MN1.
  • the source terminal and the body terminal of the first NMOS transistor MN1 and the drain terminal and the body terminal of the second NMOS transistor MN2 are grounded to VSS, and the source terminal of the second NMOS transistor MN2 is electrically connected to the first oscillation node A .
  • the second limiting unit includes a third NMOS transistor MN3.
  • the drain terminal of the third NMOS transistor MN3 and the first terminal of the bias resistor are respectively electrically connected to the output terminal of the second current source IB2, and the source terminal and the body terminal of the third NMOS transistor MN3 are grounded.
  • a bidirectional amplitude-limited single-pin crystal oscillator circuit proposed by the present invention includes an oscillation module electrically connected to a power supply module, a first amplitude limiting module and a second amplitude limiting module; a first oscillation node of the oscillation module is electrically connected to the first amplitude limiting module, and the second oscillation node of the oscillation module is electrically connected to the second amplitude limiting module; the first amplitude limiting module is used for adjusting the amplitude of the first oscillation node A first amplitude limitation is performed, and the second amplitude limiting module is used for performing a second amplitude limitation on the amplitude of the second oscillation node.

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  • Oscillators With Electromechanical Resonators (AREA)

Abstract

提供了一种双向幅值限制的单管脚晶体振荡器电路，包括与供电模块（10）电连接的振荡模块（30）、第一限幅模块（20）及第二限幅模块（40）；振荡模块（30）的第一振荡节点与第一限幅模块（20）电连接，振荡模块（30）的第二振荡节点与第二限幅模块（40）电连接；第一限幅模块（20）用于对第一振荡节点的幅值作第一幅值限定，第二限幅模块（40）用于对第二振荡节点的幅值作第二幅值限定。解决了传统单管脚晶体振荡器幅值的最大值受限制于电源电压从而带来大的电源噪声注入和最小值远低于VSS从而带来频繁触发ESD保护电路易导致芯片烧毁的问题，且电路结构简单，面积较小，可以广泛应用于管脚紧张的SoC设计中，满足了实际应用需求。

Description

一种双向幅值限制的单管脚晶体振荡器电路 技术领域
本发明涉及集成电路设计技术领域，特别是涉及一种双向幅值限制的单管脚晶体振荡器电路。
背景技术
晶体振荡器是数字集成电路的必要组成部分之一，可以等效为电抗元件，且具有极高的品质因数。当石英晶体接入电路中，搭配电容或电感，可以构成电容三点式振荡器或者电感三点式振荡器。目前集成电路中晶体振荡器常采用电容三点式结构，主要是因为片内电感面积很大，电容面积较小而且品质因数较高。
然而，基本型单管脚晶体振荡器的低振荡幅度节点振荡信号的最大值被电源电压限制，从而电源噪声会较大程度恶化相位噪声；高振荡幅度节点振荡信号的最小值只能由VSS限制而间接得到限制，但是高振荡幅度节点振荡信号的最小值远低于VSS，从而导致ESD电路被频繁触发，易导致闩锁效应的发生。
发明内容
为了解决上述问题，本发明的目的是提供一种能够实现振荡信号的双向幅值限制，使振荡器电路获得较好的电源抑制特性，且不会导致芯片失效的双向幅值限制的单管脚晶体振荡器电路。
一种双向幅值限制的单管脚晶体振荡器电路，包括与供电模块电连接的振荡模块、第一限幅模块及第二限幅模块；所述振荡模块的第一振荡节点与所述第一限幅模块电连接，所述振荡模块 的第二振荡节点与所述第二限幅模块电连接；所述第一限幅模块用于对所述第一振荡节点的幅值作第一幅值限定，所述第二限幅模块用于对第二振荡节点的幅值作第二幅值限定。
另外，根据本发明提供的双向幅值限制的单管脚晶体振荡器电路，还可以具有如下附加的技术特征：
进一步地，所述供电模块包括分别与电源输出端电连接的第一电流源、第二电流源及第三电流源。
进一步地，所述振荡模块包括PMOS管、晶体、偏置电阻、第一电容及第二电容；
所述PMOS管的源端和体端均与所述第三电流源的输出端、所述第一电容的第二端及所述第二电容的第一端电连接，所述第一电容的第一端、所述偏置电阻的第二端及所述PMOS管的栅端与所述晶体的第一端电连接，所述晶体的第二端、所述PMOS管的漏端及所述第二电容的第二端接地。
进一步地，所述偏置电阻的第二端、所述PMOS管的栅端与所述晶体的第一端形成所述振荡模块的第一振荡节点，所述第一电容的第二端、所述第二电容的第一端与所述PMOS管的源端形成所述振荡模块的第二振荡节点。
进一步地，所述第一限幅模块包括第一限幅单元及第二限幅单元。
进一步地，所述第一限幅单元包括第一NMOS管及第二NMOS管；
所述第一NMOS管的漏端和栅端均与所述第一电流源的输出端电连接，所述第二NMOS管的栅端与所述第一NMOS管的栅端电连接，所述第一NMOS管的源端和体端及第二NMOS管的漏端及体端接地，所述第二NMOS管的源端与所述第一振荡节点电连 接。
进一步地，所述第二限幅单元包括第三NMOS管；
所述第三NMOS管的漏端及偏置电阻的第一端分别与所述第二电流源的输出端电连接，所述第三NMOS管的源端和体端接地。
进一步地，所述第二限幅模块包括第四NMOS管及第五NMOS管；
所述第五NMOS管的栅端与所述第一振荡节点电连接，第五NMOS管的漏端与所述第二振荡节点电连接，所述第五NMOS管的源端与所述第四NMOS管的栅端和漏端电连接，所述第五NMOS管的体端及所述第四NMOS管的体端和源端接地。
进一步地，所述供电模块包括与PMOS电流镜电连接的基准电流源及电源。
进一步地，所述PMOS电流镜包括第一PMOS管、第二PMOS管、第三PMOS管及第四PMOS管，所述第一PMOS管、第二PMOS管、第三PMOS管及第四PMOS管的源端作为输入端与所述电源电连接，漏端作为输出端，栅极相互连接。
根据本发明提出的双向幅值限制的单管脚晶体振荡器电路，包括与供电模块电连接的振荡模块、第一限幅模块及第二限幅模块；所述振荡模块的第一振荡节点与所述第一限幅模块电连接，所述振荡模块的第二振荡节点与所述第二限幅模块电连接；所述第一限幅模块用于对所述第一振荡节点的幅值作第一幅值限定，所述第二限幅模块用于对第二振荡节点的幅值作第二幅值限定。本发明能够实现振荡信号的双向幅值限制，使振荡器电路获得较好的电源抑制特性，且不会导致芯片失效；解决了现有晶体振荡器的低振荡幅度节点振荡信号的最大值被电源电压限制，从而电源噪声会较大程度恶化相位噪声；高振荡幅度节点振荡信号的最 小值只能由VSS限制而间接得到限制，但是高振荡幅度节点振荡信号的最小值远低于VSS，从而导致ESD电路被频繁触发，易导致闩锁效应的发生的问题，满足了实际应用需求。
附图说明
图1为本发明一实施例提供的双向幅值限制的单管脚晶体振荡器电路的结构框图；
图2为本发明一实施例提供的双向幅值限制的单管脚晶体振荡器电路的电路图；
图3为本发明另一实施例提供的双向幅值限制的单管脚晶体振荡器电路的电路图。
如下具体实施方式将结合上述附图进一步说明本发明。
具体实施方式
为使本发明的目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。附图中给出了本发明的若干实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
需要说明的是，当元件被称为“固设于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。本文所使用的术语“垂直的”、“水平的”、“左”、“右”、“上”、“下”以及类似的表述只是为了说明的目的，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
现有基本型单管脚晶体振荡器的低振荡幅度节点振荡信号的最大值被电源电压限制，从而电源噪声会较大程度恶化相位噪声；高振荡幅度节点振荡信号的最小值只能由VSS限制而间接得到限制，但是高振荡幅度节点振荡信号的最小值远低于VSS，从而导致ESD电路被频繁触发，易导致闩锁效应的发生。
如图1至图2所示，基于上述问题，本发明实施例公开了一种双向幅值限制的单管脚晶体振荡器电路，包括与供电模块10电连接的振荡模块20、第一限幅模块30及第二限幅模块40，所述供电模块10用于向所述振荡电路供能。
具体的，所述振荡模块20的第一振荡节点A与所述第一限幅模块30电连接，所述振荡模块20的第二振荡节点B与所述第二限幅模块40电连接。所述第一限幅模块30用于对所述第一振荡节点A的幅值作第一幅值限定，所述第二限幅模块40用于对第二振荡节点B的幅值作第二幅值限定。其中，所述第一振荡节点A为高振荡幅度节点，该节点连接到芯片管脚；所述第二振荡节点B为低振荡幅度节点。
进一步地，所述供电模块10包括分别与电源VDD输出端电连接的第一电流源IB1、第二电流源IB2及第三电流源IB3，用于 向所述振荡电路提供偏置电流。其中，定义电流源连接VDD的端为流入端即输入端，另一端为流出端即输出端。
进一步地，所述振荡模块20包括PMOS管MP、晶体、偏置电阻R1、第一电容C1及第二电容C2。
所述PMOS管MP的源端和体端均与所述第三电流源IB3的输出端、所述第一电容C1的第二端及所述第二电容C2的第一端电连接，所述第一电容C1的第一端、所述偏置电阻R1的第二端及所述PMOS管MP的栅端与所述晶体的第一端电连接，所述晶体的第二端、所述PMOS管MP的漏端及所述第二电容C2的第二端接地。其中，定义偏置电阻R1、第一电容C1及第二电容C2的第一端及第二端为从左至右、从上至下，即左端及上端为电容的上极板、右端及下端为电容的下极板。
具体的，所述偏置电阻R1的第二端、所述PMOS管MP的栅端与所述晶体的第一端形成所述振荡模块20的第一振荡节点A，所述第一电容C1的第二端、所述第二电容C2的第一端与所述PMOS管MP的源端形成所述振荡模块20的第二振荡节点B。其中，晶体的接入方式为一端通过焊盘接入到片内的节点A，一端接到地。且本实施例中电阻和电容为两端器件，实际中也可以为三端器件。
进一步地，所述第一限幅模块30包括第一限幅单元31及第二限幅单元32。
具体的，所述第一限幅单元31包括第一NMOS管MN1及第二NMOS管MN2。所述第一NMOS管MN1的漏端和栅端均与所述第一电流源IB1的输出端电连接，所述第二NMOS管MN2的栅端与所述第一NMOS管MN1的栅端电连接，所述第一NMOS管MN1的源端和体端及第二NMOS管MN2的漏端及体端接地VSS， 所述第二NMOS管MN2的源端与所述第一振荡节点A电连接。
具体的，所述第二限幅单元包括第三NMOS管MN3。所述第三NMOS管MN3的漏端及偏置电阻的第一端分别与所述第二电流源IB2的输出端电连接，所述第三NMOS管MN3的源端和体端接地。
进一步地，所述第二限幅模块40包括第四NMOS管MN4及第五NMOS管MN5。
所述第五NMOS管MN5的栅端与所述第一振荡节点电连接，第五NMOS管MN5的漏端与所述第二振荡节点B电连接，所述第五NMOS管MN5的源端与所述第四NMOS管MN4的栅端和漏端电连接，所述第五NMOS管MN5的体端及所述第四NMOS管MN4的体端和源端接地。
具体的，当第一电流源IB1、第二电流源IB2及第三电流源IB3正确启动后，第一电流源IB1向第一NMOS管MN1注入电流，第二电流源IB2向第三NMOS管MN3注入电流并产生偏置电压VB，第三电流源IB3向PMOS管MP注入电流。
上电之后，电路直流工作点建立。由于第一振荡节点A的电压必然大于0，第二NMOS管MN2的漏端接VSS，虽然第一NMOS管MN1中有第一电流源IB1的电流流过，但是漏端接VSS的第二NMOS管MN2无直流电流。且通常情况下电容和晶体无任何漏电流，PMOS管MP和第五NMOS管MN5的栅端无漏电流。因此，第一振荡节点A不向第一电容C1、晶体(XTAL)、PMOS管MP、第五NMOS管MN5或第二NMOS管MN2流入任何直流电流，即偏置电阻R1上无直流压降，第一振荡节点A的直流电压与VB相等。PMOS管MP的栅电压为VB，PMOS管MP又流入第三电流源IB3产生的直流电流，PMOS管MP的漏端接VSS，因此PMOS 管MP工作于饱和区，第二振荡节点B的直流电压确定，为VB+VGSP，其中VGSP为PMOS管MP的栅源电压。VB为第三NMOS管MN3的栅源电压VGSN3，该电压连接到第五NMOS管MN5的栅端，但是第五NMOS管MN5的源端与地之间为二极管连接的第四NMOS管MN4，因此第五NMOS管MN5与第四NMOS管MN4无直流电流。
当前初始偏置条件下，电流源启动，振荡器正弦信号的最大值缓慢增大，即第五NMOS管MN5的栅端电压逐渐增大，即与VB之间的差值越来越大。当该最大值达到或者接近第四NMOS管MN4的栅源电压VGSN4与第五NMOS管MN5的栅源电压VGSN5之和时，第五NMOS管MN5与第四NMOS管MN4由截止区快速进入饱和区，第五NMOS管MN5与第四NMOS管MN4中流过对VSS的大电流，该电流由第二振荡节点B流入，即第五NMOS管MN5与第四NMOS管MN4将第二振荡节点B的电压拉低，也可以理解为将第三电流源IB3的电流进行泄放，从而减小注入能量，振荡器没有足够的能量维持幅度进一步增大。
总之，在第一振荡节点A的正弦信号最大值达到VGSN5+VGSN4时，振荡器幅度被限制进一步增加，也即是达到正向幅值限制。在相反的方向上，随着时间增长，振荡器的第一振荡节点A的正弦信号最小值逐渐减小并接近于VSS，当第一振荡节点A的电压达到VSS时，也即第二NMOS管MN2的源端电压为VSS，此时虽然第二NMOS管MN2的栅源电压与第一NMOS管MN1的栅源电压相等，但是第二NMOS管MN2的漏端接VSS，第二NMOS管MN2的漏端电压为VSS-VSS＝0，因此第二NMOS管MN2还是工作于深度线性区，几乎无电流流过第二NMOS管MN2。
进一步地，当第一振荡节点A的电压进一步降低并穿过VSS，此时第二NMOS管MN2的栅源电压大于第一NMOS管MN1的栅源电压，第二NMOS管MN2的漏源电压开始转为正值，第二NMOS管MN2开始进入导通状态，从VSS向第一振荡节点A注入电流。第一振荡节点A接受到方向为向节点A的电流注入，其电压被瞬间抬高，但是振荡器本身具有负向幅值增大的趋势，当两个电压增量达到平衡时，第一振荡节点A的电压达到最小值，也即是达到负向幅值限制。且通常情况下，负向幅度会略低于VSS，但是其与VSS的差的绝对值远小于一个二极管压降，因此不会触发ESD电路中的反偏二极管。
可以理解的，振荡器第一振荡节点A的正弦信号的最大值由第五NMOS管MN5与第四NMOS管MN4进行限制，而不是由第三电流源IB3进入线性区来限制，且第三电流源IB3一直处于饱和区，从而尽可能减小了电源噪声的影响；振荡器第一振荡节点A的正弦信号的最小值由第一NMOS管MN1与第二NMOS管MN2进行限制，而不是当第二振荡节点B降到接近VSS进行限制，第二振荡节点B降到接近VSS必然导致第一振荡节点A的电压最小值远低于VSS从而触发ESD电路，第一NMOS管MN1与第二NMOS管MN2构成的负向幅值限制电路避免了ESD电路频繁触发保护从而引发闩锁效应导致芯片烧毁的风险。解决了传统单管脚晶体振荡器幅值的最大值受限制于电源电压从而带来大的电源噪声注入和最小值远低于VSS从而带来频繁触发ESD保护电路易导致芯片烧毁的问题，电路结构简单，面积较小，易于实现，可以广泛应用于管脚紧张的SoC设计中。
请参阅图3在另一实施例中，所述供电模块包括与PMOS电流镜电连接的基准电流源IREF及电源VDD。
所述PMOS电流镜包括第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3及第四PMOS管MP4，所述第一PMOS管MP1、第二PMOS管MP2、第三PMOS管及MP3第四PMOS管MP4的源端作为输入端与所述电源VDD电连接，漏端作为输出端，栅极相互连接。
具体的，IREF为基准电流，一般由带隙基准电路产生；MP1、MP2、MP3与MP4构成PMOS电流镜。MP2等效于附图2的IB1，IB1的流出端为MP2的漏端，IB1的流入端为MP2的源端；MP3等效于附图2的IB2，IB2的流出端为MP3的漏端，IB2的流入端为MP3的源端；MP4等效于附图2的IB3，IB3的流出端为MP4的漏端，IB3的流入端为MP4的源端。IREF流过二极管连接的MP1，因此MP1的电流为IREF。MP1、MP2、MP3及MP4的栅端互联，体端和源端都连接到电源VDD，因此如果需要设置不同的电流流过MP2、MP3与MP4，则只需要设置不同宽长比的MP2、MP3及MP4即可。晶体XTAL的一端连接第一振荡节点A，另一端接参考地VSS。
需要说明的是，附图3的电路结构只是附图2的通用结构的一种实现形式。实际上存在多种实现形式，都可以作为保护的对象。
本发明提出的一种双向幅值限制的单管脚晶体振荡器电路，包括与供电模块电连接的振荡模块、第一限幅模块及第二限幅模块；所述振荡模块的第一振荡节点与所述第一限幅模块电连接，所述振荡模块的第二振荡节点与所述第二限幅模块电连接；所述第一限幅模块用于对所述第一振荡节点的幅值作第一幅值限定，所述第二限幅模块用于对第二振荡节点的幅值作第二幅值限定。本发明能够实现振荡信号的双向幅值限制，使振荡器电路获得较 好的电源抑制特性，且不会导致芯片失效，解决了现有晶体振荡器的低振荡幅度节点振荡信号的最大值被电源电压限制，从而电源噪声会较大程度恶化相位噪声；高振荡幅度节点振荡信号的最小值只能由VSS限制而间接得到限制，但是高振荡幅度节点振荡信号的最小值远低于VSS，从而导致ESD电路被频繁触发，易导致闩锁效应的发生的问题，满足了实际应用需求。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

  1. 一种双向幅值限制的单管脚晶体振荡器电路，其特征在于，包括与供电模块电连接的振荡模块、第一限幅模块及第二限幅模块；所述振荡模块的第一振荡节点与所述第一限幅模块电连接，所述振荡模块的第二振荡节点与所述第二限幅模块电连接；所述第一限幅模块用于对所述第一振荡节点的幅值作第一幅值限定，所述第二限幅模块用于对第二振荡节点的幅值作第二幅值限定。
  2. 根据权利要求1所述的双向幅值限制的单管脚晶体振荡器电路，其特征在于，所述供电模块包括分别与电源输出端电连接的第一电流源、第二电流源及第三电流源。
  3. 根据权利要求2所述的双向幅值限制的单管脚晶体振荡器电路，其特征在于，所述振荡模块包括PMOS管、晶体、偏置电阻、第一电容及第二电容；
    所述PMOS管的源端和体端均与所述第三电流源的输出端、所述第一电容的第二端及所述第二电容的第一端电连接，所述第一电容的第一端、所述偏置电阻的第二端及所述PMOS管的栅端与所述晶体的第一端电连接，所述晶体的第二端、所述PMOS管的漏端及所述第二电容的第二端接地。
  4. 根据权利要求3所述的双向幅值限制的单管脚晶体振荡器电路，其特征在于，所述偏置电阻的第二端、所述PMOS管的栅端与所述晶体的第一端形成所述振荡模块的第一振荡节点，所述第一电容的第二端、所述第二电容的第一端与所述PMOS管的源端形成所述振荡模块的第二振荡节点。
  5. 根据权利要求4所述的双向幅值限制的单管脚晶体振荡器电路，其特征在于，所述第一限幅模块包括第一限幅单元及第二限幅单元。
  6. 根据权利要求4所述的双向幅值限制的单管脚晶体振荡器电路，其特征在于，所述第一限幅单元包括第一NMOS管及第二NMOS管；
    所述第一NMOS管的漏端和栅端均与所述第一电流源的输出端电连接，所述第二NMOS管的栅端与所述第一NMOS管的栅端电连接，所述第一NMOS管的源端和体端及第二NMOS管的漏端及体端接地，所述第二NMOS管的源端与所述第一振荡节点电连接。
  7. 根据权利要求5所述的双向幅值限制的单管脚晶体振荡器电路，其特征在于，所述第二限幅单元包括第三NMOS管；
    所述第三NMOS管的漏端及偏置电阻的第一端分别与所述第二电流源的输出端电连接，所述第三NMOS管的源端和体端接地。
  8. 根据权利要求6所述的双向幅值限制的单管脚晶体振荡器电路，其特征在于，所述第二限幅模块包括第四NMOS管及第五NMOS管；
    所述第五NMOS管的栅端与所述第一振荡节点电连接，第五NMOS管的漏端与所述第二振荡节点电连接，所述第五NMOS管的源端与所述第四NMOS管的栅端和漏端电连接，所述第五NMOS管的体端及所述第四NMOS管的体端和源端接地。
  9. 根据权利要求1所述的双向幅值限制的单管脚晶体振荡器电路，其特征在于，所述供电模块包括与PMOS电流镜电连接的基准电流源及电源。
  10. 根据权利要求9所述的双向幅值限制的单管脚晶体振荡器电路，其特征在于，所述PMOS电流镜包括第一PMOS管、第二PMOS管、第三PMOS管及第四PMOS管，所述第一PMOS管、第二PMOS管、第三PMOS管及第四PMOS管的源端作为输入端与所述电源电连接，漏端作为输出端，栅极相互连接。
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