CN102881680B - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN102881680B
CN102881680B CN201210239365.0A CN201210239365A CN102881680B CN 102881680 B CN102881680 B CN 102881680B CN 201210239365 A CN201210239365 A CN 201210239365A CN 102881680 B CN102881680 B CN 102881680B
Authority
CN
China
Prior art keywords
antenna
semiconductor
semiconductor element
screen
module
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201210239365.0A
Other languages
English (en)
Other versions
CN102881680A (zh
Inventor
松木浩久
作间正雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Socionext Inc
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Publication of CN102881680A publication Critical patent/CN102881680A/zh
Application granted granted Critical
Publication of CN102881680B publication Critical patent/CN102881680B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q1/00—Details of, or arrangements associated with, antennas
    • H01Q1/12—Supports; Mounting means
    • H01Q1/22—Supports; Mounting means by structural association with other equipment or articles
    • H01Q1/2283—Supports; Mounting means by structural association with other equipment or articles mounted in or on the surface of a semiconductor substrate as a chip-type antenna or integrated with other components into an IC package
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q9/00—Electrically-short antennas having dimensions not more than twice the operating wavelength and consisting of conductive active radiating elements
    • H01Q9/04—Resonant antennas
    • H01Q9/0407—Substantially flat resonant element parallel to ground plane, e.g. patch antenna
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H01L2223/6677—High-frequency adaptations for passive devices for antenna, e.g. antenna included within housing of semiconductor device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04026—Bonding areas specifically adapted for layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/166—Material
    • H01L2924/167—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Variable-Direction Aerials And Aerial Arrays (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
  • Waveguide Aerials (AREA)

Abstract

本发明公开一种半导体器件及其制造方法。半导体器件(半导体模块)包括电路板(模块板)和安装在电路板上的半导体元件。阻挡电磁波的屏蔽层设置在半导体元件的上表面上，并且天线元件设置在屏蔽层的上方。半导体元件和天线元件通过连接部分电连接到彼此。此结构使得半导体器件减小尺寸，并具有电磁波阻挡功能和天线功能。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件及其制造方法。
背景技术
公知一些提供具有屏蔽功能或者天线功能的半导体器件的技术。这种技术的示例包括对安装在电路板上的半导体元件和其他部件屏蔽电磁波，为半导体元件和其他部件安装在上面的电路板提供天线，用屏蔽件覆盖安装在电路板上的半导体元件和其他部件，为电路板的第一表面提供天线，该第一表面在半导体元件和其他部件安装在上面的第二表面的相反侧，并为包括半导体元件和其他部件的封装的背面提供天线。此外，鉴于从天线发射并由天线接收的信号的传播特性而形成导电层以包围信号配线层也是公知的技术(例如，参见日本专利No.4,379,004，国际专利申请的日本国家公报No.2004-519916和日本公开专利公报No.2009-158742、2001-292026和2007-005782)。
例如，设置有用作屏蔽件的屏蔽部件的用作天线的天线部件的模块(包括半导体元件的半导体器件)可以安装在诸如母板的电路板上以构成器件。然而，在此情况下，器件的尺寸可以增大。屏蔽部件和天线部件可以一起集成以构成模块。然而，在此情况下，在模块组装过程中部件处理或者电子连接会变得复杂，并且模块会不能实现期望的性能和可靠性。
发明内容
根据本发明的一个方面，半导体器件包括：电路板；半导体元件，其安装在所述电路板上；屏蔽层，其设置在半导体元件的上表面上；天线元件，其设置在屏蔽层的上方；以及连接部分，其经过屏蔽层，并电连接半导体元件和天线元件。
附图说明
图1图示半导体器件的第一示例结构；
图2图示半导体器件的第二示例结构；
图3图示根据第一实施例的示例半导体模块；
图4A和图4B图示在天线层中形成的示例波导图案；
图5A至图5C图示天线元件和连接部分；
图6A至图6D图示形成根据第一实施例的半导体模块的示例方法；
图7A至图7C图示形成根据第一实施例的半导体模块的示例方法；
图8A至图8C图示形成根据第一实施例的半导体模块的示例方法；
图9图示形成根据第一实施例的半导体模块的示例方法；
图10图示根据第二实施例的示例半导体模块；
图11图示根据第二实施例的示例半导体模块；
图12A至图12C图示形成根据第二实施例的半导体模块的示例方法；
图13A和图13B图示形成根据第二实施例的半导体模块的示例方法；
图14A和图14B图示形成根据第二实施例的半导体模块的示例方法；
图15A和图15B图示形成根据第二实施例的半导体模块的示例方法；
图16A和图16B图示形成根据第二实施例的半导体模块的示例方法；
图17图示另一形式的半导体模块；
图18图示根据第三实施例的示例半导体模块；
图19图示根据第三实施例的示例半导体模块；
图20图示根据第四实施例的示例半导体模块；
图21A和图21B图示根据第四实施例的半导体模块。
具体实施方式
图1图示半导体器件的第一示例结构。图1是具有第一示例结构的半导体器件的示意横截面。
图1中图示的半导体器件(半导体模块)10a包括电路板(模块板)11、半导体元件12、屏蔽层13、天线元件14和连接部分15。
尽管未图示，模块板11在其内部具有预定电路。电路由诸如配线和过孔的导电部分形成。模块板11还具有设置在其顶部和底部表面上的电极垫11a。半导体元件12安装在此模块板11上。在此示例中，凸块12a和电极垫12b设置在半导体元件12的下表面(配线层等形成在上面的电路表面)上，以对应于模块板11的电极垫11a，并且半导体元件12倒装芯片安装在模块板11上，且凸块12a、电极垫12b和结合部分11b置于其间。
屏蔽层13至少形成在如上所述安装在模块板11上的半导体元件12的上表面(半导体衬底的表面)上。屏蔽层13阻挡朝着半导体元件12传播的电磁波，或者阻止在半导体元件12产生的电磁波发射到外部。屏蔽层13由能阻挡电磁波的材料(例如，磁性材料或者金属材料)组成。屏蔽层13例如可以是由磁性颗粒分散在其中的树脂组成的层(板)、由磁性材料组成的磁性层或者由诸如铜(Cu)的金属材料组成的金属层。此外，屏蔽层13可以部分地包括由磁性颗粒分散在其中的树脂组成的板、磁性层或者金属层。在金属层用作屏蔽层13的一部分的情况下，期望金属层例如设置在屏蔽层13的最外表面。
天线元件14设置在屏蔽层13上。天线元件14具有从外部接收电磁波的天线的功能。天线元件14至少包括例如具有形成在其中的预定波导图案(波导)以接收电磁波的一个天线层。天线层可以由Cu或者主要由Cu组成的金属材料组成。天线层可以例如形成在由树脂等组成的介质层的顶部表面或者顶部和底部表面上。形成在顶部和底部表面上的天线层可以通过导电部分而电连接，该导电部分经过置于天线层之间的介质层。
天线元件14通过连接部分15电连接到半导体元件12。在此示例中，连接部分15经过屏蔽层13，以到达半导体元件12的内部，并且天线元件14设置在屏蔽层13上以电连接到连接部分15。这使得半导体元件12和天线元件14能电互连。
在此情况下，连接部分15用作硅通孔(TSV)(through-siliconvia)，其例如经过屏蔽层13和半导体元件12的半导体衬底，并连接到形成在半导体衬底上的配线层内部的导电部分(此处，与模块板11相邻)。
以此方式，安装在模块板11和天线元件14上的半导体元件12通过形成在图1图示的半导体模块10a中的半导体元件12的上表面上的屏蔽层13的导电部分15而电互连。从由天线元件14接收到的预定电磁波得到的电信号(例如，电流)通过连接部分15供应到半导体元件12。屏蔽层13阻止天线元件14接收到的电磁波入射在半导体元件12上，或者阻止在半导体元件12处产生的电磁波发射。在信号发射过程中，天线元件14从模块板11通过半导体元件12和连接部分15接收功率。
以此方式，形成在半导体元件12上的屏蔽层13和设置在屏蔽层13上的天线元件14使得半导体模块10a能具有带有屏蔽功能和天线功能两者的模块结构。与例如具有屏蔽功能的模块在其外部设置有附加天线部分的情况相比，这导致模块尺寸的减小。
尽管在此情况下屏蔽层13仅仅形成在半导体元件12的上表面上，屏蔽层13还可以形成在半导体元件12的侧表面上。例如，当半导体元件12具有比较大的厚度或者当来自外部的电磁波入射在半导体元件12的侧表面上或者从半导体元件12的侧表面发射电磁波不被忽略时，屏蔽层13可以形成在半导体元件12的上表面和侧表面上。
图1图示的连接部分15的位置是示例，并且可以根据半导体元件12的结构和天线元件14的结构而适合地设定。例如，连接部分15可以形成在半导体元件12的外端部。附加地，如图2所示，连接部分15可以形成在半导体元件15的外部。
图2图示半导体器件的第二示例结构。图2是具有第二示例结构的半导体器件的示意横截面。
图2图示的半导体器件(半导体模块)10b包括模块板1、安装在上面的半导体元件12、形成在半导体元件12的上表面上的屏蔽层13、设置在屏蔽层13上的天线元件14和连接部分15。模块板11和天线元件14通过连接部分15电互连。设置在模块板11和天线元件14之间的半导体元件12和连接部分15由密封树脂16密封。
从天线元件14接收到的电磁波得到的电信号从连接部分15通过模块板11供应到半导体元件12。在信号发射过程中，天线元件14从模块板11通过连接部分15而接收功率。
如在半导体模块10a的情况那样，与例如在模块的外部添加天线部分的情况相比，具有上述结构的半导体模块10b的尺寸还可以减小。
现在将更详细地描述半导体模块。
首先，将描述第一实施例。
图3图示根据第一实施例的示例半导体模块。图3是根据第一实施例的半导体模块的示意横截面。
图3图示的半导体模块(半导体器件)100a包括模块板(电路板)110、半导体元件120、屏蔽层130、天线元件140和连接部分150。
尽管未图示，半导体模块100a中的模块板110在其内部具有预定的电路。该电路由诸如配线和过孔的导电部分形成。模块板110还具有用作设置在其顶部和底部表面上的外部连接的端子的电极垫111和112。
半导体元件120安装在模块板110的一个表面上。电极垫121和凸块122设置在半导体元件120的下表面上(具有形成在上面的配线层等的电路表面)，以对应于模块板110的电极垫111，并且半导体元件120在电极垫121、凸块122和结合部分113置于其间情况下倒装芯片安装在模块板111上。底部填充树脂170填充半导体元件120和模块板110之间的空隙。
屏蔽层130例如由含有磁性颗粒的树脂组成，并具有板状形状。屏蔽层130形成在半导体元件120的上表面(半导体衬底的表面)上。屏蔽层130还可以根据半导体元件120的形成而形成在半导体元件120的侧表面上。
天线元件140设置在屏蔽层130上。天线元件140包括第一天线层141、第二天线层142、介质层143和导电部分(过孔)144。
第一天线层141形成在屏蔽层130上，并且第二天线层142形成在第一天线层141的上方，且介质层143置于它们之间。第一天线层141和第二天线层142由Cu或者主要由Cu组成的金属材料组成。第一天线层141和第二天线层142通过导电部分144电互连。导电部分144由Cu、焊料等组成，并经过介质层143。
例如，第一天线层141未图案化，并且第二天线层142具有传播接收到的电磁波的预定波导图案。第二天线层142的波导图案将在以下描述。
天线元件140通过连接部分150而电连接到半导体元件120。连接部分150可以是TSV。此连接部分150经过天线元件140的第一天线层141和第一天线层141下方的屏蔽层130，以到达半导体元件120的内部。连接部分150连接到半导体元件120的预定部分。在此示例中，连接部分150连接到与配线(未图示)链接的电极垫121中的一者。连接部分150的上端连接到天线元件140的导电部分144a(144)。
具有以上描述的结构的半导体模块100a通过由焊料等组成的凸块101电连接到母板300的电极垫301，由此安装在母板300上。
如上所述，预定波导图案形成在半导体模块100a的天线元件140的第二天线层142中。
图4A和图4B图示在天线层中形成的示例波导图案。图4A和图4B是天线层的示例示意平面视图。
形成在图4A和图4B中的天线层400中的波导图案包括槽对401，每个槽对由一对矩形槽(开口；通孔)401a形成，该矩形槽布局成使得其纵向方向彼此相交。图4A图示所谓的多个槽对天线的波导图案。波导图案包括多个平行布置的槽对401。图4B图示所谓径向线槽对天线的波导图案。波导图案包括多个螺旋(虚线所示)布置的槽对401。
槽对401中的每个槽401a的平面尺寸和布局和多个槽对401的布局例如基于天线层400要发射和接收的电磁波的频率(波长)而设计。在信号发射和接收过程中，天线层400通过与槽对401相邻设置的导电部分144或者通过处于中央区域中的导电部分144a(144)而交换电信号。
半导体模块100a中的天线元件140的第二天线层142可以具有类似于在图4A和图4B中图示的天线层400中形成的波导图案的波导图案。
图5A至图5C图示天线元件和连接部分。图5A至图5C是天线元件和连接部分的示意横截面。
图5A图示包括未被图案化的第一天线层141和具有包括形成在其中的槽401a(槽对401)的波导图案的第二天线层142。第一天线层141和第二天线层142通过形成在与槽对410对应的位置处的导电部分144而电互连。位于中央部分处的导电部分144a(144)电连接到连接部分150。
如图5A至图5C图示，中空部分145可以留在导电部分144a的周边的周围，该导电部分144a在中央部分处电连接到连接部分150。
诸如用于将连接部分150与第一天线层141绝缘的绝缘膜的结构或者用于将第一天线层141的边缘与连接部分150的侧表面分开的结构可以设置在连接部分150和第一天线层141之间。
如图5B所示，天线元件不需要在第一天线层141和第二天线层142之间包括导电部分144(除了连接到连接部分150的连接部分144a)，并且第一天线层141和第二天线层142可以电容耦合到彼此以构成天线元件。
如图5C所示，在屏蔽层130是部分地(最外表面)或者全部由例如Cu组成的金属层的情况下，天线元件不需要包括第一天线层141。在此情况下，屏蔽层130、包括导电部分144的介质层143和第二天线层142构成天线元件。即，屏蔽层130代替第一天线层141而用作天线元件的一部分。同样在此情况下，天线元件不需要包括到导电部分144(除了导电部分144a)。
在半导体模块100a中，从天线元件140接收到的电磁波得到的电信号通过连接部分150供应到半导体元件120。在信号发射过程中，天线元件140通过半导体元件120和连接部分150而从模块板110接收功率。
具有上述结构的半导体模块100a安装在母板(电路板)300上。
在半导体模块100a中，屏蔽层130和天线元件140设置在安装在模块板110上的半导体元件120上。此结构导致模块的尺寸的减小。
接着，将参照图6A至图9描述形成根据第一实施例的半导体模块100a的示例方法。
首先，准备图6A中图示的半导体元件120。图6A仅仅图示一个半导体元件120。然而，在此预备阶段，半导体元件120可以是要分切成多个半导体元件120的晶片(以下称为“晶片状态”)。
接着，如图6B所示，屏蔽层130形成在半导体元件120(晶片状态)的上表面(半导体衬底的表面)。随后，第一天线层141形成在屏蔽层130上。此处，屏蔽层130是由磁性颗粒(磁性金属粉末)分散在其中的树脂组成的板。预先生产的这种板结合到半导体元件120的上表面，同时树脂半固化。可选地，包括磁性颗粒分散在其中的树脂的树脂复合膏涂覆到半导体元件120的上表面。板或者膏然后固化以形成屏蔽层130。第一天线层141使用Cu等通过无电镀或者蒸气沉积而形成在屏蔽层130上。
接着，如图6C图示，开口151通过激光照射形成在要形成连接部分150的位置处。开口151经过第一天线层141和屏蔽层130，并到达半导体元件120内部。在此示例中，由激光照射形成的开口151到达通过半导体元件120的下表面(具有形成在其上的配线层等的电路表面)而露出的电极垫121中的一者。
例如如图9所示，此激光照射引起屏蔽层130中的开口151的侧壁部分碳化，造成碳化层133。此处，屏蔽层130由磁性颗粒131分散在其中的的树脂132组成。屏蔽层130在此碳化层133的部分处变成导电，而屏蔽层130在非碳化层133的部分处电绝缘或者高阻抗。此外，此激光照射引起半导体元件120(半导体衬底124)中的开口151的侧壁部分氧化，造成氧化层(未图示)。例如，在半导体衬底123是硅(Si)板的情况下，形成氧化硅(SiO)层。此外，此激光照射可以引起要形成在第一天线层141中的开口151的侧壁部分处的氧化层(未图示)。
在开口151通过激光照射形成之后，可以执行使用氧(O2)等离子体气体的灰化处理。此灰化处理使通过开口151的内表面露出的半导体衬底124的表面氧化或者使在激光照射过程中形成的氧化层稳定，并增大开口151中半导体衬底124的表面的绝缘性能。此灰化处理还可以造成第一天线层141的表面(开口151的上表面和内表面)氧化。
接着，如图6D所示，导电材料施加到开口151中以形成导电部分150。例如，焊料基导电膏施加到开口151中，并回流以形成连接部分150。此时，半导体衬底(图9图示的半导体衬底)和第一天线层141通过形成在开口151的内表面处的半导体衬底和第一天线层141上的氧化层而与连接部分150电绝缘。
接着，如图7A所示，介质层143和导电部分144形成在第一天线层141(晶片状态)上。例如，预先形成包括介质层143的板和经过该板的导电部分144，并结合到第一天线层141。
此板可以例如通过激光照射在由树脂等组成的介质层143中钻通孔，并将焊料基导电膏施加到通孔中以形成导电部分144而形成。此板到第一天线层141的结合和回流处理使得导电部分144连接到第一天线层141和连接部分150。在第一天线层141的表面和连接部分150的表面被氧化的情况下，板可以在还原处理之后结合到第一天线层141。
接着，如图7B所示，具有波导图案(包括如上所述的槽对)的第二天线层142形成在包括导电部分144的介质层143(晶片状态)上。第二天线层142可以例如通过无电镀或者蒸气沉积而在包括导电部分144的介质层143上形成由Cu等组成的层，并通过例如激光照射在该层中形成预定波导图案(槽对401的开口)而形成。可选地，第二天线层142可以使用支撑带而形成。在此情况下，由Cu等组成的层通过无电镀或者蒸气沉积而形成在支撑带上，预定波导图案形成在该层中，并且该层结合到包括导电部分144的介质层143上。天线元件140的形成通过第二天线层142的形成而完成。
此处，包括导电部分144的介质层143形成在第一天线层141上，随后具有预定波导图案的第二天线层142形成在其上。由此，包括介质层143和形成在其上的第二天线层142的板、包括导电部分144和具有形成在其中的预定波导图案的第二天线层142的介质层143可以预先产生，并结合到第一天线层141上。
接着，如图7C所示，凸块122形成在半导体元件120的电极垫121上。各种类型的凸块可以用作凸块122。例如，凸块122可以是柱形凸块、球凸块或者柱电极。例如，凸块122可以在晶片状态下形成在半导体元件120上，随后半导体元件120可以分割成单独的半导体元件120。可选地，凸块120可以在分割之后形成在单独的半导体元件120上。
接着，如图8A所示，结合部分113例如使用焊料基导电膏形成在模块板110的电极垫111上，并且凸块122如上所述形成在上面的半导体元件120暂时安装在模块板110上。随后，如图8B所示，执行回流处理，使得半导体元件120倒装芯片安装在模块板110上。最后，如图8C所示，底部填充树脂170施加到半导体元件120和模块板110之间的空间，并固化。
图3所示的半导体模块100a通过以上步骤而形成。此半导体模块100a安装在母板300上。
在此示例的半导体模块100a中，由磁性颗粒分散在其中的树脂组成的板用作屏蔽层130。在金属层部分地(最外表面)或者全部用作屏蔽层130的情况下，即在屏蔽层130用作天线元件的一部分的情况下，模块还可以通过类似的程序而形成。即，在图6B图示的步骤中，金属层或者包括金属层的屏蔽层130通过电镀或者蒸气沉积而形成在半导体元件120的上表面上。在图6C图示的步骤中，开口151通过激光照射而形成以经过屏蔽层130，并到达半导体元件120的内部。随后，执行使用O2等离子体气体的灰化处理，使得开口151的内表面(半导体元件120的半导体衬底和屏蔽层130)被电绝缘，并且通过施加导电材料而形成连接部分150。随后的步骤可以类似于以上所述的执行。
接着，将描述第二实施例。
图10和图11图示根据第二实施例的示例半导体模块。图10是根据第二实施例的半导体模块的示意横截面。图11是根据第二实施例的示例半导体模块的示意顶视图。此处，图10是沿着图11中的线L1-L1所取的示意横截面。
图10图示的半导体模块(半导体器件)100b包括模块板110、半导体元件120、屏蔽层130、天线元件140、连接部分150和密封树脂160。
如图10所示，半导体元件120倒装芯片安装在模块板110上。此外，电子元件180在由焊料等组成的结合部分113置于其间的情况下安装在模块板110上。电子元件180例如包括诸如电容、电感和电阻的无源部件。连接部分150在其中的一个结合部分113置于其间的情况下设置在模块板110上。安装在模块板110上的半导体元件120、形成在半导体元件120上的屏蔽层130、电子元件180和连接部分150由密封树脂160密封，使得连接部分150的上端通过密封树脂160而露出。包括第一天线层141、包括导电部分144的介质层143和第二天线层142的天线元件140设置在密封树脂160上。连接部分150通过位于连接部分150的上端的第一天线层141(从第一天线层141的其他部分分离)和导电部144a(144)而电连接到第二天线层142。天线元件不需要包括导电部分144(除了导电部分144a)。
例如，如图11所示，多个(此处为三个)半导体元件120安装在模块板110上。屏蔽层130形成在半导体元件120的上表面(半导体衬底的表面)上，并还可以形成在半导体元件120的侧表面上。
连接部分150形成在这个半导体模块100b的大致中央部分中。连接部分150的位置基于半导体元件120和电子元件180的布局而设定。此外，例如可以基于要发射和接收的电磁波的频率、连接部分150的布局和其他条件而设定要形成在天线元件140的第二天线层142中的槽对中槽的尺寸和槽对的布局。
在半导体模块100b中，从天线元件140接收到的电磁波得到的电信号从连接部分150通过模块板110而供应到半导体元件120。在信号发射过程中，天线元件140从模块板110通过连接部分150而接收功率。
具有以上所述结构的半导体元件100b通过由焊料等组成的凸块101而电连接到母版(电路板)300的电极垫301，由此安装在母板300上。
接着，将参照图12A至图16B描述形成根据第二实施例的半导体模块100b的示例方法。
首先，准备如图12A图示的半导体元件120(晶片状态)。接着，如图12B图示，屏蔽层130形成在半导体元件120的上表面(半导体衬底的表面)上。屏蔽层13可以例如是由磁性颗粒分散在其中的树脂组成的板、部分地或者全部地由磁性层形成的板或者部分地或者全部地由金属层形成的板。随后，如图12C所示，凸块122形成在设置在半导体元件120的下表面(具有形成在其上的配线层等的电路表面)上的电极垫121。凸块122可以在晶片状态下形成在半导体元件120上，或者可以形成在通过切割而分开的每个半导体元件120上。在凸块122在晶片状态下形成在半导体元件120上的情况下，半导体元件120在凸块122形成之后分割成多个单独的半导体元件120。
接着，如图13A图示，多个半导体元件120、连接部分150和诸如无源部件的电子元件180安装在模块板110上。此处图示的模块板110由两个在截面彼此结合的模块板110组成。例如，结合部分113形成在模块板110上的电极垫111上，并且凸块122如上所述形成在上面的半导体元件120、连接部分150和电子元件180暂时安装在模块板110上。随后，执行回流处理，使得这些部件安装在模块板110上。
连接部分150还可以通过这样形成：在上面没有安装部件的模块板110上形成掩膜层，该掩膜在要形成连接部分150的位置处具有开口，通过印刷或者电镀将导电材料施加到开口，然后移除掩膜层。具有形成在上面的屏蔽层130的半导体元件120和电子元件180然后安装在如上形成连接部分150的模块板110上。
在具有形成在上面的屏蔽层130的半导体元件120、连接部分150和电子元件180安装在模块板110之后，如图13B所示，底部填充树脂170设置在模块板110和半导体元件120之间。随后，半导体元件120、形成在半导体元件120上的屏蔽层130、连接部分150和电子元件180通过密封树脂160密封。底部填充树脂170的布置可以省略。
接着，如图14A图示，移除密封树脂160的最外表面，使得由密封树脂160覆盖的连接部分150的上端通过密封树脂160而露出。例如，在密封树脂160上执行激光照射，以灰化和移除密封树脂160的最外表面。这使得连接部分150能通过密封树脂160而露出。接着，如图14B所示，光阻掩膜500形成在密封树脂160上连接部分150的周边的周围。光阻掩膜500可以例如通过在连接部分150露出所通过的密封树脂160上形成光阻膜，并通过曝光和显影(图案化)光阻膜而形成。
接着，如图15A图示，由例如Cu组成的第一天线层141通过无电镀或者蒸气沉积而形成。随后，如图15B所示，移除光阻掩膜500，使得第一天线层141具有其中形成在连接部分150上的部分与其他周边部分分开的最终图案。
接着，如图16A图示，包括导电部分144的介质层143和第二天线层142形成在第一天线层141上。此时，例如，包括导电部分144的介质层143形成在第一天线层141上，并且随后，在其上形成具有预定波导图案的第二天线层142。可选地，可以预先生产包括介质层143和形成在上面的第二天线层142的板，介质层143包括导电部分144，并且第二天线层142具有形成在其中的预定波导图案，该板可以结合到第一天线层141上。这完成了天线元件140的形成。最终，如图16B图示，通过切割获得单独的半导体模块100b。
图10图示的半导体模块100b通过以上所述的步骤来形成。此半导体模块100b安装在母板300上。
具有以上所述的结构的半导体模块100b在母板300上的小的空间中设置有屏蔽功能和天线功能两者。为了比较，将参照图17描述其他形式的半导体模块。
在图17图示的半导体器件(电子设备)1000中，具有屏蔽功能的半导体模块1100和天线部分1200通过由焊料等组成的凸块101而电连接到母板300的电极垫301，由此安装在母板300上。
半导体模块1100包括模块板1110、安装在模块板1110上的半导体元件1120、诸如无源部件的电子元件1180和用于阻挡电磁波的金属壳1190。金属壳1190覆盖半导体元件1120和电子元件1180。天线部分1200与半导体模块1100分开地安装在母板300上。半导体模块1100中的半导体元件1120和天线部分1200通过母板300而电互连。
在图17图示的电子设备1000中，半导体元件1120和电子元件1180通过金属壳1190而与电磁波屏蔽，而天线部分1200安装在金属壳1190外侧的母板300上以从外部接收电磁波。由于半导体模块1100和天线部分1200在电子设备1000的不同区域上安装在母板300上，母板300需要比较的空间以实施屏蔽功能和天线功能。
相反，根据第二实施例的半导体模块100b设置有屏蔽功能和天线功能两者，并能在母板300上的小空间中实施这两个功能。
此外，此半导体模块100b不需要部件的复杂处理或者部件之间复杂的电连接。
结构和形成根据第二实施例的结构的方法使得具有期望特性和可靠性的小半导体模块100b能以相对简单的方式形成。
接着，将描述第三实施例。
图18和图19图示根据第三实施例的示例半导体模块。图18是根据第三实施例的半导体模块的示意横截面。图19是根据第三实施例的示例半导体模块的示意顶视图。此处，图18是沿着图19中的线L2-L2所取的示意横截面。
在图18和图19图示的半导体模块(半导体器件)100c中，模块板110和天线元件140的第一天线层141通过第二连接部分150c和其中的一个结合部分113而电互连。在此方面，根据第三实施例的半导体模块100c与根据第二实施例的半导体模块100b(图10和图11)不同。同样在这个根据第三实施例的半导体模块100c中，天线元件不需要包括导电部分144(除了导电部分144a)。
这个半导体模块100c使得从电磁波得到的电信号以不同的频带通过连接部分150c和连接部分150而供应到半导体元件120。例如，MHz范围内的电磁波的电信号可以使用连接部分150由半导体元件120发射和接收，并且GHz范围内的电磁波的电信号可以使用连接部分150c由半导体元件120发射和接收。
连接部分150和150c的位置可以基于半导体元件120和电子元件180的布局而设定。要形成在天线元件140的天线层142中的槽对中的槽的尺寸和槽对的布局例如可以基于要被发射和接收的电磁波的频率、连接部分150和150c的布局和其他条件而设定。
半导体模块100c可以通过参照图12A至图16B描述的用于形成半导体模块100b的类似程序而形成。即，为了形成具有第二连接部分150c的半导体模块100c，第二连接部分150c如图13A图示的步骤中的第一连接部分150那样安装或者形成在模块板110上。随后的步骤可以类似于以上所述地执行。
类似于第二实施例，结构和用于形成根据第三实施例的结构的方法还使得以比较简单的方式形成具有期望特性和可靠性的小半导体模块100c。
接着，将描述第四实施例。
图20、图21A和21B图示根据第四实施例的示例半导体模块。图20示根据第四实施例的示例半导体模块的示意横截面。图21A和图21B是根据第四实施例的示例半导体模块的示意顶视图。此处，图20是沿着图21B中的线L3-L3所取的示意横截面。
图20图示的半导体模块(半导体器件)包括模块板110、半导体元件120、屏蔽层130、天线元件140、连接部分150和密封树脂160。
此半导体模块100d的天线元件140具有以下所述的结构。即，天线元件140包括形成在密封树脂160上的第一天线层141、形成在密封树脂160的侧表面上和第一天线层141的一部分上的介质层142、形成在介质层143上各具有预定波导形状的第二天线层142。
天线元件140的第一天线层141通过连接部分150而电连接到模块板110。介质层143可以例如是树脂层。各种波导图案可以采纳为第二天线层142的形状。波导图案例如包括如图21A和21B图示的线性天线图案。
例如，如图21A图示，每个第二天线层142可以具有单极天线图案。每个单极天线图案的端部通过由焊料等组成的结合部分113d中的一者而电连接到模块板110，并通过模块板110而电连接到相应的半导体元件120。可选地，如图21B所示，每个第二天线层142可以具有倒F形天线图案。每个倒F形天线图案的两个点通过结合部分113d连接到模块板110。
从由此天线图案140接收到的电磁波得到的电信号从连接部分150和结合部分113d通过模块板110供应到半导体元件120。在信号发射过程中，天线元件140通过结合部分113d和连接部分150接收功率。当在设置介质层143和第二天线层142的区域的中央部分中馈送功率时，功率的增益增大。
在根据第四实施例的天线元件140中，第二天线元件层142在介质层143置于之间的情况下设置在第一天线层141的上方。天线元件140通过适合地设计介质层143的介质常数和厚度和第二天线层142的图案的布局和长度而变得能发射和接收电信号。
在具有以上结构的半导体模块100d的天线元件140中，连接到连接部分150的第一天线层141形成在密封树脂160上，并且介质层143和第二天线层142形成在上面。例如，由聚酰亚胺等组成的膜用作介质层143，并且具有天线图案的第二天线层142预先形成在膜上。随后，具有形成在上面的第二天线层141介质层143结合到形成在密封树脂160上的第一天线层141，并结合到密封树脂160的侧表面。第二天线层142的预定端子使用由焊料等组成的结合部分113d而电连接到模块板110。以此方式，获得图20、21A和21B图示的半导体模块100d。
结构和形成根据第四实施例的结构的方法还使得以比较简单的方式形成具有期望特性和可靠性的小半导体模块100d。
根据以上所述的技术，以更简单的方式制造具有期望特性和可靠性的小半导体器件。

Claims (8)

1.一种半导体器件，包括：
电路板；
半导体元件，其安装在所述电路板上；
屏蔽层，其包括树脂并设置在所述半导体元件的上表面上；
天线元件，其设置在所述屏蔽层的上方；
开口，通过所述屏蔽层并到达所述半导体元件的内部；
传导碳化层，布置在所述屏蔽层中的所述开口的侧壁部分上；以及
连接部分，布置在所述开口中并经过所述屏蔽层，并电连接到所述半导体元件和所述天线元件。
2.根据权利要求1所述的半导体器件，其中，所述连接部分包括硅通孔。
3.根据权利要求1或2所述的半导体器件，其中
所述天线元件包括
第一天线层，其设置在所述屏蔽层的上方，
第二天线层，其设置在所述第一天线层的上方，和
介质层，其设置在所述第一天线层和所述第二天线层之间。
4.根据权利要求1或2所述的半导体器件，其中
所述天线元件包括
天线层，其设置在所述屏蔽层的上方，和
介质层，其设置在所述屏蔽层和所述天线层之间。
5.根据权利要求3所述的半导体器件，其中，所述天线元件包括经过所述介质层的导电部分。
6.根据权利要求1所述的半导体器件，其中，所述屏蔽层包括磁性颗粒和树脂。
7.一种制造半导体器件的方法，所述方法包括：
在半导体元件的上表面形成包括树脂的屏蔽层；
通过激光照射形成开口，以通过所述屏蔽层并到达所述半导体元件的内部；
在所述开口中形成连接部分，以经过所述屏蔽层，并电连接到所述半导体元件；
在所述屏蔽层的上方形成天线元件，以电连接到所述连接部分；以及
在形成所述天线元件之后将所述半导体元件安装在电路板上；其中
通过激光照射形成所述开口的过程中，在所述屏蔽层中的所述开口的侧壁部分上形成传导碳化层。
8.根据权利要求7所述的制造半导体器件的方法，其中，所述连接部分包括经过所述半导体元件的硅通孔。
CN201210239365.0A 2011-07-14 2012-07-10 半导体器件及其制造方法 Active CN102881680B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011-155409 2011-07-14
JP2011155409A JP5729186B2 (ja) 2011-07-14 2011-07-14 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
CN102881680A CN102881680A (zh) 2013-01-16
CN102881680B true CN102881680B (zh) 2015-04-29

Family

ID=47482955

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210239365.0A Active CN102881680B (zh) 2011-07-14 2012-07-10 半导体器件及其制造方法

Country Status (3)

Country Link
US (1) US8994153B2 (zh)
JP (1) JP5729186B2 (zh)
CN (1) CN102881680B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5710558B2 (ja) * 2012-08-24 2015-04-30 株式会社東芝 無線装置、それを備えた情報処理装置及び記憶装置
US9461355B2 (en) * 2013-03-29 2016-10-04 Intel Corporation Method apparatus and material for radio frequency passives and antennas
JP6279754B2 (ja) * 2013-12-09 2018-02-14 インテル コーポレイション パッケージングされたダイ用のセラミック上アンテナ
US10624214B2 (en) * 2015-02-11 2020-04-14 Apple Inc. Low-profile space-efficient shielding for SIP module
JP6872313B2 (ja) * 2015-10-13 2021-05-19 リンテック株式会社 半導体装置および複合シート
WO2017110273A1 (ja) * 2015-12-21 2017-06-29 ホシデン株式会社 非接触通信モジュール
JP6622649B2 (ja) * 2015-12-21 2019-12-18 ホシデン株式会社 非接触通信モジュール
JP6933794B2 (ja) * 2016-12-01 2021-09-08 富士通株式会社 光モジュール及び光モジュールの製造方法
WO2018186065A1 (ja) 2017-04-03 2018-10-11 株式会社村田製作所 高周波モジュール
US10679924B2 (en) 2018-03-05 2020-06-09 Win Semiconductors Corp. Semiconductor device with antenna integrated

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6197995A (ja) * 1984-10-19 1986-05-16 ソニー株式会社 スル−ホ−ル型配線基板の製法
US5687062A (en) * 1996-02-20 1997-11-11 Heat Technology, Inc. High-thermal conductivity circuit board
EP1126522A1 (en) 2000-02-18 2001-08-22 Alcatel Packaged integrated circuit with radio frequency antenna
US6717241B1 (en) * 2000-08-31 2004-04-06 Micron Technology, Inc. Magnetic shielding for integrated circuits
DE60239262D1 (de) 2001-03-02 2011-04-07 Nxp Bv Modul und elektronische vorrichtung
US6686649B1 (en) * 2001-05-14 2004-02-03 Amkor Technology, Inc. Multi-chip semiconductor package with integral shield and antenna
US6646328B2 (en) * 2002-01-11 2003-11-11 Taiwan Semiconductor Manufacturing Co. Ltd. Chip antenna with a shielding layer
DE10229542B4 (de) * 2002-07-01 2004-05-19 Infineon Technologies Ag Elektronisches Bauteil mit mehrschichtiger Umverdrahtungsplatte und Verfahren zur Herstellung desselben
JP4379004B2 (ja) 2002-09-11 2009-12-09 セイコーエプソン株式会社 通信アダプタおよび携帯型電子機器
US7180169B2 (en) 2003-08-28 2007-02-20 Matsushita Electric Industrial Co., Ltd. Circuit component built-in module and method for manufacturing the same
JP3895737B2 (ja) * 2004-04-09 2007-03-22 古河電気工業株式会社 多周波共用アンテナ及び小型アンテナ
KR100575086B1 (ko) * 2004-11-11 2006-05-03 삼성전자주식회사 도전성 몰딩 컴파운드를 구비한 반도체 패키지 및 그제조방법
CN101111854B (zh) * 2005-02-14 2012-07-18 松下电器产业株式会社 天线内置半导体存储器模块
JP2006287374A (ja) * 2005-03-31 2006-10-19 Fukui Prefecture ラジアル導波路およびラジアルラインアンテナ
JP2007005782A (ja) 2005-05-27 2007-01-11 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
US7566971B2 (en) 2005-05-27 2009-07-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP4732128B2 (ja) * 2005-11-01 2011-07-27 太陽誘電株式会社 高周波無線モジュール
DE102006007381A1 (de) * 2006-02-15 2007-08-23 Infineon Technologies Ag Halbleiterbauelement für einen Ultraweitband-Standard in der Ultrahochfrequenz-Kommunikation und Verfahren zur Herstellung desselben
JP4833192B2 (ja) 2007-12-27 2011-12-07 新光電気工業株式会社 電子装置
JP2009266979A (ja) 2008-04-24 2009-11-12 Shinko Electric Ind Co Ltd 半導体装置
TWI370530B (en) * 2008-05-21 2012-08-11 Advanced Semiconductor Eng Semiconductor package having an antenna

Also Published As

Publication number Publication date
US20130015564A1 (en) 2013-01-17
JP5729186B2 (ja) 2015-06-03
US8994153B2 (en) 2015-03-31
JP2013021628A (ja) 2013-01-31
CN102881680A (zh) 2013-01-16

Similar Documents

Publication Publication Date Title
CN102881680B (zh) 半导体器件及其制造方法
US20170301632A1 (en) Package and method of manufacturing the same
KR102443287B1 (ko) 스냅-rf 상호연결
TW202331987A (zh) 射頻裝置封裝
TWI483375B (zh) 半導體裝置
KR100612425B1 (ko) 안테나가 내장된 무연 칩 캐리어의 구조 및 제조방법
TWI520231B (zh) 半導體元件以及在膠封之後形成通過互連結構而接地的遮蔽層之方法
US20050046001A1 (en) High-frequency chip packages
TWI605564B (zh) 封裝結構及其製法
US9589908B1 (en) Methods to improve BGA package isolation in radio frequency and millimeter wave products
EP1423877A2 (en) Structure and method for fabrication of a leadless chip carrier with embedded inductor
CN111740212A (zh) 片式天线
US7842546B2 (en) Integrated circuit module and method of packaging same
US10199736B2 (en) Wireless device
CN114566479A (zh) 一种封装模组、其制备方法、基站及电子设备
US11335614B2 (en) Electric component embedded structure
WO2018100912A1 (ja) 高周波モジュール、および通信装置
TWI245380B (en) Semiconductor device
JP2006114623A (ja) 基板モジュール及び印刷配線板並びにこれを用いた電子装置
TW202410295A (zh) 通訊設備的製造方法
CN115701655A (zh) 包含多层级封装衬底的电子装置
CN117178634A (zh) 多层基板、多层基板的制造方法及电子设备
CN118040274A (zh) 一种互联装置及无线通信装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: SUOSI FUTURE CO., LTD.

Free format text: FORMER OWNER: FUJITSU SEMICONDUCTOR CO., LTD.

Effective date: 20150601

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20150601

Address after: Kanagawa

Patentee after: Co., Ltd. Suo Si future

Address before: Kanagawa

Patentee before: Fujitsu Semiconductor Co., Ltd.