CN102820265B - 通过减少主动区的凹陷及移除间隔体以增进晶体管效能 - Google Patents

通过减少主动区的凹陷及移除间隔体以增进晶体管效能 Download PDF

Info

Publication number
CN102820265B
CN102820265B CN201210069383.9A CN201210069383A CN102820265B CN 102820265 B CN102820265 B CN 102820265B CN 201210069383 A CN201210069383 A CN 201210069383A CN 102820265 B CN102820265 B CN 102820265B
Authority
CN
China
Prior art keywords
drain electrode
active region
grid structure
protection
source area
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201210069383.9A
Other languages
English (en)
Other versions
CN102820265A (zh
Inventor
S·弗拉克郝斯基
J·亨治尔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalFoundries Dresden Module One LLC and Co KG
GlobalFoundries Inc
Original Assignee
GlobalFoundries Dresden Module One LLC and Co KG
GlobalFoundries Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by GlobalFoundries Dresden Module One LLC and Co KG, GlobalFoundries Inc filed Critical GlobalFoundries Dresden Module One LLC and Co KG
Publication of CN102820265A publication Critical patent/CN102820265A/zh
Application granted granted Critical
Publication of CN102820265B publication Critical patent/CN102820265B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H01L21/823425—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures manufacturing common source or drain regions between a plurality of conductor-insulator-semiconductor structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明涉及通过减少主动区的凹陷及移除间隔体以增进晶体管效能，基于优异的制程顺序可形成半导体装置的精密晶体管，其中可获得增加紧密隔开栅极结构之间的空间以及减少主动区的材料损失。结果，可省略习知用于描述漏极及源极延伸区之横向外形的偏移间隔体以及可完全移除用于深漏极及源极区的间隔体。

Description

通过减少主动区的凹陷及移除间隔体以增进晶体管效能
技术领域
本揭示内容大体有关于集成电路的制造领域，且更特别的是，有关于包含在早期制造阶段形成之高k值金属栅极的晶体管。
背景技术
复杂集成电路的制造需要提供大量的晶体管组件，这些为复杂电路的主要电路组件。例如，在目前市售复杂集成电路中有数百万个晶体管。一般而言，目前实施多种制程技术，其中对于复杂的电路，例如微处理器、储存芯片、及类似物，鉴于在操作速度及/或耗电量及/或成本效率方面有优异的特性，CMOS技术目前为最有前途的方法。在CMOS电路中，互补晶体管，亦即，p型沟道晶体管及/或n型沟道晶体管，用来形成电路组件，例如反相器及其它逻辑栅，以设计高度复杂的电路总成，例如CPU、储存芯片、及类似物。MOS晶体管或一般的场效应晶体管，不论是n型沟道晶体管还是p型沟道晶体管，都包含所谓的pn结(pn-junction)，其由高度掺杂漏极和源极区与配置于漏极区、源极区间之反向或弱掺杂沟道区的接口形成。沟道区的导电率，亦即，导电沟道的驱动电流能力，由形成于沟道区附近以及用薄绝缘层与其隔开的栅极控制。除了别的以外，沟道区在因施加适当控制电压至栅极而形成导电沟道时的导电率取决于掺杂物浓度、电荷载子的迁移率，以及对于在晶体管宽度方向有给定延伸部份的沟道区，也取决于源极及漏极区之间的距离，它也被称作沟道长度。因此，缩短沟道长度以及减少与其相关的沟道电阻率为增加集成电路操作速度的主要设计准则。
然而，晶体管尺寸的持续微缩(shrinkage)涉及与其相关的多种问题，必须予以解决以免不当地抵消通过持续缩短MOS晶体管之沟道长度所得到的效益。例如，漏极及源极区在垂直方向及横向需要高度精密的掺杂物分布以便考虑到低值的片电阻率及接触电阻率与所欲的沟道可控制性。
在沟道长度减少下，通常漏极及源极区需要浅掺杂物分布，然而为了提供低串联电阻则需要中高掺杂物浓度，接着这导致与减少之晶体管沟道结合的所欲驱动电流。通常用所谓的漏极及源极延伸区(可为在栅极结构下面延伸适当地连接至沟道区的极浅掺杂区)来实现与低整体漏极及源极电阻结合的浅掺杂物分布。另一方面，基于尺寸经适当地制作的侧壁间隔体来调整离开沟道区的增加的横向偏移(lateraloffset)，相较于漏极及源极延伸区，该侧壁间隔体用作植入掩膜供形成有所欲掺杂物浓度及深度增加的实际漏极及源极区。通过适当地选择漏极及源极延伸区的尺寸，从而对于沟道很短的晶体管可维持沟道可控制性同时也提供漏极及源极区至沟道区的连接有想要的低整体串联电阻。结果，对于精密晶体管组件的想要效能，使漏极及源极延伸区与栅极有某一程度的重迭以便得到低临界电压与高电流驱动能力是合乎需要的。漏极及源极延伸区与栅极的重迭产生也被称作密勒电容(Millercapacitance)的特殊电容耦合。通常，基于植入制程来调整所欲的密勒电容，其中可加入漏极及源极掺杂物以便形成漏极及源极延伸区的基本组构，其中随后可基于一序列的退火制程来调整这些区域的最终形状，其中使植入诱发损伤再结晶以及也可能发生某一程度的掺杂物扩散，从而最终决定所得密勒电容。
当持续地减少场效应晶体管的沟道长度时，通常需要增加电容耦合的程度以便维持沟道区的可控制性，这通常需要修改栅极介电材料的厚度及/或材料组合物。例如，对于约80纳米的栅极长度，高效能晶体管可能需要厚度2纳米以下、基于二氧化硅的栅极介电材料，不过这可能导致由热载子注入及电荷载子通过极薄栅极介电材料之直接穿隧(directtunneling)造成的漏电流增加。由于进一步减少基于二氧化硅之栅极介电材料的厚度可能变成与精密集成电路的热功率要求越来越不兼容，尤其是设计用于低功率应用的装置(例如，移动装置及其类似者)，已有人开发其它替代方法增加沟道区的电荷载子迁移率，从而也增强场效应晶体管的整体效能。在此方面极具前途的一个方法是在沟道区中产生某一类型的应变，由于硅中的电荷载子迁移率强烈取决于结晶材料的应变状态。例如，对于有标准晶体组构的硅基沟道区，p型沟道晶体管中的压缩应变分量可产生优异的电洞迁移率，从而增加p型沟道晶体管的切换速度及驱动电流。
用于诱发晶体管沟道区中之所欲应变的有效机构之一是沉积紧邻晶体管的带有高应力材料。为此目的，经常在装置的接触层级(contactlevel)，亦即钝化晶体管及隔开晶体管的层间介电材料，形成金属化系统，这可提供适当的材料，例如形式为带有高应力的氮化硅材料及其类似者，使得内部应力可有效地作用于底下晶体管的沟道区。不过，在精密装置几何中，一般以无孔隙(void-free)方式沉积层间介电材料难以达成，因为紧密隔开栅极结构之间的横向距离是在150纳米及更小的范围内。特别是，结合上述应变诱发机构，在形成带有高应力介电材料时经常产生与沉积有关之不规则性(例如，孔隙)，因为在此情形下，沉积条件显着取决于在沉积介电材料时诱发高内部应力程度(internalstresslevel)的要求。
此外，鉴于减少低功率应用(例如，移动装置及其类似者)的静态及动态漏电流，已有人考虑适当地修改栅极介电材料的材料组合物使得对于栅极介电材料(亦即，用于得到可接受程度的栅极漏电流者)的实质适当厚度还是可实现所欲的高电容耦合。为此目的，已有人开发出材料系统，相较于基于二氧化硅的常用材料(例如，氮氧化硅及其类似者)，它们有明显较高的电介质常数。例如，包括铪、锆、铝及其类似者的介电材料有明显较高的电介质常数，因而被称作高k值介电材料，它们应被理解为有10.0以上之电介质常数的材料。这些高k值介电材料常在早期制造阶段提供，亦即在形成栅极结构时，有可能结合额外的含金属电极材料，用来适当地调整功函数(workfunction)从而调整晶体管的临界电压。由于在装置的进一步加工期间，这些材料对于所遭遇的多种反应制程环境可能很敏感，因此必须确保这些材料的囊封，这通常是通过在图案化复杂栅极层堆栈后立即形成适当的氮化硅间隔体组件于敏感栅极材料的侧壁上来实现。
基本上，上述制程顺序基本上允许提供设计可用于低功率应用的潜在精密半导体装置，然而个别晶体管组件展现或多或少的高效能，例如由于有整体减少的尺寸，例如，以及通过提供高k值介电材料来实现的中低栅极漏电流。然而，结果是在基于上述加工流程所形成的半导体装置中可观察到显着的良率损失，另外整体效能也低于预期，但仍可使用精密晶体管设计及材料组成物于栅极结构中。
以下参考图1a及图1b更详细地描述基于经减少之关键尺寸(例如，40纳米以下之栅极长度)来形成半导体装置的典型复杂制造流程。
图1a示意图示处于极先进制造阶段之半导体装置100的横截面图。如图示，装置100包含基板101与半导体层102，在嵌入绝缘材料(未图示)形成于半导体层102下面时，它们可一起形成SOI(绝缘体上硅)架构。在其它情形下，使用半导体层102与基板101之结晶半导体材料直接接触的块体组构。半导体层102包含多个主动区，这些主动区应被理解为用适当隔离结构(未图示)横向界定以及有一或更多晶体管形成于其中及上方的半导体区。为了便于说明，在图1a，主动区102a被图示成包含晶体管150a、150b。晶体管150a、150b可为p型沟道晶体管或n型沟道晶体管以及包含基于漏极及源极延伸区152e及深漏极及源极区152d来形成的漏极及源极区152。此外，为了改善整体串联电阻，通常在漏极及源极区152中提供金属硅化物材料153。此外，晶体管150a、150b各自包含栅极结构160，接着它包含通常含有高k值介电材料(例如，氧化铪及其类似者)的栅极介电材料161，如上述。此外，应了解，习知电介质组份或物种，例如基于氧化硅的材料、氮氧化硅及其类似者，可实现于栅极绝缘层161中以便提供稳定的接口特性及其类似者。此外，电极材料162，它可包括特定功函数金属物种或其它含金属电极材料(例如，氮化钛、钽、氮化钽及其类似者)，形成于栅极介电材料161上以及也包含大量半导体材料，例如硅。此外，在图示制造阶段中，提供金属硅化物163以便增强栅极结构160的电子特性。此外，如上述，形成侧壁间隔体164以便横向围封敏感的栅极材料，例如栅极介电材料161及电极材料162。为此目的，经常使用密集的氮化硅材料。此外，提供间隔体165，例如由二氧化硅构成者，以及通常有适合加入延伸区152e之漏极及源极掺杂物种的宽度。此外，提供另一间隔体166，例如氮化硅间隔体，以及在图示制造阶段中，有减少的宽度以及在进一步加工之前增加栅极结构160之间的横向距离150x。
可基于以下的制程策略来形成如图1a所示的半导体装置100。通常利用公认有效及复杂的微影、蚀刻、沉积及平坦化技术，通过形成隔离区(例如，沟槽隔离)，来提供主动区102a。之后，结合硬掩膜材料，例如形式为氮化硅及其类似者，提供用于栅极介电层161及电极材料162的适当材料。应了解，如有必要，在提供基于半导体的电极材料之前，可应用图案化制程以及适当的沉积制程以便提供各自符合p型沟道晶体管及n型沟道晶体管之要求的功函数金属物种。在用于图案化材料161、162的复杂制程后，沉积间隔体组件164的内衬材料，有可能结合间隔体165的材料，因而基于例如各向异性蚀刻策略加以图案化，接着是图案化间隔体165。结果，这些图案化制程造成主动区102a大量损失材料因而在完成基本晶体管组态后导致明显的凹陷，如150y所示。基于间隔体组件165，用离子植入形成漏极及源极延伸区152e，有可能结合加入反向掺杂物种，以便局部增加主动区102a的井区掺杂物浓度(welldopantconcentration)，在形成栅极结构160之前可能已调整它的基本掺杂物分布。接下来，例如通过沉积及图案化氮化硅材料接着是另一植入制程，可形成间隔体166，以便加入深漏极及源极区152d的掺杂物种。应了解，间隔体166经装设成可符合用以实作所欲复杂横向及垂直掺杂物分布的要求。然后，在一或更多退火制程期间建立最终掺杂物分布，从而也活化掺杂物种以及使植入诱发损伤再结晶。在某些方法中，通过执行适当蚀刻制程可减少间隔体组件166的宽度以便得到增加的横向距离，如距离150x所示，以便改善用于层间介电材料之后续沉积的条件。就此情形而言，也可能诱发主动区102a损失一些材料，因而也导致最终程度的凹陷150y。之后，应用公认有效之硅化技术以便形成材料153及163，其中通常在任何适当制造阶段，例如在减少间隔体166及其类似者的宽度后立即移除在电极材料162上方的硬掩膜材料。
图1b示意图示处于更进一步制造阶段的装置100。如图示，形成接触层级120的第一介电材料121于主动区102a及栅极结构160上方。如以上所解释的，经常提供形式为带有高应力介电材料(例如，氮化硅材料)的材料121，其基于电浆增强CVD(化学气相沉积)技术来沉积，其中制程参数经调整成可得到所欲的高内部应力。例如，当晶体管150a、150b为p型沟道晶体管时，形成有高内部压缩应力的材料121。一方面，材料121的沉积可提供有高内部应力程度的中厚层以便增强晶体管150a、150b的效能，因而需要特定的制程参数，不过，它可能不提供必要的间隙填充能力以便完全填满在栅极结构160之间的空间。所以，为了密集包装的装置区，即使减少间隔体166的宽度用以得到距离150x，可能因而导致有位于栅极结构160之间的孔隙121v。然而，孔隙121v可能导致装置在进一步加工期间失效，例如在形成及图案化另一层间介电材料122以便形成数个接触开孔(contactopening)123于其中时。就此情形而言，开口123可连接至孔隙121v，然而它可能沿着宽度方向延伸，亦即沿着垂直于图1v之图纸平面的方向，使得在填充接触开孔123时，导电材料也可能沉积于孔隙121v中，从而形成可能使毗邻接触组件短路的嵌入“钨沟道”而导致显着的良率损失。
结果，上述制程策略在形成晶体管150a、150b的最终阶段可能造成显着的良率损失，同时显着凹陷150y也可能导致晶体管效能降低。
鉴于上述情况，本揭示内容有关于数种制造技术及半导体装置，其中可提供包含以40纳米以下之关键尺寸形成之场效应晶体管的半导体装置，同时避免或至少减少上述问题中之一或更多者的影响。
发明内容
一般而言，本揭示内容大体提供数种制造技术及半导体装置，可实现适于给定晶体管组构的优异晶体管效能，对于其它给定晶体管组构则通过修改沉积层间介电材料时的条件同时也减少晶体管之主动区的不当凹陷。为此目的，基于保护内衬材料(protectivelinermaterial)可形成漏极及源极延伸区，有可能结合反向掺杂区或晕圈区域(haloregion)，在进一步加工期间也可使用该保护内衬材料用以形成用来加入深漏极及源极区之漏极及源极掺杂物种的间隔体组件。以此方式，可减少主动区在栅极结构附近的凹陷程度，从而提供优异的晶体管特性，因为，例如减少植入进入点的横向偏移使得施加的植入剂量可减少，尽管如此栅极与延伸区之间仍可得到想要的重迭。此外，由于主动区的材料损失减少，因此通过增加对应金属硅化物区的尺寸，可实现优异的整体串联电阻。此外，由于有带图案的内衬材料，可有效移除用于调整深漏极及源极区之横向分布的附加间隔体组件，从而增加紧密隔开栅极结构之间的空间，接着这可致能例如形式为带有高应力材料之层间介电材料的沉积，而对于其它给定晶体管尺寸不会诱发与沉积有关之不规则性。
揭示于本文之一示范方法是有关于一种形成半导体装置的方法。该方法包括：形成保护内衬于主动区上方以及在该主动区上形成栅极结构，该栅极包含电介质覆盖层。该方法更包括：在该保护内衬存在的情况下，形成漏极及源极延伸区于该主动区中。此外，形成间隔体结构于该保护内衬上。该方法更包括：用该间隔体结构作为蚀刻掩膜来移除该保护内衬之暴露部份。另外，该方法包括：在该间隔体结构存在的情况下，通过在该主动区中形成深漏极及源极区来形成漏极及源极区。
揭示于本文之另一示范方法包括：形成保护内衬于晶体管之主动区上方，其中该保护内衬覆盖形成于该主动区上的栅极结构。该方法更包括：利用通过该保护内衬来加入漏极及源极掺杂物种于该主动区中来形成漏极及源极延伸区。该方法更包括：在该栅极结构之侧壁上形成间隔体组件，以及用该间隔体组件作为植入掩膜来形成漏极及源极区于该主动区中。此外，该方法包括：在形成该漏极及源极区后，移除该间隔体组件与该栅极结构之电介质覆盖层。
揭示于本文之一示范半导体装置包含：形成于基板上方的主动区与形成于该主动区上的栅极结构。该栅极结构包含电极材料与含有高k值介电材料的栅极介电层。该半导体装置更包含保护内衬，其具有形成于该电极材料之侧壁及该栅极介电材料上的第一部份，其中该保护内衬有形成于该主动区上的第二部份。此外，形成漏极及源极区于该主动区中以及形成于该保护内衬附近并与其接触的应变诱发介电材料。
附图说明
本揭示内容的各种具体实施例皆定义于随附权利要求中，阅读以下参考附图的详细说明可更加明白这些具体实施例。
图1a及图1b示意图示半导体装置在各种制造阶段期间的横截面图，其根据习知策略，在形成层间介电材料时，主动区的显着凹陷及与沉积有关之不规则性可能导致装置效能降低；以及
图2a至图2h示意图示半导体装置在各种制造阶段期间的横截面图，其系根据示范具体实施例，藉由避免与沉积有关之不规则性，可形成有优异效能的一或更多晶体管以及有较高的生产良率。
具体实施方式
尽管用如以下详细说明及附图所图解说明的具体实施例来描述本揭示内容，然而应了解，以下详细说明及附图并非旨在限定本揭示内容为所揭示的特定示范具体实施例，而是所描述的具体实施例只是用来举例说明本揭示内容的各种方面，本发明的范畴是由随附的权利要求定义。
本揭示内容大体提供数种基于优异制造策略可形成晶体管的制造技术及半导体装置，对于其它给定设计要求，可导致优异的晶体管效能及较高的生产良率。例如，尤其是在低功率应用中，在考量场效应晶体管的栅极长度时，必须基于小关键尺寸(例如，40纳米及更小)来提供半导体装置的晶体管组件，同时通常栅极结构必须加入精密的栅极材料，例如高k值介电材料。此外，在有高“晶体管密度”的装置区中，在形成装置之接触层级后立即形成用作蚀刻中止材料及/或应变诱发机构的介电层时，可通过省略习知用来加入漏极及源极延伸物种的间隔体组件来增加栅极结构之间的横向距离。此外，也可以高效的方式移除用来决定深漏极及源极区之横向掺杂物分布的间隔体，藉此对于半导体装置的其它给定几何约束可导致优异的沉积条件。
此时参考图2a至图2h更详细地描述其它示范具体实施例，其中必要时也可能参考图1a及图1b。
图2a的横截面图示意图示包含基板201及半导体层202的半导体装置200。如先前说明装置100时所述，基板201与半导体层202可按照装置200之整体概念所要求的来形成SOI组构或块体组构。此外，可用以浅沟槽隔离及其类似者之形式提供的隔离区202c把半导体层202分成多个主动区。为了便于说明，图2a图示单一主动区202a。此外，在此制造阶段中，主动区202a上可形成数个栅极结构260。在此制造阶段中，栅极结构260可包含栅极介电层261，在一些示范具体实施例中，它可包含高k值介电材料，也如以上所述者，接着是一或更多电极材料262(例如，含金属电极材料，未图示)与基于半导体之材料。此外，电介质覆盖层267，例如由二氧化硅构成者，可形成于电极材料262上方。应了解，介电层261与电极材料262可具有任何适当组构按需要用以实现所欲功函数以及因而形成于主动区202a中及上方之晶体管的临界电压。同样，若认为适当或必要时，主动区202a的表面可包含适当半导体合金(未图示)用以调整对应晶体管特性。例如，可只针对一些晶体管提供任何此类半导体合金，例如硅/锗合金，如果任何此类晶体管要求特定的临界电压值时。
如图2a所示的半导体装置200可基于以下制程来形成。在形成隔离区202c(可用微影、蚀刻、沉积、退火及平坦化技术实现)后，根据要形成于主动区202a中及上方之一或更多晶体管的特性，可形成主动区202a的基本掺杂物浓度。为此目的，可应用公认有效的植入技术及掩膜方案。之后，栅极结构260的形成可通过沉积或大体形成用于层261及至少一部份材料262的适当材料，如有必要可予以图案化，以便适当地调整栅极结构260对于其它装置区之其它栅极结构的功函数。在其它情形下，单一电极材料262可能适合用来得到想要的晶体管特性。因此，在沉积材料262及覆盖材料267后，有可能结合其它材料，例如ARC(抗反射涂层)材料及其类似者，可应用复杂图案化制程以便形成有所欲横向尺寸的栅极结构260。例如，在精密应用中，栅极结构260的长度，亦即电极材料262的水平延伸，可等于40纳米及更小。应了解，在一些示范具体实施例中，可提供形式与间隔体结构之蚀刻特性实质相同的覆盖材料267，该间隔体结构可在后期制造阶段提供以便形成深漏极及源极区于主动区202a中。
图2b示意图示有保护内衬2641形式于主动区202a之任何暴露部份及栅极结构260之表面区上的装置200。为此目的，可应用公认有效之沉积技术，例如多层沉积制程、低压CVD(LPCVD)或上述任何组合，以便提供有1至数纳米厚的氮化硅材料。应了解，用于形成高度共形氮化硅材料的任何此类沉积技术在本技艺皆公认有效。
图2c示意图示在一或更多植入制程203、204期间的装置200。例如，在植入制程203期间，漏极及源极掺杂物种可加入主动区202a，从而形成源极及漏极延伸区252e。因此，在植入制程203期间，保护内衬2641存在并且实质决定制程203进入点对于电极材料262的横向偏移。由于高度共形地沉积材料2641，该偏移实质取决于1至数纳米的初始层厚，藉此基于减少之植入剂量，漏极及源极延伸区252e与电极材料262能有想要的重迭。结果，与基于专属偏移间隔体(如图1a及图1b所示之间隔体165)来形成的习知晶体管相比，延伸区252e的所得pn结有减少的浓度梯度，因而可减少栅极诱发的漏极泄露。应了解，在内衬2641存在下，可立即调整其它植入参数，例如植入能量，以便得到想要的穿透深度。
之后，如有必要，可应用另一植入制程204以便加入反向掺杂物种来形成反向掺杂或晕圈区域254，其中应了解，术语反向掺杂是关于漏极及源极延伸区252e的导电类型。此外，就此情形而言，由保护内衬2641提供的减少横向偏移可导致制程204期间的植入能量减少，因而也有助于优异的制程条件。
在植入制程203、204之后，通过沉积间隔体层可继续该加工，在一些示范具体实施例中，该间隔体层可基于与覆盖层267有极类似之蚀刻特性的介电材料来形成。例如，用二氧化硅材料的形式，可提供该间隔体层，其可基于公认有效之沉积技术来沉积。之后，可执行图案化制程，其中保护内衬2641可有效地用作蚀刻中止层以便得到侧壁间隔体组件。
图2d示意图示有间隔体266形成于内衬2641上的半导体装置200。为此目的，如上述，可应用制程顺序。结果，可实现漏极及源极延伸区252e相对于栅极结构260的定位与间隔体组件266的图案化而不会不当地造成主动区202a的材料腐蚀。在一些示范具体实施例中，可执行另一植入制程205a以便加入深漏极及源极区252d的掺杂物种，这可在内衬2641存在下达成，如图2d所示。另一方面，间隔体组件266可定义深漏极及源极区252d的横向分布。在其它示范具体实施例中，在此制造阶段可省略植入制程205a。
图2e示意图示处于更进一步制造阶段的半导体装置200。如图示，可图案化内衬2641(参考图2d)以便移除它的任何暴露部份，藉此形成有第一部份264b形成于栅极结构260之侧壁上的保护内衬或间隔体264而因此局限材料261、262。此外，间隔体或内衬264包含形成于主动区202a上的第二部份264a，亦即延伸区252e，其中部份264a的横向延伸实质取决于间隔体266的宽度。基于“温和的”蚀刻制程可实现内衬2641的图案化(参考图2d)，例如基于湿化学蚀刻化学方法或电浆辅助蚀刻配方，其中有多种选择性蚀刻配方可用来对于二氧化硅及硅材料有选择性地蚀刻氮化硅。在对应蚀刻制程期间，可产生某一程度的凹陷，如250y所示，不过，这明显小于如图1a及图1b所示之半导体装置100主动区102a的显着凹陷。此外，应了解，凹陷250y是通过间隔体266而与栅极材料262横向偏移。
如以上在说明图2d时所述，在加入深漏极及源极区252d后，可执行内衬2641的图案化使得在执行数个掩膜步骤及阻剂移除制程时，该内衬仍可用作有效的蚀刻中止材料，按典型需要供加入用于不同导电型之晶体管的漏极及源极掺杂物。在其它情形下，如图2e所示，在形成保护内衬或间隔体264后，可应用用于形成深漏极及源极区252d的植入制程205b。之后，可应用一或更多退火制程以便调整最终垂直及横向掺杂物分布以及也使植入诱发损伤再结晶。就此情形而言，由于用于形成延伸区252e的植入剂量减少，在掺杂物活化及再结晶方面，可得到优异的效率，尤其是在沟道区251附近。
图2f示意图示处于更进一步制造阶段的装置200，其中可应用蚀刻制程206以便移除间隔体266，其中，如前述，同时可移除电介质覆盖层267。例如，如果组件266、267实质由二氧化硅构成的话，可执行基于氟化氢(HF)的蚀刻制程。就此情形而言，间隔体264可用作有效的蚀刻中止材料，同时对于主动区202a及电极材料262可实现高度的选择性以避免这些组件的不当材料腐蚀。另一方面，在一些示范具体实施例中，蚀刻制程206可同时制备主动区202a的任何暴露表面区以及材料262供后续制程用来形成金属硅化物从而有助于高效的整体制造流程。同时，间隔体结构266的移除可导致栅极结构260之间的距离增加。另一方面，L形间隔体264还可提供高效的硅化掩膜以便决定要形成于漏极及源极区252之金属硅化物材料的横向偏移。
图2g示意图示处于更进一步制造阶段的装置200。如图示，完成晶体管250a、250b的基本组构，亦即形成金属硅化物253于漏极及源极区252以及也形成金属硅化物263于栅极结构260中。为此目的，可应用任何适当硅化技术。如上述，金属硅化物区253的横向偏移实质取决于内衬或间隔体264的部份264a。此外，对于给定几何组构的装置200，可增加栅极结构260之间的横向空间，如横向距离250x所示，这是因为完全移除间隔体组件266(参考图2e)以及没有任何其它间隔体组件，例如用于习知方法形式为间隔体组件165的偏移间隔体(参考图1a、图1b)。结果，在后续沉积制程期间，会遭遇明显较不关键的表面状态，这可导致产生与沉积有关之不规则性的机率显着减少。此外，如图示，相较于习知策略，凹陷250y也明显地较不显着，藉此能够提供厚度增加的金属硅化物区253，接着这可产生优异的接触电阻率。
图2h示意图示处于更进一步制造阶段的装置200。如图示，接触层级220的第一介电层221可形成于主动区202a及栅极结构260上方。由于距离250x增加，可提供有所欲层厚的层221以及产生任何孔隙的机率明显减少，如上述，习知这会因嵌入钨沟道而造成显着的良率损失。因此，基于材料层221能可靠地图案化另一介电材料222以及接着可形成接触开孔，也如以上在说明装置100时所述。应了解，在一些示范具体实施例中，至少可提供有高内部应力程度的材料层221以便进一步增强晶体管250a、250b的效能，其中由于距离250x增加而可提供数量增加的带应力材料，或其中对于给定层厚，可显着减少产生与沉积有关之孔隙的机率。
结果，本揭示内容可提供数种制造技术及半导体装置，其中省略用于描绘漏极及源极延伸区之外形的偏移间隔体以及有效地移除用于形成深漏极及源极区的间隔体可产生最终晶体管几何而大幅放宽用于沉积层间介电材料(例如，带有高应力介电材料)的任何限制。同时，主动区的硅损失明显较低以及更加偏离沟道区，因而也有助于增强电子装置特性。最后，由于可省略例如沉积及图案化偏移间隔体材料的制程步骤，可提高整体制程的总生产量。因此，对于低功率应用，可提供有优异特性和有较高生产良率及总生产量的高效能晶体管。
本领域技术人员基于本说明可明白本揭示内容的其它修改及变体。因此，本说明应被视为仅供图解说明而且目的是用来教导本领域技术人员实施本文提供之教导的一般方式。应了解，应将图示及描述于本文的形式应视为目前为较佳的具体实施例。

Claims (14)

1.一种形成半导体装置的方法，该方法包含下列步骤：
形成保护内衬于主动区上方以及在该主动区上形成栅极结构，该栅极结构包含电介质覆盖层，其中，该保护内衬是形成于该栅极结构上并与该栅极结构接触以及形成于该电介质覆盖层的上表面上并与该电介质覆盖层的该上表面接触；
执行第一离子植入制程，以在该保护内衬存在的情况下，在该主动区中形成漏极及源极延伸区；
形成间隔体结构于该保护内衬上并与该保护内衬接触；
执行第二离子植入制程，以在该间隔体结构存在的情况下，通过在该主动区的暴露部份中形成深漏极及源极区来形成漏极及源极区；
用该间隔体结构作为蚀刻掩膜来移除该保护内衬的暴露部份，以便从而暴露该电介质覆盖层的该上表面以及部份该主动区，以在该漏极及源极区中形成凹陷；
执行共同蚀刻制程以移除该间隔体结构和该电介质覆盖层，其中，该保护内衬的未移除部份作为在该共同蚀刻期间的蚀刻保护材料；以及
在该凹陷下的该漏极及源极区中形成金属硅化物，
其中增加该栅极结构与另一栅极结构之间的横向空间，且该凹陷不显着以提供厚度增加的该金属硅化物。
2.如权利要求1所述的方法，还包含下列步骤：在该栅极结构中形成金属硅化物。
3.如权利要求1所述的方法，还包含下列步骤：形成应变诱发介电材料于该漏极及源极区上方及该栅极结构上方。
4.如权利要求1所述的方法，还包含下列步骤：执行植入制程以便在该保护内衬存在的情况下加入反向掺杂物种。
5.如权利要求1所述的方法，其中，形成该间隔体结构的步骤包括：沉积氧化硅材料及图案化该氧化硅材料以便形成间隔体组件。
6.如权利要求5所述的方法，还包含下列步骤：由氧化硅材料形成该电介质覆盖层。
7.如权利要求1所述的方法，还包含下列步骤：形成有40纳米或更短的栅极长度的该栅极结构。
8.一种形成半导体装置的方法，包含下列步骤：
形成保护内衬在晶体管的主动区上方，该保护内衬覆盖形成在该主动区上的栅极结构，该栅极结构包含电介质覆盖层；
执行第一离子植入制程，以利用通过该保护内衬来加入漏极及源极掺杂物种于该主动区中来形成漏极及源极延伸区；
形成间隔体组件于该保护内衬上并与该保护内衬接触，其中，该间隔体组件作为蚀刻掩膜来图案化该保护内衬，该保护内衬是形成于该栅极结构上并与该栅极结构接触以及形成于该电介质覆盖层的上表面上并与该电介质覆盖层的该上表面接触；
执行第二离子植入制程，以用该间隔体组件作为植入掩膜来形成漏极及源极区于该主动区的暴露部份中；
用该间隔体结构作为蚀刻掩膜来移除该保护内衬的暴露部份，以便从而暴露该电介质覆盖层的该上表面以及部份该主动区，其中，在该漏极及源极区中形成凹陷；
执行共同蚀刻制程，以在形成该漏极及源极区后，移除该间隔体组件与该栅极结构的该电介质覆盖层，其中，该保护内衬的未移除部份作为在该共同蚀刻制程期间的蚀刻保护材料；以及
在该凹陷下的该漏极及源极区中形成金属硅化物，
其中增加该栅极结构与另一栅极结构之间的横向空间，且该凹陷不显着以提供厚度增加的该金属硅化物区。
9.如权利要求8所述的方法，其中，执行该共同蚀刻制程的步骤更包括：制备该漏极及源极区的暴露表面区用以形成金属硅化物于其中。
10.如权利要求8所述的方法，其中，形成该间隔体组件的步骤包括：沉积氧化硅材料于该保护内衬上以及用该保护内衬作为蚀刻中止层来图案化该氧化硅材料。
11.如权利要求8所述的方法，还包含下列步骤：形成该栅极结构以便包含高k值介电材料。
12.如权利要求8所述的方法，其中，在形成该漏极及源极区之前，图案化该保护内衬。
13.如权利要求8所述的方法，其中，在形成该漏极及源极区之后，图案化该保护内衬。
14.如权利要求8所述的方法，还包含下列步骤：在移除该间隔体组件之后，形成应变诱发介电层于该主动区及该栅极结构上方。
CN201210069383.9A 2011-03-16 2012-03-15 通过减少主动区的凹陷及移除间隔体以增进晶体管效能 Expired - Fee Related CN102820265B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102011005641.6 2011-03-16
DE102011005641.6A DE102011005641B4 (de) 2011-03-16 2011-03-16 Verfahren zur Leistungssteigerung in Transistoren durch Reduzierung der Absenkung aktiver Gebiete und durch Entfernen von Abstandshaltern

Publications (2)

Publication Number Publication Date
CN102820265A CN102820265A (zh) 2012-12-12
CN102820265B true CN102820265B (zh) 2016-05-25

Family

ID=46756647

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210069383.9A Expired - Fee Related CN102820265B (zh) 2011-03-16 2012-03-15 通过减少主动区的凹陷及移除间隔体以增进晶体管效能

Country Status (4)

Country Link
US (1) US8822298B2 (zh)
CN (1) CN102820265B (zh)
DE (1) DE102011005641B4 (zh)
TW (1) TWI459564B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103280461B (zh) * 2013-05-23 2016-02-10 电子科技大学 具有槽型结构与硅化物电极的mosfet器件及其制作方法
CN104733309A (zh) * 2013-12-18 2015-06-24 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
US9876110B2 (en) 2014-01-31 2018-01-23 Stmicroelectronics, Inc. High dose implantation for ultrathin semiconductor-on-insulator substrates
CN106684041B (zh) * 2015-11-10 2020-12-08 联华电子股份有限公司 半导体元件及其制作方法
US10381218B1 (en) 2018-05-17 2019-08-13 Micron Technology, Inc. Methods of forming a semiconductor structure and methods of forming isolation structures

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6093594A (en) * 1998-04-29 2000-07-25 Advanced Micro Devices, Inc. CMOS optimization method utilizing sacrificial sidewall spacer
CN1606801A (zh) * 2001-12-19 2005-04-13 先进微装置公司 包括有薄氧化物内衬的半导体装置及其制法
CN1956222A (zh) * 2005-10-27 2007-05-02 松下电器产业株式会社 半导体装置及其制造方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001168323A (ja) * 1999-12-06 2001-06-22 Mitsubishi Electric Corp 半導体装置の製造方法
KR100954875B1 (ko) * 2001-12-19 2010-04-28 어드밴스드 마이크로 디바이시즈, 인코포레이티드 트랜지스터 성능 향상을 위한 복합 스페이서 라이너
US20040256671A1 (en) * 2003-06-17 2004-12-23 Kuo-Tai Huang Metal-oxide-semiconductor transistor with selective epitaxial growth film
DE10335101B4 (de) * 2003-07-31 2010-02-04 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung einer Polysiliziumleitung mit einem Metallsilizidgebiet, das eine Linienbreitenreduzierung ermöglicht
US6908822B2 (en) * 2003-09-15 2005-06-21 Freescale Semiconductor, Inc. Semiconductor device having an insulating layer and method for forming
DE10351006B4 (de) * 2003-10-31 2010-01-21 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines Transistors mit erhöhten Drain- und Source-Gebieten, wobei eine reduzierte Anzahl von Prozessschritten erforderlich ist
US7259050B2 (en) * 2004-04-29 2007-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of making the same
US7321155B2 (en) * 2004-05-06 2008-01-22 Taiwan Semiconductor Manufacturing Co., Ltd. Offset spacer formation for strained channel CMOS transistor
DE102004026142B3 (de) * 2004-05-28 2006-02-09 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Steuern der mechanischen Spannung in einem Kanalgebiet durch das Entfernen von Abstandselementen und ein gemäß dem Verfahren gefertigtes Halbleiterbauelement
DE102004031743B4 (de) * 2004-06-30 2006-10-05 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung einer Epitaxieschicht für erhöhte Drain-und Sourcegebiete durch Entfernen von Oberflächendefekten der anfänglichen Kristalloberfläche
US20060086975A1 (en) * 2004-10-22 2006-04-27 Taiwan Semiconductor Manufacturing Co., Ltd. Device junction structure
US7709317B2 (en) * 2005-11-14 2010-05-04 International Business Machines Corporation Method to increase strain enhancement with spacerless FET and dual liner process
DE102005057074B4 (de) * 2005-11-30 2009-07-23 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Reduzieren von Kristalldefekten in verformten Transistoren durch eine geneigte Voramorphisierung
DE102006009272B4 (de) * 2006-02-28 2013-01-03 Globalfoundries Inc. Verfahren zur Herstellung eines verspannten Transistors durch eine späte Amorphisierung und durch zu entfernende Abstandshalter
DE102006015077B4 (de) * 2006-03-31 2010-12-23 Advanced Micro Devices, Inc., Sunnyvale Transistor mit abgesenkten Drain- und Source-Gebieten und Verfahren zur Herstellung desselben
DE102006019921B4 (de) * 2006-04-28 2010-10-28 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung des Transistors mit eingebetteter Schicht mit Zugverformung mit geringem Abstand zu der Gateelektrode
DE102006019835B4 (de) * 2006-04-28 2011-05-12 Advanced Micro Devices, Inc., Sunnyvale Transistor mit einem Kanal mit Zugverformung, der entlang einer kristallographischen Orientierung mit erhöhter Ladungsträgerbeweglichkeit orientiert ist
US7638402B2 (en) * 2006-12-28 2009-12-29 Texas Instruments Incorporated Sidewall spacer pullback scheme
DE102007015500B4 (de) * 2007-03-30 2009-09-10 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Erzeugen einer Zugverspannung bei einem Halbleiterbauelement durch wiederholtes Anwenden von "Verspannungsgedächtnisverfahren" und Halbleiterbauelement
DE102008049725B4 (de) * 2008-09-30 2012-11-22 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg CMOS-Bauelement mit NMOS-Transistoren und PMOS-Transistoren mit stärkeren verformungsinduzierenden Quellen und Metallsilizidgebieten mit geringem Abstand und Verfahren zur Herstellung des Bauelements
DE102008064671B4 (de) * 2008-11-28 2011-03-10 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines Halbleiterbauelements mit einer Gatestruktur und Erhöhung der Integrität eines Gatestapels mit großem ε durch Schützen einer Beschichtung an der Gateunterseite während des Freilegens der Gateobseite
DE102009035438B4 (de) * 2009-07-31 2013-02-07 Globalfoundries Dresden Module One Llc & Co. Kg Verwendung von Dielektrika mit großem ε als sehr selektive Ätzstoppmaterialien in Halbleiterbauelementen, sowie Halbleiterbauelemente
DE102009047312B4 (de) * 2009-11-30 2011-12-08 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Transistor mit einer Metallgateelektrodenstruktur mit großem ε, die auf der Grundlage eines vereinfachten Abstandshalterschemas hergestellt ist
DE102009047313B4 (de) * 2009-11-30 2012-02-16 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Leistungssteigerung in Transistoren mit einem Metallgatestapel mit großem ε durch eine frühe Implantation der Erweiterungsgebiete
DE102009055393B4 (de) * 2009-12-30 2012-06-14 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren zur Herstellung und Halbleiterbauelement mit besserem Einschluss von empfindlichen Materialien einer Metallgateelektrodenstruktur mit großem ε

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6093594A (en) * 1998-04-29 2000-07-25 Advanced Micro Devices, Inc. CMOS optimization method utilizing sacrificial sidewall spacer
CN1606801A (zh) * 2001-12-19 2005-04-13 先进微装置公司 包括有薄氧化物内衬的半导体装置及其制法
CN1956222A (zh) * 2005-10-27 2007-05-02 松下电器产业株式会社 半导体装置及其制造方法

Also Published As

Publication number Publication date
DE102011005641A1 (de) 2012-09-20
US8822298B2 (en) 2014-09-02
TW201240096A (en) 2012-10-01
DE102011005641B4 (de) 2018-01-04
US20120235215A1 (en) 2012-09-20
TWI459564B (zh) 2014-11-01
CN102820265A (zh) 2012-12-12

Similar Documents

Publication Publication Date Title
CN107887387B (zh) 半导体器件及其制造方法及包括该器件的电子设备
CN101971325B (zh) Nmos晶体管具有凹陷的漏极与源极区而pmos晶体管的漏极与源极区具有硅/锗材料的cmos器件
US8373224B2 (en) Super-junction trench MOSFET with resurf stepped oxides and trenched contacts
CN102077353B (zh) 形成在体衬底上的双栅极与三栅极晶体管及形成该晶体管的方法
CN101809713B (zh) 阻止晶体管栅极电极的预非晶化
TWI453865B (zh) 半導體結構以及其製造方法
US8409947B2 (en) Method of manufacturing semiconductor device having stress creating layer
US9620585B1 (en) Termination for a stacked-gate super-junction MOSFET
TWI449130B (zh) 半導體結構以及其製造方法
CN102820265B (zh) 通过减少主动区的凹陷及移除间隔体以增进晶体管效能
CN105453265A (zh) 具有深沟槽隔离结构的方法及半导体结构
US11094817B2 (en) Drain extended NMOS transistor
US9379104B1 (en) Method to make gate-to-body contact to release plasma induced charging
US9978762B2 (en) Semiconductor device and method of fabricating semiconductor device
US11189721B2 (en) Trench gate trench field plate vertical MOSFET
CN106158797A (zh) 用于包括具有低接触电阻的衬垫硅化物的集成电路制作的工艺
US9178041B2 (en) Power MOSFET and methods for forming the same
US7531872B2 (en) High voltage transistor and method for fabricating the same
US10629734B2 (en) Fabricating method of fin structure with tensile stress and complementary FinFET structure
CN105428241A (zh) 具有屏蔽栅的沟槽栅功率器件的制造方法
CN103531470B (zh) 一种半导体器件以及制作半导体器件的方法
CN105529264B (zh) Ldmos晶体管的形成方法及ldmos晶体管
JP2013179171A (ja) 半導体装置およびその製造方法
CN105742282A (zh) 半导体器件及其制造方法
TW201225180A (en) Semiconductor device having metal gate and manufacturing method thereof

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20160525

Termination date: 20200315