CN102790140A - 封装结构及其制作方法 - Google Patents
封装结构及其制作方法 Download PDFInfo
- Publication number
- CN102790140A CN102790140A CN2011101759716A CN201110175971A CN102790140A CN 102790140 A CN102790140 A CN 102790140A CN 2011101759716 A CN2011101759716 A CN 2011101759716A CN 201110175971 A CN201110175971 A CN 201110175971A CN 102790140 A CN102790140 A CN 102790140A
- Authority
- CN
- China
- Prior art keywords
- layer
- metal
- line layer
- line
- metal base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
- 238000004806 packaging method and process Methods 0.000 title abstract description 13
- 229910052751 metal Inorganic materials 0.000 claims abstract description 142
- 239000002184 metal Substances 0.000 claims abstract description 142
- 239000000084 colloidal system Substances 0.000 claims abstract description 31
- 230000004888 barrier function Effects 0.000 claims description 50
- 238000000059 patterning Methods 0.000 claims description 42
- 238000012856 packing Methods 0.000 claims description 30
- 238000000034 method Methods 0.000 claims description 26
- 239000011248 coating agent Substances 0.000 claims description 13
- 238000000576 coating method Methods 0.000 claims description 13
- 238000007747 plating Methods 0.000 claims description 10
- 238000003825 pressing Methods 0.000 claims description 4
- 230000008878 coupling Effects 0.000 claims description 3
- 238000010168 coupling process Methods 0.000 claims description 3
- 238000005859 coupling reaction Methods 0.000 claims description 3
- 238000005530 etching Methods 0.000 claims description 3
- 238000009713 electroplating Methods 0.000 abstract description 3
- 239000000758 substrate Substances 0.000 abstract 5
- 239000008393 encapsulating agent Substances 0.000 abstract 1
- 239000000463 material Substances 0.000 description 9
- 230000000694 effects Effects 0.000 description 8
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical group [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 5
- 239000010949 copper Substances 0.000 description 5
- 229910052802 copper Inorganic materials 0.000 description 5
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- 150000002739 metals Chemical class 0.000 description 4
- 229910000838 Al alloy Inorganic materials 0.000 description 3
- 229910000881 Cu alloy Inorganic materials 0.000 description 3
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 239000004411 aluminium Substances 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000002360 preparation method Methods 0.000 description 3
- 229910052709 silver Inorganic materials 0.000 description 3
- 239000004332 silver Substances 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000005553 drilling Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
- H01L33/64—Heat extraction or cooling elements
- H01L33/642—Heat extraction or cooling elements characterized by the shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3025—Electromagnetic shielding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
- H01L33/483—Containers
- H01L33/486—Containers adapted for surface mounting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
- H01L33/64—Heat extraction or cooling elements
- H01L33/641—Heat extraction or cooling elements characterized by the materials
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
- Manufacturing Of Printed Wiring (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Led Device Packages (AREA)
Abstract
本发明公开一种封装结构及其制作方法。该封装结构的制作方法包括提供一金属基材。金属基材具有彼此相对的一上表面与一下表面，且上表面上已形成有一种子层。形成一图案化干膜层于金属基材的下表面与种子层上。图案化干膜层暴露出部分种子层。以图案化干膜层为一电镀掩模，以电镀一线路层于图案化干膜层所暴露出的部分种子层上。移除图案化干膜层。接合一芯片至线路层上。芯片与线路层电连接。形成一封装胶体于金属基材上。封装胶体包覆芯片、线路层与部分种子层。移除部分金属基材与部分种子层，以暴露出部分封装胶体。
Description
技术领域
本发明涉及一种封装结构及其制作方法，且特别是涉及一种具有较佳散热效果的封装结构及其制作方法。
背景技术
芯片封装的目的在于保护裸露的芯片、降低芯片接点的密度及提供芯片良好的散热。常见的封装方法是芯片通过打线接合(wire bonding)或覆晶接合(flip chip bonding)等方式而安装至一封装基板，以使芯片上的接点可电连接至封装基板。因此，芯片的接点分布可通过封装基板重新配置，以符合下一层级的外部元件的接点分布。
以目前常用的发光二极管封装结构来说，由于发光二极管芯片在使用前需先进行封装，且发光二极管芯片在发出光线时会产生大量的热能。倘若热能无法逸散而不断地堆积在发光二极管封装结构内，则发光二极管封装结构的温度会持续地上升。如此一来，发光二极管芯片可能会因为过热而导致亮度衰减及使用寿命缩短，严重者甚至造成永久性的损坏。因此，现今采用的发光二极管封装结构都会配置散热块(heat sink)以对发光二极管芯片进行散热。
现有的封装基板主要是由多层图案化导电层与至少一绝缘层所构成，其中绝缘层配置于相邻的两个图案化导电层之间用以达到绝缘的效果。散热块是通过粘着层而固定于封装基板的下表面上。一般来说，发光二极管芯片与封装基板电连接，而发光二极管芯片所产生的热可经由图案化导电层、绝缘层而传递至散热块以进行导热。然而，由于粘着层与绝缘层的导热率较差，所以发光二极管芯片所产生的热经由绝缘层、粘着层而传递至散热块时，会造成热阻(thermal resistance)增加，进而导致导热不易。再者，由于散热块是通过粘着层而贴附于封装基板的下表面，因此整体的封装结构的厚度无法有效降低。因此，如何使发光二极管芯片所产生热能够更有效率地传递至外界且又能降低整体的封装厚度，俨然成为设计者在研发上关注的议题之一。
发明内容
本发明的目的在于提供一种封装结构，具有较佳的散热效果。
本发明的再一目的在于提供一种封装结构的制作方法，用以制作上述的封装结构。
为达上述目的，本发明提出一种封装结构的制作方法。提供一金属基材。金属基材具有彼此相对的一上表面与一下表面，且上表面上已形成有一种子层。形成一图案化干膜层于金属基材的下表面与种子层上，其中图案化干膜层暴露出部分种子层。以图案化干膜层为一电镀掩模，以电镀一线路层于图案化干膜层所暴露出的部分种子层上。移除图案化干膜层。接合一芯片至线路层上，其中芯片与线路层电连接。形成一封装胶体于金属基材上，封装胶体包覆芯片、线路层与部分种子层。移除部分金属基材与部分种子层，以暴露出部分封装胶体。
在本发明的一实施例中，上述的封装结构的制作方法，还包括：在移除图案化干膜层之前，形成一表面处理层于线路层上。
在本发明的一实施例中，上述的移除部分金属基材及部分种子层的方法包括蚀刻步骤。
本发明还提出一种封装结构的制作方法。提供一金属基材。金属基材具有彼此相对的一上表面与一下表面以及一连接上表面与下表面的侧表面，其中上表面、下表面及侧表面上已形成有一种子层。形成一图案化干膜层于金属基材的上表面与下表面上，其中图案化干膜层暴露出位于金属基材的上表面上的部分种子层。以图案化干膜层为一电镀掩模，以电镀一线路层于图案化干膜层所暴露出的部分种子层上。移除图案化干膜层、金属基材以及位于下表面与侧表面上的部分种子层。压合一绝缘层以及一位于绝缘层上的第一金属层于剩余的部分种子层上。绝缘层具有多个开口。线路层与绝缘层及其上的第一金属层分别位于剩余的部分种子层的相对两侧上且呈交替排列。开口暴露出位于线路层下方的部分种子层。形成一第二金属层于开口所暴露出的部分种子层上，其中第二金属层连接部分种子层与第一金属层。移除部分第一金属层及位于线路层下方之外的部分种子层，以暴露出部分绝缘层。接合一芯片至线路层上，其中芯片与线路层电连接。形成一封装胶体，以包覆芯片与线路层，且覆盖部分绝缘层。
在本发明的一实施例中，上述的封装结构的制作方法，还包括：在移除图案化干膜层、金属基材以及位于下表面与侧表面上的部分种子层之前，形成一表面处理层于线路层上。
在本发明的一实施例中，上述的形成第二金属层的步骤，包括：形成一第一干膜层于种子层的一第一表面上，其中第一干膜层覆盖种子层的第一表面与线路层；形成一第二干膜层于第一金属层上，其中第二干膜层暴露出种子层相对于第一表面的一第二表面的部分；以第二干膜层为一电镀掩模，以电镀第二金属层于第二干膜层所暴露出的种子层的部分第二表面；以及移除第一干膜层与第二干膜层，而暴露出线路层与第一金属层。
本发明提出一种封装结构，其包括一金属基材、一线路层、一芯片以及一封装胶体。金属基材具有彼此相对的一上表面与一下表面以及多个连接上表面与下表面的开口。线路层配置于金属基材的上表面上。芯片配置于线路层上且电连接至线路层。封装胶体包覆芯片及线路层，其中封装胶体的一底面与金属基材的上表面实质上齐平，且金属基材的开口暴露出封装胶体的部分底面。
在本发明的一实施例中，上述的封装结构更包括：一表面处理层与一种子层。表面处理层配置于线路层上。种子层配置于金属基材的上表面上，且位于线路层与金属基材之间。
本发明还提出一种封装结构，其包括一绝缘层、一线路层、一第一金属层、一第二金属层、一芯片以及一封装胶体。绝缘层具有彼此相对的一顶表面与一底表面以及多个连接顶表面与底表面的开口。线路层配置于绝缘层的顶表面上，且对应设置于开口的上方，并暴露出部分顶表面。第一金属层配置于绝缘层的底表面上，且暴露出部分顶表面与开口。第二金属层配置于绝缘层的开口内，且连接线路层与第一金属层，其中第二金属层的一侧与绝缘层的顶表面实质上齐平。芯片配置于线路层上且电连接至线路层。封装胶体包覆芯片与线路层，且覆盖绝缘层的部分顶表面。
在本发明的一实施例中，上述的封装结构，更包括一表面处理层以及一种子层。表面处理层配置于线路层上。种子层配置于线路层与第二金属层及部分绝缘层之间。
基于上述，由于本发明是以金属基材做为载体，并通过电镀法(plating)来形成线路层。因此，当将芯片配置于线路层上时，芯片所发出的热可直接经由线路层及金属基材而快速地传递至外界。故，本发明的封装结构可具有较佳的散热效果。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。
附图说明
图1A至图1E为本发明的一实施例的一种封装结构的制作方法的剖面示意图；
图2A至图2I为本发明的另一实施例的一种封装结构的制作方法的剖面示意图。
主要元件符号说明
100、200：封装结构
110、210：金属基材
112、212：上表面
114、214：下表面
116：开口
120、220：种子层
130、230：图案化干膜层
140、240：线路层
150：表面处理层
160、280：芯片
170、285：封装胶体
172：底面
180、296：焊线
212：上表面
214：下表面
216：侧表面
222：第一表面
224：第二表面
250：表面处理层
260：绝缘层
262：顶表面
264：底表面
266：开口
270：第一金属层
275：第二金属层
292：第一干膜层
294：第二干膜层
具体实施方式
图1A至图1E为本发明的一实施例的一种封装结构的制作方法的剖面示意图。请先参考图1A，依照本实施例的封装结构的制作方法，首先，提供一金属基材110。详细来说，本实施例的金属基材110具有彼此相对的一上表面112与一下表面114，且上表面112上已形成有一种子层120。金属基材110的材质包括具有高导热性的金属，例如是铜或铝，合金，例如是铜合金或铝合金，但不以此为限。种子层120例如是一化学铜层，其是通过电镀法电镀于金属基材110的上表面112。
接着，请参考图1B，形成一图案化干膜层130于金属基材110的下表面114与种子层120上，其中图案化干膜层130暴露出部分种子层120，且完全覆盖金属基材110的下表面114。接着，并以图案化干膜层130为一电镀掩模，以电镀一线路层140于图案化干膜层130所暴露出的部分种子层120上。特别是，本实施例可通过图案化干膜层130来控制线路层140的线宽与厚度。在此，线路层140的线宽例如是小于30微米，因此相较于一般线路层的线宽而言，本实施例的线路层140可视为一微细线路层。
接着，请同时参考图1B与图1C，形成一表面处理层150于线路层140上，其中形成表面处理层150的方法例如是再以图案化干膜层130为电镀掩模，以电镀表面处理层150于线路层140上。表面处理层150例如是一镍层、一金层、一银层、一镍钯金层或其他适当的材料层，在此并不加以限制。接着，请再参考图1C，移除图案化干膜层130，以暴露出位于金属基材110的上表面112上的部分种子层120与下表面114。
之后，请参考图1D，接合一芯片160至位于线路层140上的表面处理层150，其中芯片160通过多条焊线180与位于线路层140上的表面处理层150电连接。接着，并形成一封装胶体170于金属基材110上，其中封装胶体170包覆芯片160、这些焊线180、表面处理层150、线路层140与部分种子层120。
最后，请参考图1E，移除部分金属基材110与部分种子层120，以暴露出部分封装胶体170，其中移除部分金属基材110及部分种子层120的方法例如是蚀刻步骤。至此，已完成封装结构100的制作。
在结构上，请再参考图1E，本实施例的封装结构100包括金属基材110、种子层120、线路层140、表面处理层150、芯片160、封装胶体170以及这些焊线180。金属基材110具有彼此相对的上表面112与下表面114以及多个连接上表面112与下表面114的开口114。种子层120配置于金属基材110的上表面112上。线路层140配置于金属基材110的上表面112上，其中种子层120位于线路层140与金属基材110之间。表面处理层150配置于线路层140上。芯片160配置于位于线路层140上的表面处理层150上，且通过这些焊线180与位于线路层140上的表面处理层150电连接。封装胶体170包覆芯片160及线路层140，其中封装胶体170的一底面172与金属基材110的上表面112实质上齐平，且金属基材110的这些开口114暴露出封装胶体170的部分底面172。
由于本实施例是以金属基材110做为载体，并通过电镀法(plating)来形成线路层140。因此，当将芯片160配置于位于线路层140上的表面处理层150上时，芯片160所发出的热可直接经由表面处理层150、线路层140及金属基材110而快速地传递至外界。故，本实施例的封装结构100可具有较佳的散热效果。此外，由于本实施例可通过图案化干膜层130来控制线路层140的线宽与厚度，因此可制作出所需的微细线路层。
值得一提的是，本发明并不限定芯片160与位于线路层140上的表面处理层150的接合形态，虽然此处所提及的芯片160具体化是通过打线接合而电连接至线路层140上方的表面处理层150上。不过，在其他实施例中，芯片160也可通过覆晶接合的方式而电连接至位于线路层140上方的表面处理层150上。由此可知，上述的芯片160与线路层140的接合形态仅为举例说明之用，并非用以限定本发明。
图2A至图2I为本发明的另一实施例的一种封装结构的制作方法的剖面示意图。请先参考图2A，依照本实施例的封装结构的制作方法，首先，提供一金属基材210。详细来说，金属基材210具有彼此相对的一上表面212与一下表面214以及一连接上表面212与下表面214的侧表面216，其中上表面212、下表面214及侧表面216上已形成有一种子层220。金属基材210的材质包括具有高导热性的金属，例如是铜或铝，合金，例如是铜合金或铝合金，但不以此为限。种子层220例如是一化学铜层，其是通过电镀法电镀于金属基材210的上表面212、下表面214及侧表面216上。
接着，请参考图2B，形成一图案化干膜层230于金属基材210的上表面212与下表面214上，其中图案化干膜层230暴露出位于金属基材210的上表面212上的部分种子层220。接着，并以图案化干膜层230为一电镀掩模，以电镀一线路层240于图案化干膜层230所暴露出的部分种子层220上。特别是，本实施例可通过图案化干膜层230来控制线路层240的线宽与厚度。在此，线路层240的线宽例如是小于30微米，因此相较于一般线路层的线宽而言，本实施例的线路层240可视为一微细线路层。
接着，请同时参考图2B与图2C，形成一表面处理层250于线路层240上，其中形成表面处理层250的方法例如是再以图案化干膜层230为电镀掩模，以电镀表面处理层250于线路层240上。表面处理层250例如是一镍层、一金层、一银层、一镍钯金层或其他适当的材料层，在此并不加以限制。
接着，请同时参考图2C与图2D，移除图案化干膜层230、金属基材210以及位于金属基材210的下表面214与侧表面216上的部分种子层220。其中，剩余的种子层220具有彼此相对的一第一表面222与一第二表面224，而线路层240与叠置于线路层240上的表面处理层250是位于种子层220的第一表面222上。
接着，请参考图2E，压合一绝缘层260以及一位于绝缘层260上的第一金属层270于剩余的部分种子层220上，其中绝缘层260及其上的第一金属层270是位于种子层220的第二表面224上，且绝缘层260具有彼此相对的一顶表面262与一底表面264以及多个开口266。详细来说，线路层240与绝缘层260及其上的第一金属层270分别位于剩余的部分种子层220的相对两侧上且呈交替排列，其中绝缘层260的顶表面262连接种子层220的第二表面224。这些开口266暴露出位于线路层240下方的部分种子层220，意即暴露出种子层220的部分第二表面224。在本实施例中，第一金属层270位于绝缘层260的底表面264上，且绝缘层260以及第一金属层270共形设置，而这些开口266的形成方法例如是机械钻孔法或激光钻孔法。
接着，请参考图2F，形成一第一干膜层292于种子层220的第一表面222上以及形成一第二干膜层294于第一金属层270上。其中，第一干膜层292覆盖种子层220的第一表面222与线路层240，而第二干膜层294暴露出种子层220的部分第二表面224。接着，并以第二干膜层294为一电镀掩模，以电镀一第二金属层275于第二干膜层294所暴露出的种子层220的部分第二表面224上，其中第二金属层275连接部分种子层220的第二表面224与第一金属层270。此外，第二金属层275的材质包括具有高导热性的金属，例如是单一金属，例如是铜、铝、银或金，或者是，合金，例如是铜合金或铝合金，但不以此为限。
接着，请参考图2G，移除第一干膜层292与第二干膜层294，而暴露出线路层240、表面处理层250与第一金属层270。
之后，请参考图2H，移除部分第一金属层270及位于线路层240下方之外的部分种子层220，以暴露出绝缘层260的部分顶表面262以及部分底表面264。
最后，请参考图2I，接合一芯片280至位于线路层240上的表面处理层250上，其中芯片280通过多条焊线296与线路层240电连接。接着，并形成一封装胶体285，以包覆芯片280、这些焊线296、表面处理层250与线路层240，且覆盖绝缘层260的部分顶表面262。至此，已完成封装载板200的制作。
在结构上，请再参考图2I，本实施例的封装结构200包括种子层220、线路层240、表面处理层250、绝缘层260、第一金属层270、第二金属层275、芯片280、封装胶体285以及这些焊线296。绝缘层260具有彼此相对的顶表面262与底表面264以及这些连接顶表面262与底表面264的开口266。线路层240配置于绝缘层260的顶表面262上，且对应设置于这些开口266的上方，并暴露出部分顶表面262。表面处理层250配置于线路层240上。第一金属层270配置于绝缘层260的底表面264上，且暴露出这些开口266。第二金属层275配置于绝缘层260的这些开口266内，且连接线路层240与第一金属层270，其中第二金属层275的一侧与绝缘层260的绝缘层260的顶表面262实质上齐平，且种子层220配置于线路层240与第二金属层275及部分绝缘层260之间。芯片280配置于线路层240上，且通过这些焊线296电连接至线路层240。封装胶体285包覆芯片280、表面处理层250与线路层240，且覆盖绝缘层260的部分上表面262。
由于本实施例是先以金属基材210做为载体，通过电镀法(plating)来形成线路层240，且待表面处理层250形成之后，再将金属基材210及部分种子层220移除。如此一来，本实施例的封装结构200因不具有载体，因而可具有较薄的封装厚度。再者，由于芯片280是配置于位于线路层240上的表面处理层250上，且第二金属层275连接线路层240与第一金属层270。因此，芯片280所发出的热可经由表面处理层250、线路层240、种子层220、第二金属层275以及第一金属层270而快速地传递至外界。故，本实施例的封装结构200可具有较佳的散热效果。此外，本实施例可通过图案化干膜层230来控制线路层240的线宽与厚度，以可制作出所需的微细线路层。
值得一提的是，本发明并不限定芯片280与位于线路层240上的表面处理层250的接合形态，虽然此处所提及的芯片280具体化是通过打线接合而电连接至线路层240上方的表面处理层250上。不过，在其他实施例中，芯片280也可通过覆晶接合的方式而电连接至位于线路层240上方的表面处理层250上。由此可知，上述的芯片280与线路层240的接合形态仅为举例说明之用，并非用以限定本发明。
综上所述，由于本发明是以金属基材做为载体，并通过电镀法(plating)来形成线路层。因此，当将芯片配置于线路层上时，芯片所发出的热可直接经由线路层及金属基材而快速地传递至外界。故，本发明的封装结构可具有较佳的散热效果。再者，在另一方面，也可待表面处理层形成之后，再将移除金属基材，并通过压合绝缘层及其上第一金属层与电镀第二金属层的方式来形成具有较佳散热路径的封装结构。如此一来，由于本实施例的封装结构因不具有载体，因而可具有较薄的封装厚度，而芯片所发出的热可经由表面处理层、线路层、第二金属层以及第一金属层而快速地传递至外界，而使本发明的封装结构可具有较佳的散热效果。此外，本发明可通过图案化干膜层来控制线路层的线宽与厚度，以可制作出所需的微细线路层。
虽然结合以上实施例揭露了本发明，然而其并非用以限定本发明，任何所属技术领域中熟悉此技术者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应以附上的权利要求所界定的为准。
Claims (10)
1.一种封装结构的制作方法，包括：
提供一金属基材，该金属基材具有彼此相对的上表面与下表面，且该上表面上已形成有一种子层；
形成一图案化干膜层于该金属基材的该下表面与该种子层上，其中该图案化干膜层暴露出部分该种子层；
以该图案化干膜层为一电镀掩模，以电镀一线路层于该图案化干膜层所暴露出的部分该种子层上；
移除该图案化干膜层；
接合一芯片至该线路层上，其中该芯片与该线路层电连接；
形成一封装胶体于该金属基材上，该封装胶体包覆该芯片、该线路层与部分种子层；以及
移除部分该金属基材与部分该种子层，以暴露出部分该封装胶体。
2.如权利要求1所述的封装结构的制作方法，还包括：
在移除该图案化干膜层之前，形成一表面处理层于该线路层上。
3.如权利要求1所述的封装结构的制作方法，其中移除部分该金属基材及部分该种子层的方法包括蚀刻步骤。
4.一种封装结构的制作方法，包括：
提供一金属基材，该金属基材具有彼此相对的上表面与下表面以及连接该上表面与该下表面的侧表面，其中该上表面、该下表面及该侧表面上已形成有一种子层；
形成一图案化干膜层于该金属基材的该上表面与该下表面上，其中该图案化干膜层暴露出位于该金属基材的该上表面上的部分该种子层；
以该图案化干膜层为一电镀掩模，以电镀一线路层于该图案化干膜层所暴露出的部分该种子层上；
移除该图案化干膜层、该金属基材以及位于该下表面与该侧表面上的部分该种子层；
压合一绝缘层以及一位于该绝缘层上的第一金属层于剩余的部分该种子层上，其中该绝缘层具有多个开口，该线路层与该绝缘层及其上的该第一金属层分别位于剩余的部分该种子层的相对两侧上且呈交替排列，该些开口暴露出位于该线路层下方的部分该种子层；
形成一第二金属层于该些开口所暴露出的部分该种子层上，其中该第二金属层连接部分该种子层与该第一金属层；
移除部分该第一金属层及位于该线路层下方之外的部分该种子层，以暴露出部分该绝缘层；
接合一芯片至该线路层上，其中该芯片与该线路层电连接；以及
形成一封装胶体，以包覆该芯片与该线路层，且覆盖部分该绝缘层。
5.如权利要求4所述的封装结构的制作方法，还包括：
在移除该图案化干膜层、该金属基材以及位于该下表面与该侧表面上的部分该种子层之前，形成一表面处理层于该线路层上。
6.如权利要求4所述的封装结构的制作方法，其中形成该第二金属层的步骤，包括：
形成一第一干膜层于该种子层的第一表面上，该第一干膜层覆盖该种子层的该第一表面与该线路层；
形成一第二干膜层于该第一金属层上，该第二干膜层暴露出该种子层相对于该第一表面的第二表面的部分；
以该第二干膜层为一电镀掩模，以电镀该第二金属层于该第二干膜层所暴露出的该种子层的部分该第二表面；以及
移除该第一干膜层与该第二干膜层，而暴露出该线路层与该第一金属层。
7.一种封装结构，包括：
金属基材，具有彼此相对的上表面与下表面以及多个连接该上表面与该下表面的开口；
线路层，配置于该金属基材的该上表面上；
芯片，配置于该线路层上且电连接至该线路层；以及
封装胶体，包覆该芯片及该线路层，其中该封装胶体的底面与该金属基材的该上表面实质上齐平，且该金属基材的该些开口暴露出该封装胶体的部分该底面。
8.如权利要求7所述的封装结构，还包括：
表面处理层，配置于该线路层上；以及
种子层，配置于该金属基材的该上表面上，且位于该线路层与该金属基材之间。
9.一种封装结构，包括：
绝缘层，具有彼此相对的顶表面与底表面以及多个连接该顶表面与该底表面的开口；
线路层，配置于该绝缘层的该顶表面上，且对应设置于该些开口的上方，并暴露出部分该顶表面；
第一金属层，配置于该绝缘层的该底表面上，且暴露出部分该顶表面与该些开口；
第二金属层，配置于该绝缘层的该些开口内，且连接该线路层与该第一金属层，其中该第二金属层的一侧与该绝缘层的该顶表面实质上齐平；
芯片，配置于该线路层上且电连接至该线路层；以及
封装胶体，包覆该芯片与该线路层，且覆盖该绝缘层的部分该顶表面。
10.如权利要求1所述的封装结构，还包括：
表面处理层，配置于该线路层上；以及
种子层，配置于该线路层与该第二金属层及部分该绝缘层之间。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW100117790 | 2011-05-20 | ||
| TW100117790A TWI445100B (zh) | 2011-05-20 | 2011-05-20 | 封裝結構及其製作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102790140A true CN102790140A (zh) | 2012-11-21 |
| CN102790140B CN102790140B (zh) | 2015-04-01 |
Family
ID=47155493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201110175971.6A Active CN102790140B (zh) | 2011-05-20 | 2011-06-28 | 封装结构及其制作方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US8541881B2 (zh) |
| JP (1) | JP5607092B2 (zh) |
| CN (1) | CN102790140B (zh) |
| TW (1) | TWI445100B (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109346593A (zh) * | 2018-09-19 | 2019-02-15 | 中山市瑞宝电子科技有限公司 | 基于切割技术的陶瓷支架围坝成型方法 |
| CN111007665A (zh) * | 2019-12-25 | 2020-04-14 | 常州欣盛半导体技术股份有限公司 | 一种眼球追踪感测器的线路结构及其加工方法 |
| CN113464871A (zh) * | 2021-06-30 | 2021-10-01 | 江西展耀微电子有限公司 | 灯膜及其制备方法、电子设备 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9246390B2 (en) | 2008-04-16 | 2016-01-26 | Enpirion, Inc. | Power converter with controller operable in selected modes of operation |
| TW201351515A (zh) * | 2012-06-07 | 2013-12-16 | Subtron Technology Co Ltd | 封裝載板及其製作方法 |
| JP2022547457A (ja) * | 2019-09-03 | 2022-11-14 | スリーエム イノベイティブ プロパティズ カンパニー | 光学フィルム及びそのような光学フィルムの製造方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5903052A (en) * | 1998-05-12 | 1999-05-11 | Industrial Technology Research Institute | Structure for semiconductor package for improving the efficiency of spreading heat |
| TW456014B (en) * | 1999-09-07 | 2001-09-21 | Motorola Inc | Semiconductor device and process for manufacturing and packaging a semiconductor device |
| JP2006278914A (ja) * | 2005-03-30 | 2006-10-12 | Aoi Electronics Co Ltd | 半導体装置の製造方法、半導体装置および樹脂封止体 |
| JP2007109914A (ja) * | 2005-10-14 | 2007-04-26 | Sony Corp | 半導体装置の製造方法 |
| CN101179103A (zh) * | 2006-11-06 | 2008-05-14 | 南茂科技股份有限公司 | 发光芯片封装体及其制造方法 |
| CN101359650A (zh) * | 2007-07-31 | 2009-02-04 | 精工爱普生株式会社 | 基板及其制造方法、以及半导体装置及其制造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3166490B2 (ja) | 1994-07-06 | 2001-05-14 | 日立電線株式会社 | Ｂｇａ型半導体装置 |
| JP2001156212A (ja) | 1999-09-16 | 2001-06-08 | Nec Corp | 樹脂封止型半導体装置及びその製造方法 |
| JP2003332508A (ja) * | 2002-05-16 | 2003-11-21 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| JP4073294B2 (ja) * | 2002-11-06 | 2008-04-09 | 三洋電機株式会社 | 回路装置の製造方法 |
| JP4386763B2 (ja) * | 2004-03-05 | 2009-12-16 | ローム株式会社 | 半導体装置 |
| JP4819471B2 (ja) * | 2005-10-12 | 2011-11-24 | 日本電気株式会社 | 配線基板及び配線基板を用いた半導体装置並びにその製造方法 |
| US8507940B2 (en) * | 2010-04-05 | 2013-08-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Heat dissipation by through silicon plugs |
-
2011
- 2011-05-20 TW TW100117790A patent/TWI445100B/zh not_active IP Right Cessation
- 2011-06-28 CN CN201110175971.6A patent/CN102790140B/zh active Active
- 2011-07-19 US US13/186,448 patent/US8541881B2/en not_active Expired - Fee Related
-
2012
- 2012-02-28 JP JP2012041626A patent/JP5607092B2/ja not_active Expired - Fee Related
-
2013
- 2013-05-31 US US13/906,355 patent/US8669142B2/en not_active Expired - Fee Related
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5903052A (en) * | 1998-05-12 | 1999-05-11 | Industrial Technology Research Institute | Structure for semiconductor package for improving the efficiency of spreading heat |
| TW456014B (en) * | 1999-09-07 | 2001-09-21 | Motorola Inc | Semiconductor device and process for manufacturing and packaging a semiconductor device |
| JP2006278914A (ja) * | 2005-03-30 | 2006-10-12 | Aoi Electronics Co Ltd | 半導体装置の製造方法、半導体装置および樹脂封止体 |
| JP2007109914A (ja) * | 2005-10-14 | 2007-04-26 | Sony Corp | 半導体装置の製造方法 |
| CN101179103A (zh) * | 2006-11-06 | 2008-05-14 | 南茂科技股份有限公司 | 发光芯片封装体及其制造方法 |
| CN101359650A (zh) * | 2007-07-31 | 2009-02-04 | 精工爱普生株式会社 | 基板及其制造方法、以及半导体装置及其制造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109346593A (zh) * | 2018-09-19 | 2019-02-15 | 中山市瑞宝电子科技有限公司 | 基于切割技术的陶瓷支架围坝成型方法 |
| CN111007665A (zh) * | 2019-12-25 | 2020-04-14 | 常州欣盛半导体技术股份有限公司 | 一种眼球追踪感测器的线路结构及其加工方法 |
| CN113464871A (zh) * | 2021-06-30 | 2021-10-01 | 江西展耀微电子有限公司 | 灯膜及其制备方法、电子设备 |
| CN113464871B (zh) * | 2021-06-30 | 2023-08-15 | 江西新菲新材料有限公司 | 灯膜及其制备方法、电子设备 |
Also Published As
| Publication number | Publication date |
|---|---|
| US8541881B2 (en) | 2013-09-24 |
| US20120292780A1 (en) | 2012-11-22 |
| CN102790140B (zh) | 2015-04-01 |
| TWI445100B (zh) | 2014-07-11 |
| US20130260512A1 (en) | 2013-10-03 |
| US8669142B2 (en) | 2014-03-11 |
| TW201248741A (en) | 2012-12-01 |
| JP5607092B2 (ja) | 2014-10-15 |
| JP2012244160A (ja) | 2012-12-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102629560B (zh) | 封装载板及其制作方法 | |
| JP5572684B2 (ja) | パッケージキャリア及びその製造方法 | |
| CN102610709B (zh) | 封装载板及其制作方法 | |
| TWI437930B (zh) | 封裝載板及其製作方法 | |
| US8420951B2 (en) | Package structure | |
| CN102610583B (zh) | 封装载板及其制作方法 | |
| CN102790140B (zh) | 封装结构及其制作方法 | |
| CN101789380A (zh) | 内埋芯片封装的结构及工艺 | |
| US7867908B2 (en) | Method of fabricating substrate | |
| CN101937901B (zh) | 线路基板及其制作方法与封装结构 | |
| TWI442526B (zh) | 導熱基板及其製作方法 | |
| CN104916758A (zh) | 形成发光二极管封装的方法 | |
| US8384216B2 (en) | Package structure and manufacturing method thereof | |
| KR20130141175A (ko) | 칩 패키지 및 그 제조 방법 | |
| CN102769075A (zh) | 封装载板及其制作方法 | |
| US20150001570A1 (en) | LED Package and Method of the Same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |