CN102741936A - 五晶体管非易失性存储器单元 - Google Patents

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Abstract

本发明提供一种用于对非易失性存储器NVM单元阵列进行编程的方法，所述NVM单元阵列包含多个NVM单元。所述阵列中的每一NVM单元包含：NMOS控制晶体管，其具有共同连接的源极、漏极和主体区电极以及连接到存储节点的栅极电极；PMOS擦除晶体管，其具有共同连接的源极、漏极和主体区电极以及连接到所述存储节点的栅极电极；NMOS数据晶体管，其具有源极、漏极和主体区电极以及连接到所述存储节点的栅极电极，所述主体区电极连接到共同主体节点；第一NMOS传送栅极晶体管，其具有连接到所述NMOS数据晶体管的所述漏极电极的源极电极、连接到第一阵列位线的漏极电极、连接到所述共同主体节点的主体区电极以及连接到第一阵列字线的栅极电极；以及第二NMOS传送栅极晶体管，其具有连接到所述NMOS数据晶体管的所述源极电极的漏极电极、连接到第二阵列位线的源极电极、连接到所述共同主体节点的主体区电极以及连接到第二阵列字线的栅极电极。所述NVM单元阵列编程方法包括：对于所述NVM单元阵列中的每一NVM单元，将所述NVM单元的所述NMOS控制晶体管、所述PMOS擦除晶体管和所述NMOS数据晶体管的所述源极、漏极、主体区和栅极电极设置为0V；对于所述阵列中被选择用于编程的每一单元，将所述第一阵列字线设置为正禁止电压，同时将所述第一位线设置为0V，或将所述第二阵列字线设置为所述正禁止电压，同时将所述第二位线设置为0V，或进行这两者，同时将所述共同主体节点设置为0V；对于所述阵列中未经选择用于编程的每一单元，将所述第一和第二阵列字线设置为0V，同时将所述第一或第二阵列位线(或这两者)设置为所述正禁止电压或0V，同时将所述共同主体节点设置为0v；使控制电压从0V倾斜上升到最大正控制电压且使擦除电压从0V倾斜上升到最大正擦除电压持续编程时间周期；使所述控制电压从所述最大正控制电压倾斜下降到0V且使所述擦除电压从所述最大正擦除电压倾斜下降到0V；以及使所述阵列中被设置为所述正禁止电压的所有电极返回到0V。

Description

五晶体管非易失性存储器单元
技术领域
本发明涉及集成电路存储器装置，且尤其涉及一种五晶体管非易失性存储器(NVM)单元，其促进NVM单元阵列中的经编程NVM单元的浮动栅极与所述阵列中的未经编程NVM单元的浮动栅极之间的电压差的增大。
背景技术
2007年1月16日颁于抛坡威恩(Poplevine)等人的第7,164,606 B1号美国专利揭示一种全PMOS四晶体管非易失性存储器(NVM)单元，其利用反向福勒-诺德海姆隧穿(reverse Fowler-Nordheim tunneling)来进行编程。
参看图1，如第7,164,606号美国专利所揭示，根据对包含浮动栅极被共同连接的全PMOS四晶体管NVM单元的NVM阵列进行编程的方法，对于所述阵列中待编程的每一单元，使所述单元的所有电极接地。接着，将禁止电压Vn施加到所述单元的读取晶体管Pr的主体连接的源极区Vr、所述单元的擦除晶体管Pe的共同连接的漏极、主体和源极区Ve以及读取晶体管Pr的漏极区Dr。使所述单元的编程晶体管Pw的源极区Vp和漏极区Dp接地。编程晶体管Pw的主体Vnw是任选的；其可接地或其可保持处于禁止电压Vn。对于所述阵列中未经选择用于编程的所有单元，将禁止电压Vn施加到电极Vr、Ve和Dr，且还将禁止电压Vn施加到电极Vp、Dp和Vnw。接着，使所述单元的控制晶体管Pc的控制电压Vc在编程时间Tprog中从0V扫掠到最大编程电压Vcmax。接着，使控制栅极电压Vc从最大编程电压Vcmax倾斜下降到0V。接着，使所述单元的所有电极和禁止电压Vn返回到接地。
如′606专利详细地所描述，其中所揭示的全PMOS四晶体管NVM单元依赖于反向福勒-诺德海姆隧穿来进行编程。也就是说，当全PMOS NVM单元的编程晶体管的浮动栅极电极与所述编程晶体管的漏极、源极和主体电极之间的电势差超过隧穿阈值电压时，电子从漏极和源极电极隧穿到浮动栅极，从而使浮动栅极带负电。
第7,164,606号美国专利的全文特此以引用的方式并入本文中，以提供关于本发明的背景信息。
′606专利所揭示的全PMOS四晶体管NVM单元编程技术提供低电流消耗和简单编程序列两个优点，其中低电流消耗实现在无需高电流电源的情况下同时对大量单元进行编程的能力。然而，如上文所论述，在编程序列期间，将所述阵列中的未经编程NVM单元的读取晶体管Pr和编程晶体管Pw的漏极和源极区设置为固定禁止电压Vn，同时将擦除晶体管Pe的Ve电极设置为禁止电压Vn，且使控制晶体管Pc的Vc电极从0V倾斜上升到Vcmax。因而，在未经编程单元的浮动电极上捕获到负电荷，即使所捕获电荷的量小于在经编程单元的浮动栅极上所捕获的负电荷。这将未经编程单元的浮动栅极的电压电平设置为比经编程单元的浮动栅极的电压电平高约Vn。这意味着经编程单元的浮动栅极与未经编程单元的浮动栅极之间的最大可能电压差是Vn。具有此条件的未经编程单元被称为“受扰单元”。
因此，需要一种NVM单元设计，所述NVM单元设计增大经编程NVM单元与未经编程NVM单元的浮动栅极之间的电压差，但仍保留全PMOS四晶体管NVM单元的优点。
发明内容
本发明提供一种对非易失性存储器(NVM)单元阵列进行编程的方法，所述NVM单元阵列包含多个NVM单元。所述阵列中的每一NVM单元包含：NMOS控制晶体管，其具有共同连接的源极、漏极和主体区电极以及连接到存储节点的栅极电极；PMOS擦除晶体管，其具有共同连接的源极、漏极和主体区电极以及连接到存储节点的栅极电极；NMOS数据晶体管，其具有源极、漏极和主体区电极以及连接到存储节点的栅极电极，主体区电极连接到共同主体节点；第一NMOS传送栅极晶体管，其具有连接到NMOS数据晶体管的漏极电极的源极电极、连接到第一阵列位线的漏极电极、连接到共同主体节点的主体区电极以及连接到第一阵列字线的栅极电极；以及第二NMOS传送栅极晶体管，其具有连接到NMOS数据晶体管的源极电极的漏极电极、连接到第二阵列位线的源极电极、连接到共同主体节点的主体区电极以及连接到第二阵列字线的栅极电极。NVM单元阵列编程方法包括：对于所述阵列中的每一NVM单元，将NVM单元的NMOS控制晶体管、PMOS擦除晶体管和NMOS数据晶体管的源极、漏极、主体区和栅极电极设置为0V；对于所述阵列中被选择用于编程的每一单元，将第一阵列字线设置为正禁止电压且将对应的第一位线设置为0V，或将第二阵列字线设置为正禁止电压且将对应的第二位线设置为0V，或进行这两者，且将共同主体节点设置为0V；对于所述阵列中未经选择用于编程的每一单元，将第一和第二阵列字线设置为0V，同时将第一或第二阵列位线(或这两者)设置为正禁止电压或0V，且将共同主体节点设置为0V；使控制电压从0V倾斜上升到正控制电压且使擦除电压从0V倾斜上升到正擦除电压持续预定义编程时间；使控制电压从正控制电压倾斜下降到0V且使擦除电压从正擦除电压倾斜下降到0V；以及使被设置为正禁止电压的所有电极返回到0V。
在考虑本发明的以下详细描述和附图后，将即刻更全面地理解和了解本发明的特征和优点，所述详细描述和附图陈述其中利用本发明的概念的说明性实施例。
附图说明
图1是说明全PMOS四晶体管NVM单元的示意图。
图2是说明根据本发明的概念的五晶体管NVM单元的实施例的示意图。
图3是说明图1的全PMOS四晶体管NVM单元的剖面图。
图4是说明根据本发明的概念的图2的五晶体管NVM单元的结构实施例的剖面图。
图5是说明根据本发明的概念的图2的五晶体管NVM单元的替代结构实施例的剖面图。
图6是说明包含图2所说明的类型的多个五晶体管NVM单元的NVM单元阵列的实施例的示意图。
具体实施方式
图2展示根据本发明的概念的五晶体管非易失性存储器(NVM)单元200的实施例，其有利地修改图1所示的全PMOS四晶体管NVM单元100。更具体地说，五晶体管NVM单元200用NMOS控制晶体管Nc替换全PMOS单元100的PMOS控制晶体管Pc，NMOS控制晶体管Nc具有接收控制电压Vc的共同连接的源极、漏极和主体区电极；NMOS控制晶体管Nc的栅极电极连接到存储节点Ns。NVM单元200还包含PMOS擦除晶体管Pe，PMOS擦除晶体管Pe具有接收擦除电压Ve的共同连接的源极、漏极和主体区电极；擦除晶体管Pe的栅极电极连接到存储电极Ns。图2的五晶体管NVM单元200用单个NMOS数据晶体管Nd替换图1的全PMOS NVM单元100的PMOS读取晶体管Pr和PMOS编程晶体管Pw，NMOS数据晶体管Nd使其栅极电极连接到存储节点Ns。五晶体管NVM单元200还包含第一NMOS传送栅极晶体管PG1和第二NMOS传送栅极晶体管PG2。第一NMOS传送栅极晶体管PG1连接在数据晶体管Nd的源极电极与第一NVM单元阵列位线B1之间；第一NMOS传送栅极晶体管PG1的栅极电极连接到第一NVM单元阵列字线W1。第二NMOS传送栅极晶体管PG2连接在数据晶体管Nd的漏极电极与第二NVM单元阵列位线B2之间；第二NMOS传送栅极晶体管PG2的栅极电极连接到第二NVM单元阵列字线W2。数据晶体管Nd、第一NMOS传送栅极晶体管PG1和第二NMOS传送栅极晶体管的主体区电极共同连接以接收主体区编程电压Vpw。
图3展示图1的全PMOS四晶体管NVM单元100的剖面，其中在PMOS晶体管之间具有大N阱间隔。图4展示图2的五晶体管NVM单元200的剖面。如在图3和4中由垂直虚线所示，图2的五晶体管NVM单元200具有比图1的全PMOS NVM单元100更紧凑的设计。图4还展示出，图2的NVM单元的NMOS控制晶体管Nc构建在隔离的P阱400中。图4进一步展示出，NVM单元200的NMOS数据晶体管Nd、第一NMOS传送栅极晶体管PG1和第二NMOS传送栅极晶体管PG2的主体(衬底)区是经由P衬底402而共同连接。图5展示NVM单元200的替代实施例的剖面，其中NMOS数据晶体管Nd、第一NMOS传送栅极晶体管PG1和第二NMOS传送栅极晶体管PG2的共同连接的主体区形成在隔离的P阱500中。图5的替代实施例中的垂直虚线展示出，其具有与图4的实施例的大小相同的大小，且因此，比图3的全PMOS单元更紧凑。
图6展示并入到NVM单元阵列600中的上文关于图2所描述的类型的多个五晶体管NVM单元200。
参看图2和6，用于阵列600中的五晶体管NVM单元200的编程、擦除和读取序列如下：
编程序列
将单元200的所有电极设置为0V。对于阵列600中经选择以进行编程的所有单元，将第一阵列字线W1设置为正禁止电压Vn且将对应的第一阵列位线B1设置为0V，或将第二阵列字线W2设置为正禁止电压Vn且将对应的第二位线B2设置为0V，或进行这两者；还将主体区电极Vpw设置为0V。对于阵列600中未经选择以进行编程的所有单元200，将第一阵列字线W1和第二阵列字线W2两者设置为0V且将第一阵列位线B1或第二阵列位线B2或这两者设置为正禁止电压Vn或0V；将主体区电极Vpw设置为0V。接下来，使控制电压Vc从0V倾斜上升到正最大控制电压Vcmax且使擦除电压从0V倾斜上升到正最大擦除电压Vemax，并保持这两个电压持续预定义编程时间Tprog。与用于全PMOS NVM单元100的编程序列相比，现在使擦除电压Ve连同控制电压Vc一起倾斜上升，以便防止使形成在隔离的P阱与N阱(见图3和4)之间的PN二极管正向偏压。接着，使控制电压Vc从最大正控制电压Vcmax倾斜下降到0V且使擦除电压Ve从最大正擦除电压Vemax倾斜下降到0V。接着，使所述阵列中被设置为正禁止电压Vn的所有单元电极返回到0V。
在上述步骤之后，编程序列完成，而在所述阵列的未经编程单元中没有扰乱条件。
擦除序列
对于阵列600中待擦除的每一NVM单元200，使擦除电压Ve从0V倾斜上升到最大正擦除电压Vemax且保持此电压Vemax持续预定义擦除时间Terase；接着，使擦除电压Ve从最大正擦除电压Vemax倾斜下降到0V。将所述单元的所有其它电极设置为0V。
读取序列
对于阵列600中待读取的每一NVM单元200，将第一阵列字线W1和第二阵列字线W2设置为正禁止电压Vn且将第一阵列位线B1和第二阵列位线B2设置为约1V的电压差(例如，足以能够读取单元电流且同时防止对经编程单元造成扰乱的电压)。将所述单元的所有其它电极设置为0V。
所属领域的技术人员将了解，编程、擦除和读取序列中所利用的电压电平将取决于NVM单元的晶体管中所利用的栅极氧化物的厚度。举例来说，对于60到
Figure BDA00001986355900051
的栅极氧化物厚度，Vn～＝3.3V，Vcmax＝Vemax～＝10V，其中Tprog＝Terase～＝20-50毫秒。对于
Figure BDA00001986355900052
的栅极氧化物厚度，Vn～＝5.0V，Vcmax＝Vemax～＝16V，其中Tprog＝Terase～＝20-50毫秒。
参看图2，将第一NMOS传送晶体管PG1和第二NMOS传送晶体管PG2添加到NVM单元200会允许NMOS数据晶体管Nd的漏极和源极区在编程序列期间对于未经编程单元是浮动的，如上文所述，这与在图1的全PMOS NVM单元100的情况下被设置为固定电压Vn相反。这允许数据晶体管Nd的漏极和源极区上升到高于Vn电平，这是因为在编程序列期间分别使控制电压Vc和擦除电压Ve从0V倾斜上升到Vcmax和Vemax。因而，很少或没有负电荷被捕获到未经编程NVM单元的浮动栅极。因此，未经编程单元保持其初始电压条件(通常是在擦除序列之后的条件，所述擦除序列是在编程序列之前执行)，所述初始电压条件通常处于比经编程NVM单元的电平高Vn以上的电平。这意味着经编程NVM单元的浮动栅极与未经编程NVM单元的浮动栅极之间的最大可能电压差通常大于Vn。具有此条件的未经编程单元通常被称为非受扰单元。由于在五晶体管NVM单元200的情况下经编程NVM单元的浮动栅极与未经编程NVM单元的浮动栅极之间的电压差大于全PMOS NVM单元100的情况下的差，故与NVM单元100相比，NVM单元200具有优良的噪声容限和数据保持时间。同时，五晶体管NVM单元200仍保留图1的全PMOS NVM单元100的反向福勒-诺德海姆隧穿编程技术的优点。
应理解，已借助实例而提供了上文所描述的本发明的特定实施例，且在不脱离如所附权利要求书及其等效物中所表达的本发明的范围的情况下，所属领域的技术人员可想到其它修改。

Claims (7)

1.一种非易失性存储器NVM单元，其包括：
NMOS控制晶体管，其具有共同连接的源极、漏极和主体区电极以及连接到存储节点的栅极电极；
PMOS擦除晶体管，其具有共同连接的源极、漏极和主体区电极以及连接到所述存储节点的栅极电极；
NMOS数据晶体管，其具有源极、漏极和主体区电极以及连接到所述存储节点的栅极电极，所述主体区电极连接到共同主体节点；
第一NMOS传送栅极晶体管，其具有连接到所述NMOS数据晶体管的所述漏极电极的源极电极、漏极电极、连接到所述共同主体节点的主体区电极以及栅极电极；
以及
第二NMOS传送栅极晶体管，其具有连接到所述NMOS数据晶体管的所述源极电极的漏极电极、源极电极、连接到所述共同主体节点的主体区电极以及栅极电极。
2.一种对非易失性存储器NVM单元进行编程的方法，所述NVM单元包括：NMOS控制晶体管，其具有共同连接的源极、漏极和主体电极以及连接到存储节点的栅极电极；PMOS擦除晶体管，其具有共同连接的源极、漏极和主体区电极以及连接到所述存储节点的栅极电极；NMOS数据晶体管，其具有源极、漏极和主体区电极以及连接到所述存储节点的栅极电极，所述主体区电极连接到共同主体节点；第一NMOS传送栅极晶体管，其具有连接到所述NMOS数据晶体管的所述漏极电极的源极电极、连接到第一阵列位线的漏极电极、连接到所述共同主体节点的主体区电极以及连接到第一阵列字线的栅极电极；以及第二NMOS传送栅极晶体管，其具有连接到所述NMOS数据晶体管的所述源极电极的漏极电极、连接到第二阵列位线的源极电极、连接到所述共同主体节点的主体区电极以及连接到第二阵列字线的栅极电极，所述NVM单元编程方法包括：
将所述NVM单元的所述NMOS控制晶体管、所述PMOS擦除晶体管和所述NMOS数据晶体管的所述源极、漏极、主体区和栅极电极设置为0V；
将所述第一阵列字线设置为正禁止电压且将所述第一阵列位线设置为0V，或将所述第二阵列字线设置为所述正禁止电压且将所述第二阵列位线设置为0V，或进行这两者，同时将所述共同主体节点设置为0V；
使控制电压从0V倾斜上升到最大正控制电压且使擦除电压从0V倾斜上升到最大正擦除电压持续预定义编程时间；
使所述控制电压从所述最大正控制电压倾斜下降到0V且使所述擦除电压从所述最大正擦除电压倾斜下降到0V；以及
使被设置为所述正禁止电压的所有电极返回到0V。
3.根据权利要求2所述的编程方法，其中所述正禁止电压是约3.3V。
4.根据权利要求2所述的编程方法，其中所述正禁止电压是约5.0V。
5.一种对非易失性存储器NVM单元阵列进行编程的方法，所述NVM单元阵列包含多个NVM单元，所述阵列中的每一NVM单元包含：NMOS控制晶体管，其具有共同连接的源极、漏极和主体电极以及连接到存储节点的栅极电极；PMOS擦除晶体管，其具有共同连接的源极、漏极和主体区电极以及连接到所述存储节点的栅极电极；NMOS数据晶体管，其具有源极、漏极和主体区电极以及连接到所述存储节点的栅极电极，所述主体区电极连接到共同主体节点；第一NMOS传送栅极晶体管，其具有连接到所述NMOS数据晶体管的所述漏极电极的源极电极、连接到第一阵列位线的漏极电极、连接到所述共同主体节点的主体区电极以及连接到第一阵列字线的栅极电极；以及第二NMOS传送栅极晶体管，其具有连接到所述NMOS数据晶体管的所述源极电极的漏极电极、连接到第二阵列位线的源极电极、连接到所述共同主体节点的主体区电极以及连接到第二阵列字线的栅极电极，所述NVM单元阵列编程方法包括：
对于所述NVM单元阵列中的每一NVM单元，将所述NMOS控制晶体管、所述PMOS擦除晶体管和所述NMOS数据晶体管的所述源极、漏极、主体区和栅极电极设置为0V；
对于所述NVM单元阵列中经选择用于编程的每一NVM单元，将所述第一阵列字线设置为正禁止电压且将所述第一阵列位线设置为0V，或将所述第二阵列字线设置为所述正禁止电压且将所述第二阵列位线设置为0V，或进行这两者，同时将所述共同主体节点设置为0V；
对于所述NVM单元阵列中未被选择用于编程的每一NVM单元，将所述第一和第二阵列字线设置为0V，同时将所述第一或第二阵列位线或这两者设置为所述正禁止电压或0V，同时将所述共同主体节点设置为0V，使控制电压从0V倾斜上升到最大正控制电压且使擦除电压从0V倾斜上升到最大正擦除电压持续编程时间；
使所述控制电压从所述最大正控制电压倾斜下降到0V且使所述擦除电压从所述最大正擦除电压倾斜下降到0V；以及
使所述NVM单元阵列中被设置为所述正禁止电压的所有电极返回到0V。
6.根据权利要求5所述的编程方法，其中所述正禁止电压是约3.3V。
7.根据权利要求5所述的编程方法，其中所述正禁止电压是约5.0V。
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