CN103003943A

CN103003943A - 没有编程干扰的三晶体管（n/p/n）非易失性存储器单元

Info

Publication number: CN103003943A
Application number: CN2011800349939A
Authority: CN
Inventors: P·珀普立文; E·胡; U·可汗; A·J·富兰克林
Original assignee: National Semiconductor Corp
Current assignee: National Semiconductor Corp
Priority date: 2010-07-16
Filing date: 2011-07-12
Publication date: 2013-03-27
Also published as: WO2012009313A3; WO2012009313A2; US20120014183A1; TW201205583A; JP2013536538A

Abstract

一种非易失性存储器（NVM）单元结构，其包括：NMOS控制晶体管，其具有共同连接以接收控制电压的源极电极、漏极电极和管体区电极以及连接到数据存储节点的栅极电极；PMOS擦除晶体管，其具有共同连接以接收擦除电压的源极电极、漏极电极和管体区电极以及连接到数据存储节点的栅极电极；以及NMOS数据晶体管，其具有源极电极、漏极电极和管体区电极以及连接到数据存储节点的栅极电极。

Description

没有编程干扰的三晶体管(N/P/N)非易失性存储器单元

技术领域

本发明公开的实施例涉及集成电路存储器器件，尤其涉及一种没有编程干扰并且具有N/P/N结构以适应非常小面积的三晶体管非易失性存储器（NVM）单元。

背景技术

Poplevine等人于2007年1月16日授权的美国专利No.7,164,606B1公开了一种全PMOS四晶体管非易失性存储器（NVM）单元，该NVM单元利用反向Fowler-Nordheim隧穿进行编程。美国专利No.7,164,606通过引用整体结合于此，以提供关于本发明的背景信息。

参考图1，如美国专利No.7,164,606所公开的，NVM阵列包含具有共同连接的浮栅的全PMOS四晶体管NVM单元，根据对该NVM阵列进行编程的方法，对于该阵列中待编程的每一单元，该单元的所有电极被接地。然后，将禁止电压V_N施加到该单元的读取晶体管P_r的连接管体的源极区V_r、该单元的擦除晶体管P_e的共同连接的漏极区、管体区、源极区以及读取晶体管P_r的漏极区D_r。该单元的编程晶体管P_w的源极区V_p和漏极区D_p被接地。编程晶体管P_w的管体V_nw是可选的；其可以被接地或其可保持在禁止电压V_N。对于该NVM阵列中未被选择进行编程的所有单元，将禁止电压V_N施加到V_r、V_e和D_r电极，且还将禁止电压V_N施加到V_p、D_p和V_nw电极。然后，该单元的控制晶体管P_c的控制栅极电压V_c在编程时间T_prog内从0V扫描到最大编程电压V_cmax。然后，控制栅极电压V_c从最大编程电压V_cmax斜降到0V。然后，该单元的所有电极和禁止电压被返回至地。

在上述编程顺序期间，未编程的NVM单元的读取晶体管P_r以及编程晶体管P_w的漏极区和源极区被设置为固定的禁止电压V_N，同时V_e电极被设置为电压V_N并且V_c电极被从0V斜升到V_cmax。因此，负电荷仍然陷于未编程的NVM单元的浮栅，即使该量小于陷于已编程单元的浮栅的负电荷。这将未编程单元的浮栅的电平设置为比已编程单元的浮栅的电平高约V_N。这意味着已编程单元的浮栅与未编程单元的浮栅之间的最大可能电平差是V_N。在此条件下的未编程单元被称为受扰单元。

因此，‘606专利所公开的全PMOS四晶体管NVM单元编程技术提供了低电流消耗和简单编程顺序两个优点，其中低电流消耗提供在无需高电流电源的情况下同时对大量单元进行编程的能力，尽管如此，非常期望具有一种可用NVM单元，其维持低编程电流的益处，但还避免受扰单元条件。

发明内容

实施例提供一种非易失性存储器（NVM）单元结构，其包含：NMOS控制晶体管，其具有共同连接以接收控制电压的源极电极、漏极电极和管体区电极以及连接到数据存储节点的栅极电极；PMOS擦除晶体管，其具有共同连接以接收擦除电压的源极电极、漏极电极和管体区电极以及连接到数据存储节点的栅极电极；NMOS数据晶体管，其具有源极电极、漏极电极和管体区电极以及连接到数据存储节点的栅极电极。

其他实施例提供一种对非易失性存储器（NVM）单元进行编程的方法，该NVM单元包含：NMOS控制晶体管，其具有共同连接以接收控制电压的源极电极、漏极电极和管体区电极以及连接到数据存储节点的栅极电极；PMOS擦除晶体管，其具有共同连接以接收擦除电压的源极电极、漏极电极和管体区电极以及连接到数据存储节点的栅极电极；NMOS数据晶体管，其具有源极电极、漏极电极和管体区电极以及连接到数据存储节点的栅极电极，NVM单元编程方法包括：将控制电压和擦除电压从0V分别斜升到预定最大控制电压V_cmax和预定最大擦除电压V_emax，同时设置NMOS数据晶体管的源极电压和漏极电压为0V。

其他实施例提供一种对非易失性存储器（NVM）阵列进行编程的方法，该NVM阵列包含多行NVM单元，阵列中的每一个NVM单元包含：NMOS控制晶体管，其具有共同连接以接收控制电压的源极电极、漏极电极和管体区电极以及连接到数据存储节点的栅极电极；PMOS擦除晶体管，其具有共同连接以接收擦除电压的源极电极、漏极电极和管体区电极以及连接到数据存储节点的栅极电极；NMOS数据晶体管，其具有源极电极、漏极电极和管体区电极以及连接到数据存储节点的栅极电极，NVM阵列编程方法包括：对于阵列中待编程的那些NVM单元，将控制电压和擦除电压从0V分别斜升到预定最大控制电压V_cmax和预定最大擦除电压V_emax，同时设置该单元的NMOS数据晶体管的源极电压和漏极电压为0V。

在考虑本发明的以下详细描述和附图后，将更加全面地理解和了解本发明的各方面的特征和优点，在本发明的详细描述和附图中陈述了利用了本发明的概念的说明性实施例。

附图说明

图1是示出全PMOS四晶体管NVM单元的示意图。

图2是示出三晶体管NVM单元的实施例的示意图。

图3是示出图1的全PMOS四晶体管NVM单元布局的剖面图。

图4是示出图2的三晶体管NVM单元布局的实施例的剖面图。

图5是示出图2的三晶体管NVM单元布局的替换实施例的剖面图。

图6是示出三晶体管NVM单元阵列的实施例的框图。

具体实施方式

图2示出三晶体管非易失性存储器（NVM）单元结构200的实施例。该NVM单元结构200包含NMOS控制晶体管N_c、PMOS擦除晶体管P_e以及NMOS数据晶体管N_d，其中NMOS控制晶体管N_c具有共同连接以接收控制电压V_c的源极电极、漏极电极和管体区电极，以及连接到数据存储节点FG的栅极电极；PMOS擦除晶体管P_e具有共同连接以接收擦除电压V_e的源极电极、漏极电极和管体区电极，以及连接到数据存储节点FG的栅极电极；NMOS数据晶体管N_d具有源极电极、漏极电极和管体区电极，以及连接到数据存储节点FG的栅极电极。

因此，图2的实施例将图1中示出的全PMOS四晶体管NVM单元修改为三晶体管NVM单元200。其将控制晶体管从PMOS改变为具有隔离的P阱的NMOS（图4）并且用一个NMOS数据晶体管替换PMOS读取晶体管和PMOS编程晶体管，因此提供了一种NMOS-PMOS-NMOS三晶体管结构，相比于图3示出的通常具有大N阱间隔的全PMOS结构，该NMOS-PMOS-NMOS三晶体管结构具有更紧凑的布局面积。数据晶体管的衬底区可以是如图4中所示的共同P衬底，或者可以是如图5中所示的隔离的P阱。在图3、图4和图5中的每一个中，在垂直虚线之间的区域表示一个NVM单元。

图6示出包含三晶体管NVM单元的NVM单元阵列的实施例。在图6的NVM单元阵列架构中，阵列的行具有分离的V_e电极和V_c电极，以使得能够进行逐行编程的方法。

在编程顺序期间，如以下进一步地讨论（参见编程顺序)，待编程的选定行的V_e电极和V_c电极从0V分别地斜升到预定最大擦除电压V_emax和预定最大控制电压V_cmax，同时将B1电极或B2电极或者它们两个设置为0V。针对不被编程（禁止编程）的选定行，V_e电极和V_c电极从0V分别地斜升到预定最大擦除电压V_emax和预定最大控制电压V_cmax，同时将B1电极或B2电极或者它们两个设置为禁止电压V_N。未选定行的V_e电极和V_c电极保持在0V。因此，未选定行中的NVM单元将不会被编程或擦除状态干扰，这与B1电极和B2电极的电压值无关。这消除了NVM阵列中在B1电极和B2电极上需要传输门晶体管，从而保持阵列的尺寸较小。V_emax和V_cmax电平被选择为使得在擦除顺序（参见以下擦除条件)和编程顺序之后，已编程单元的浮栅电压处于V_FG1，并且未编程单元的浮栅电压处于V_FG2，其中V_FG1和V_FG2低于0V，并且V_FG1小于V_FG2（例如，V_FG1=-4V并且V_FG2=-1V）。

在读取顺序期间，如以下进一步地讨论（见读取条件)，未选定行的V_e电极和V_c电极被设置为0V，同时将待读取的选定行的V_e电极和V_c电极设置为预定的最大读取电压V_rmax，使得V_rmax+V_FG1低于0V并且V_rmax+V_FG2高于0V（例如，V_rmax=3V，从而V_rmax+V_FG1=-1并且V_rmax+V_FG2=+2V）。同样，针对阵列中的所有NVM单元，B1电极被设置为0V并且B2电极被设置为正电压，使得B1电极和B2电极之间的电压差足以能够读取，同时防止干扰已编程的单元（例如，约1V），反之亦然。因此，在该读取条件下，来自未选定行的所有NVM单元将产生零电流输出，并且来自待读取的选定行的未编程单元将产生非零电流输出。

NVM单元和NVM单元阵列保持了上面关于美国专利No.7,164,606B1所描述的反向Fowler-Nordheim隧穿编程方法的优点。

参考图2和图6，用于阵列行中图2的NVM单元200的编程、擦除和读取顺序的总结如下：

编程顺序

1.所有的电极被设置为0V。

2.对于待编程的选定行，将B1电极设置为0V并且将B2电极设置为悬浮，或者将B2电极设置为0V并且将B1电极设置为悬浮，或者将两个电极都设置为0V，然后将选定行的V_c电极从0V斜升到V_cmax，并且将选定行的V_e电极从0V斜升到V_emax，将其保持预定编程时间T_prog的持续时间。（相比于美国专利No.7,164,606公开的用于全PMOS四晶体管NVM单元的编程顺序，为了防止正向偏置形成在隔离的P阱和N阱之间的PN二极管，现在使V_e电极连同控制V_c电极一起斜升）。然后使选定行的V_c电极从V_cmax斜降到0V，并且使选定行的V_e电极从V_emax斜降到0V。选定行的V_pw电极被设置为0V。

3.对于不编程的选定行（禁止编程），将B1电极设置为禁止电压V_N并且将B2电极设置为悬浮，或者将B2电极设置为禁止电压并且将B1电极设置为悬浮，或者将两个电极都设置为禁止电压V_N，然后将选定行的V_c电极从0V斜升到V_cmax，并且将选定行的V_e电极从0V斜升到V_emax，并且将这些电压保持预定编程时间T_prog的持续时间（相比于美国专利No.7,164,606公开的用于全PMOS四晶体管NVM单元的编程顺序，为了防止正向偏置形成在隔离的P阱和N阱之间的PN二极管，现在使V_e电极连同V_c电极一起斜升，参见图4和图5）。然后使选定行的V_c电极从V_cmax斜降到0V，并且使选定行的V_e电极从V_emax斜降到0V。选定行的V_pw电极被设置为0V。

4.针对未选定行，保持这些行的V_c和V_e电极处于0V，B1电极为0V或禁止电压V_N，或者B2电极为0V或禁止电压V_N。

5.将电压为V_N的所有电极返回到0V。

在此之后，完成编程顺序，其中选定行中的已编程单元已经被编程，并且选定行中的未编程单元（禁止编程）不会被编程，同时在未选定行中的未编程单元不会被编程并且处于不被干扰的条件。

擦除条件

将V_e电极从0V斜升到最大擦除电压V_emax，将其保持预定擦除时间T_erase的持续时间，并且将V_e电极从最大擦除电压V_emax斜降回到0V。所有其他的单元电极被设置为0V。

读取条件

设置B1电极为0V并且设置B2电极为约1V的电压差（例如，足以能够读取单元电流同时防止对已编程单元造成干扰的电压），反之亦然。设置待读取的选定行的V_c和V_e电极为最大读取电压V_rmax，并且设置未选定行的V_c和V_e电极为0V。所有其他的电极被设置为0V。

本领域技术人员将理解，编程、擦除和读取操作中所利用的电平将取决于NVM单元200的NMOS和PMOS器件中所利用的栅极氧化物的厚度。例如，对于的栅极氧化物厚度而言，V_N~=3.3V，V_cmax=V_emax~=10V，其中T_prog=T_erase~=20-50毫秒。对于的栅极氧化物厚度而言，V_N~=5.0V，V_cmax=V_emax~=16V，其中T_prog=T_erase~=20-50毫秒

应理解，通过示例提供了上面所述的特定实施例，且在不偏离如所附权利要求及其等价物中所表达的要求保护的主题的范围的情况下，本领域的技术人员可以想到其他修改。

Claims

1.一种非易失性存储器（NVM）单元结构，其包括：

NMOS控制晶体管，其具有共同连接以接收控制电压的源极电极、漏极电极和管体区电极，并且具有连接到数据存储节点的栅极电极；

PMOS擦除晶体管，其具有共同连接以接收擦除电压的源极电极、漏极电极和管体区电极，并且具有连接到所述数据存储节点的栅极电极；以及

NMOS数据晶体管，其具有源极电极、漏极电极和管体区电极，并且具有连接到所述数据存储节点的栅极电极。

2.一种对非易失性存储器（NVM）单元进行编程的方法，所述NVM单元包括：NMOS控制晶体管，其具有共同连接以接收控制电压的源极电极、漏极电极和管体区电极，并且具有连接到所述数据存储节点的栅极电极；PMOS擦除晶体管，其具有共同连接以接收擦除电压的源极电极、漏极电极和管体区电极，并且具有连接到所述数据存储节点的栅极电极；以及NMOS数据晶体管，其具有源极电极、漏极电极和管体区电极，并且具有连接到所述数据存储节点的栅极电极，NVM单元编程方法包括：将所述控制电压和所述擦除电压从0V分别斜升到预定最大控制电压V_cmax和预定最大擦除电压V_emax，同时设置所述NMOS数据晶体管的源极电压和漏极电压为0V。

3.根据权利要求2所述的方法，还包括：

设置所有电极为0V；

设置所述数据晶体管的所述源极电极为0V并且设置所述数据晶体管的所述漏极电极为悬浮，或者设置所述数据晶体管的所述漏极电极为0V并且设置所述数据晶体管的所述源极电极为悬浮，或者设置两个电极均为0V，设置所述数据晶体管的所述管体区为0V，然后将所述控制电压从0V斜升到所述预定最大控制电压V_cmax，并且将所述擦除电压从0V斜升到所述预定最大擦除电压V_emax，并且将这些电压保持预定编程时间T_prog，然后将所述控制电压从V_cmax斜降到0V并且将所述擦除电压从V_emax斜降到0V。

4.根据权利要求3所述的方法，其中所述预定的最大控制电压V_cmax和所述预定的最大擦除电压V_emax两者都大约为10V，并且所述预定编程时间T_prog大约为20-50毫秒。

5.根据权利要求3所述的方法，其中所述预定最大控制电压V_cmax和所述预定最大擦除电压V_emax都大约为16V，并且所述预定编程时间T_prog大约为20-50毫秒。

6.一种对非易失性存储器（NVM）单元阵列进行编程的方法，所述NVM单元阵列包括多行NVM单元，所述阵列中的每个所述NVM单元包括：NMOS控制晶体管，其具有共同连接以接收控制电压的源极电极、漏极电极和管体区电极，并且具有连接到所述数据存储节点的栅极电极；PMOS擦除晶体管，其具有共同连接以接收擦除电压的源极电极、漏极电极和管体区电极，并且具有连接到所述数据存储节点的栅极电极；以及NMOS数据晶体管，其具有源极电极、漏极电极和管体区电极，并且具有连接到所述数据存储节点的栅极电极，NVM单元阵列编程方法包括：对于所述阵列中待编程的那些NVM单元，将所述控制电压和所述擦除电压从0V分别斜升到预定最大控制电压V_cmax和预定最大擦除电压V_emax，同时设置所述单元的NMOS数据晶体管的所述源极电极和所述漏极电极为0V。

7.根据权利要求6所述的方法，还包括：

设置所有电极为0V；

针对选定阵列行中被选择进行编程的每一个NVM单元，设置所述数据晶体管的所述源极电极为0V并且设置所述数据晶体管的所述漏极电极为悬浮，或者设置所述数据晶体管的所述漏极电极为0V并且设置所述数据晶体管的所述源极电极为悬浮，或者设置两个电极均为0V，设置所述数据晶体管的管体区为0V，然后将选定行的所述控制电压从0V斜升到所述预定最大控制电压V_cmax，并且将选定行的所述擦除电压从0V斜升到所述预定最大擦除电压V_emax，并且将这些电压保持预定编程时间T_prog，然后将所述控制电压从V_cmax斜降到0V并且将所述擦除电压从V_emax斜降到0V；

针对所述选定阵列行中未被选择进行编程的每一个NVM单元，设置所述数据晶体管的所述源极电极为禁止电压V_N并且设置所述数据晶体管的所述漏极电极为悬浮，或者设置所述数据晶体管的所述漏极电极为所述禁止电压V_N并且设置所述数据晶体管的所述源极电极为悬浮，或者设置两个电极均为所述禁止电压V_N，然后将所述选定行的所述控制电压从0V斜升到V_cmax，并且将所述选定行的所述擦除电压从0V斜升到V_emax，并且将这些电压保持预定编程时间T_prog，然后将所述选定行的所述控制电压从V_cmax斜降到0V，并且将所述选定行的所述擦除电压从V_emax斜降到0V；

针对未被选择进行编程的阵列行中的每一个NVM单元，设置所述控制电压和所述擦除电压为0V，设置所述数据晶体管的所述源极电极为0V或者所述禁止电压V_N，或者设置所述数据晶体管的所述漏极电极为0V或所述禁止电压V_N；以及将具有所述禁止电压V_N的所有电极返回至0V。

8.根据权利要求7所述的方法，其中所述预定最大控制电压V_cmax和所述预定最大擦除电压V_emax都大约为10V，并且所述预定编程时间T_prog大约为20-50毫秒。

9.根据权利要求7所述的方法，其中所述预定最大控制电压V_cmax和所述预定最大擦除电压V_emax都大约为16V，并且所述预定编程时间T_prog大约为20-50毫秒。