CN102544003A - 半导体装置 - Google Patents

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Abstract

一种半导体装置，具备：主元件，具有绝缘门极双极性晶体管构造；和感应元件，具有回授电容比上述主元件大的绝缘门极双极性晶体管构造。上述主元件连接在集电极端子与发射极端子之间。上述感应元件经由感应电阻相对于上述主元件并联连接在上述集电极端子与上述发射极端子之间。

Description

半导体装置
本申请基于2010年11月8日提出的日本专利申请第2010-250178号和2011年7月22日提出的日本专利申请第2011-161130号并主张其优先权，这里引用其全部内容。
技术领域
本发明涉及半导体装置。
背景技术
已知有将在1个芯片内并联连接的多个绝缘门极双极性晶体管(Insulated Gate Bipolar Transistor：IGBT)中的一部分作为感应IGBT使用、检测IGBT(主IGBT)的电流的技术。感应IGBT的发射极经由感应电阻连接在与主IGBT共用的发射极端子上。通过测量感应电阻的电压下降，能够测量流过感应IGBT的电流(感应电流)。但是，存在开关时的感应电流与稳态动作时的感应IGBT和主IGBT的比率不同的问题。
发明内容
本发明提供一种抑制开关时的感应电流的变动的半导体装置。
根据技术方案，半导体装置具备：主元件，具有绝缘门极双极性晶体管构造；和感应元件，具有回授电容比上述主元件大的绝缘门极双极性晶体管构造。上述主元件连接在集电极端子与发射极端子之间。上述感应元件经由感应电阻相对于上述主元件并联连接在上述集电极端子与上述发射极端子之间。
根据本发明的技术方案，能够抑制半导体装置的开关时的感应电流的变动。
附图说明
图1是实施方式的半导体装置的等效电路图。
图2是实施方式的半导体装置的示意剖视图。
图3(a)及图3(b)是比较例的半导体装置的等效电路图。
图4是比较例的半导体装置的接通时的电流波形图。
图5(a)及图5(b)是实施方式的半导体装置的接通时的电流波形图。
图6(a)是另一实施方式的半导体装置的等效电路图，图6(b)是图6(a)的感应元件的接通时的电流波形图。
图7是表示第2感应元件的阈值电压相对于第1感应元件的阈值电压的相对值、与第1感应元件的密勒期间中的第2感应元件的电流的关系的图。
具体实施方式
图3(a)表示具有电流检测功能的比较例的半导体装置的等效电路图。
该半导体装置具备具有绝缘门极双极性晶体管(Insulated Gate BipolarTransistor：IGBT)构造的主元件10、和具有与主元件10相同的绝缘门极双极性晶体管构造的感应元件30。主元件10连接在集电极端子C与发射极端子E之间。感应元件30经由感应电阻40相对于主元件10并联连接在集电极端子C与发射极端子E之间。
图3(b)是将主元件10和感应元件30分别模型化为纯电阻(単純抵抗)的等效电路图。将感应元件30的发射极与感应电阻40的连接节点用S表示。
如果设主元件10的集电极与发射极间电压为VCE、流到主元件10中的电流为Imain、主元件10的电阻为Rmain、感应元件30的集电极与节点S间电压为VCS、流到感应元件30及感应电阻40中的电流为Isence、感应元件30的电阻为Rsence、感应电阻40的电阻为Rs，则
Rsence＝VCS/Isence         …(1)
Rmain＝VCE/Imain           …(2)
VCE＝VCS+Rs×Isence        …(3)
成立。
根据这些式(1)～(3)，
Isence＝(Rmain/(Rsence+Rs))×Imain
＝(1/Sratio·(1+Rs/Rsence))×Imain        …(4)
这里，Sratio表示感应比(センス比)Rsence/Rmain。
设Sratio为一定，通过设备模拟求出Imain、VCE，计算Isence。使主元件10的面积为感应元件30的面积的例如6000倍。因而，感应比Sratio(＝Rsence/Rmain)设定为6000。
将该结果表示在图4中。横轴表示时间(μ秒)，左侧的纵轴表示电流(A)，右侧的纵轴表示电阻(Ω)。
在图4中，感应电流表示为对Isence乘以感应比Sratio的Sratio×Isence。
在A区间中，由于主元件10及感应元件30没有接通，所以为Rs＜＜Rsence，式(4)中的Rs/Rsence大致为0。
因而，为Isence＝(1/Sratio)×Imain，Isence大致由感应比决定。因而，Sratio×Isence与Imain一致。
在B区间中，主元件10及感应元件30开始接通，Rs/Rsence变得不能忽视。由此，成为式(4)那样，
为Isence＝(1/Sratio·(1+Rs/Rsence))×Imain。
即，随着感应元件30的电阻Rsence变小，感应电流Isence也与Imain/Sratio相比逐渐变小。
在C区间中，开关大致结束，Rsence为最小，为稳态接通状态。
稳态接通状态的C区间中的Imain与Sratio×Isence的差对应于因串联于感应元件30插入感应电阻40带来的感应电流的减小。因而，通过对Sratio×Isence乘以适当的修正系数，能够得到Imain。
但是，A区间及B区间的Isence比稳态接通状态的Isence大，因此，如果乘以修正系数进行修正，则A区间及B区间的电流值看起来上升了。这成为误检测过电流的原因，即使正常动作，也有可能不必要地使动作停止。
对于这样的问题，有公开了将感应元件的阈值电压设定得比主元件的阈值电压高的提案。但是，在作为表示门极电压的上升的速度的一个指标，定义为从门极电压上升10％的时刻到上升90％所需要的时间的感应IGBT的上升时间t riseS，比图4的期间B短的情况下不能期待效果。
所以，在以下说明的实施方式中，以低成本提供即使是这样的情况也能够抑制开关时的感应电流的变动的半导体装置。
图1是实施方式的半导体装置的等效电路图。
该半导体装置具有主元件10和感应元件20并联连接在集电极端子C与发射极端子E之间的结构。感应元件20经由感应电阻40相对于主元件10并联连接在集电极端子C与发射极端子E之间。
主元件10和感应元件20如后述那样具有绝缘门极双极性晶体管(IGBT)构造。
感应元件20的阈值电压比主元件10的阈值电压高，进而，与主元件10相比，将寄生在门极-集电极间的回授电容(密勒电容)设计得较大。结果，感应元件20的接通时的门极电压的密勒期间(或密勒区间)变得比主元件10的接通时的门极电压的密勒期间(ミラ一期間)长。
在图2中表示包括主元件10和感应元件20的本实施方式的半导体装置的截面构造的一例。
主元件10和感应元件20单片地形成于相同的基板或1个芯片。主元件10占用1个芯片上的元件区域的大部分。感应元件20的面积(个数)与主元件10的面积(个数)相比极小(例如为几千分之一)。
在实施方式中，设第1导电型为p型、第2导电型为n型进行说明，但也可以设第1导电型为n型、第2导电型为p型。此外，作为半导体而使用硅。或者也可以使用硅以外的半导体(例如SiC、GaN等的化合物半导体)。
首先，对主元件10进行说明。
主元件10具有在半导体层的厚度方向、将发射极19a与集电极11连结的纵向上流过主电流的纵型的IGBT构造。
在集电极11上设有p+型的集电极层(或基板)12。在集电极层12上，作为第1基极层而设有n-型基极层13。在n-型基极层13上，设有n型隔离层22。在n型隔离层22上，作为第2基极层而设有p型基极层14。在p型基极层14的表面上，有选择地设有n+型的发射极层15和p+型的接触层17。
发射极层15的n型杂质浓度比n-型基极层13的n型杂质浓度高。接触层17的p型杂质浓度比p型基极层14的p型杂质浓度高。n型隔离层22的n型杂质浓度比n-型基极层13的n型杂质浓度高。
在这些半导体层的表面侧形成有多个沟槽t。沟槽t从p型基极层14的表面达到n-型基极层13。即，沟槽t将p型基极层14及n型隔离层22贯通，沟槽t的底部位于n-型基极层13中。
在沟槽t的内壁(侧壁及底部)上设有绝缘膜16。在绝缘膜16中，特别将设在沟槽t的侧壁上的绝缘膜作为门极绝缘膜16a。
发射极层15相邻于沟槽t的侧壁。即，发射极层15相邻于门极绝缘膜16a。
在沟槽t内的绝缘膜16的内侧，设有门极18。门极18被门极绝缘膜16a夹着而对置于p型基极层14。
集电极11设在集电极层12的与设有n-型基极层13的面相反侧的面上。集电极层12与集电极11欧姆接触而电连接。
在发射极层15及接触层17的表面上设有发射极19a。发射极层15与发射极19a欧姆接触而电连接。接触层17与发射极19a欧姆接触。因而，p型基极层14经由接触层17与发射极19a电连接。在门极18与发射极19a之间夹着绝缘膜16。
集电极11连接在图1所示的集电极端子C上。发射极19a连接在图1所示的发射极端子E上。门极18的一部分被向沟槽t的上方引出，经由未图示的门极配线连接在图1所示的门极端子G上。
相对地，如果在对集电极11施加高电位、对发射极19a施加低电位的状态下对门极18施加希望的门极电位，则在p型基极层14的与门极绝缘膜16a的界面附近形成反型层(n沟道)。例如，相对于地电位或负电位的发射极电位将正电位施加在门极18上。在集电极11上施加比门极电位高的正电位。
由此，电子被从发射极层15经由n沟道注入到n-型基极层13中，成为接通状态。此时，再从集电极层12将空穴注入到n-型基极层13中。被注入到n-型基极层13中的电子通过集电极层12向集电极11流动。被注入到n-型基极层13中的空穴越过n型隔离层22，通过p型基极层14及p+型的接触层17向发射极19a流动。此时，为了空穴越过n型隔离层22，空穴浓度变得比约1016/cm3左右高，所以n-型基极层13的电阻较大地降低。
接着，对感应元件20进行说明。
感应元件20也具有在半导体层的厚度方向、将发射极19b与集电极11连结的纵向上流过主电流的纵型的IGBT构造。
集电极11、集电极层12、n-型基极层13、发射极层15、接触层17、沟槽门极的各要素的构造在主元件10和感应元件20中是相同的。
此外，通过在感应元件20中不设置n型隔离层22，能够使感应元件20的p型基极层23的杂质浓度比主元件10的p型基极层14高。由此，能够没有追加的工序而使感应元件20的阈值电压比主元件10的阈值电压高。
即，在感应元件20中，也在集电极11上设有p+型的集电极层12。在集电极层12上作为第1基极层而设有n-型基极层13。在n-型基极层13上作为第2基极层而设有p型基极层23。在p型基极层23的表面上，有选择地设有n+型的发射极层15和p+型的接触层17。
在这些半导体层的表面侧形成有多个沟槽t。沟槽t从p型基极层23的表面达到n-型基极层13。即，沟槽t将p型基极层23贯通，沟槽t的底部位于n-型基极层13中。
在沟槽t的内壁(侧壁及底部)上设有绝缘膜16。在绝缘膜16中，特别将设在沟槽t的侧壁上的绝缘膜作为门极绝缘膜16a。
发射极层15相邻于沟槽t的侧壁。即，发射极层15相邻于门极绝缘膜16a。
在沟槽t内的绝缘膜16的内侧设有门极18。门极18被门极绝缘膜16a夹着而对置于p型基极层23。
集电极11设在集电极层12的设有n-型基极层13的面相反侧的面上。集电极层12与集电极11欧姆接触而电连接。
在发射极层15及接触层17的表面上设有发射极19b。发射极层15与发射极19b欧姆接触而电连接。接触层17与发射极19b欧姆接触。因而，p型基极层23经由接触层17与发射极19b电连接。在门极18与发射极19b之间夹着绝缘膜16。
集电极11连接在图1所示的集电极端子C上。感应元件20的发射极19b与主元件10的发射极19a分离，经由图1所示的感应电阻40连接在发射极端子E上。门极18的一部分别被向沟槽t的上方引出，经由未图示的门极配线连接在图1所示的门极端子G上。
感应元件20除了上述的各部分以外，还具备p型浮动层21。p型浮动层21设在感应元件20的n-型基极层13上的相邻的沟槽t间。沟槽t将p型基极层23和p型浮动层21在相对于集电极层(基板)12的主面大致平行的横向上分离。
在p型浮动层21上没有形成发射极层15。此外，在p型浮动层21上设有绝缘膜16b，通过该绝缘膜16b将p型浮动层21从发射极19b绝缘分离。即，p型浮动层21没有与发射极19b连接。此外，p型浮动层21也不与其他电极连接而电气地浮动。
在感应元件20中，也如果在相对地对集电极11施加高电位、对发射极19b施加低电位的状态下对门极18施加希望的门极电位，则在p型基极层23的与门极绝缘膜16a的界面附近形成反型层(n沟道)。
由此，电子被从发射极层15经由n沟道注入到n-型基极层13中而成为接通状态。此时，再从集电极层12将空穴注入到n-型基极层13中。被注入到n-型基极层13中的电子通过集电极层12向集电极11流动。被注入到n-型基极层13中的空穴通过p型基极层23及p+型的接触层17向发射极19b流动。
p型浮动层21没有与发射极19b连接。因此，空穴不流到p型浮动层21中。通过形成这样的不流过空穴的区域，使空穴积蓄在n-型基极层13的发射极侧的表面侧。该空穴的积蓄促进电子向n-型基极层13的注入。结果，能够降低接通电压(接通电阻)。
由于该p型浮动层21设在感应元件20上，所以感应元件20与主元件10相比回授电容(门极-集电极间电容)较大。即，经由p型浮动层21的电容耦合被并联地追加到门极18与集电极11之间。
这里，通过设备模拟计算主电流Imain和感应电流Isence。主元件和感应元件的面积为了容易理解效果而设为相同。另外，在主元件和感应元件中电流波形不重叠是因为元件构造不同、I-V(电流-电压)特性也不同。
图5(a)表示使用主元件10和与该主元件10相同的结构的IGBT作为感应元件的比较例的设备的模拟结果。此外，在图5(a)中还表示该比较例的感应元件的门极电压VG的波形。
图5(b)表示使用主元件10和实施方式的感应元件20作为感应元件的设备的模拟结果。此外，在图5(b)中还表示实施方式的感应元件20的门极电压VG的波形。
在图5(a)、图5(b)中，横轴表示时间，纵轴表示电流和门极电压。
在门极电压VG的上升时，因为回授电容(密勒电容)，门极电压VG的上升速率先较平缓，产生大致为平坦的波形的密勒期间t1、t2。
如图5(a)所示，在使用与主元件10相同的结构的感应元件的情况下，在密勒期间t1之后感应电流较大地上升。
相对于此，由于实施方式的感应元件20与主元件10相比回授电容较大，所以感应元件20的密勒期间t2比主元件10的密勒期间t1长。
结果，如图5(b)所示，感应电流Isence的上升被抑制，感应电流Isence与主电流Imain的差的变动变小。因而，通过对感应电流Isence乘以对应于与主电流Imain的差的适当的修正系数，峰值看起来不会过大，能够高精度地得到主电流Imain。
这里，在图5(a)和图5(b)中门极波形不同，但通常主元件的面积是感应元件的面积的几千倍的情况较多，因而门极电压波形不会变化。
另外，基于与基准值等的比较，如果检测到过大的Imain，则连接在门极端子G上的未图示的保护电路将门极电压降低或使其关闭，限制流到设备中的电流。
此外，通过使感应元件20的阈值电压比主元件10高，感应元件20比主元件10先关闭。由此，能够防止在关闭时电流集中到比主元件10面积小的感应元件20中。
在图2所示的构造中，在主元件10和感应元件20中共同的部分在相同的工序中同时形成。进而，p型浮动层21在与p型基极层14、23相同的工序中同时形成。仅使形成沟槽t时的掩模图案不同，处理自身在主元件10和感应元件20中是共同的。即，能够将回授电容不同的主元件10和感应元件20通过相同的处理同时形成。
另外，感应元件20只要是回授电容(门极-集电极间电容)比主元件10大的构造就可以，并不限定于图2所示的构造。
此外，通过使例如形成沟道的区域的杂质浓度不同，能够使主元件10的阈值电压与感应元件20的阈值电压不同。例如，通过使感应元件20的p型基极层23的p型杂质浓度比主元件10的p型基极层14的p型杂质浓度高，能够使感应元件20的阈值电压比主元件10的阈值电压高。
除此以外，通过使门极的导电率、门极电阻、门极绝缘膜的厚度等不同，也能够使主元件10的阈值电压与感应元件20的阈值电压不同。
图6(a)是另一实施方式的半导体装置的等效电路图。
该半导体装置也具有主元件10和感应元件并联连接在集电极端子C与发射极端子E之间的结构。但是，感应元件具有第1感应元件50和第2感应元件60。
第1感应元件50及第2感应元件60都经由感应电阻40相对于主元件10并联连接在集电极端子C与发射极端子E之间。
第1感应元件50和第2感应元件60并联连接在集电极端子C与感应电阻40之间。
主元件10、第1感应元件50及第2感应元件60具有绝缘门极双极性晶体管(IGBT)构造，它们单片地形成于相同的基板或1个芯片。主元件10占用1个芯片的元件区域的大部分。第1感应元件50及第2感应元件60的面积(个数)与主元件10的面积(个数)相比极小(例如为几千分之一)。
第1感应元件50及第2感应元件60的截面构造例如是与上述图2所示的主元件10相同的构造。或者，主元件10、第1感应元件50及第2感应元件60的截面构造也可以是与图2所示的上述实施方式的感应元件20相同的构造。
主元件10的阈值电压与第1感应元件50的阈值电压相同。第2感应元件60的阈值电压比主元件10的阈值电压及第1感应元件50的阈值电压高，第2感应元件60在第1感应元件50的门极电压的密勒期间结束后接通。
例如通过使形成沟道的区域(图2中的p型基极层14或p型基极层23)的杂质浓度不同，能够使第2感应元件60的阈值电压比第1感应元件50的阈值电压高。
或者，通过使门极的导电率、门极电阻、门极绝缘膜的厚度等不同，也能够使第2感应元件60的阈值电压比第1感应元件50的阈值电压高。
这里，在图6(a)的结构中，通过设备模拟计算感应电流Isence。感应电流Isence是流到第1感应元件50中的第1感应电流Isence1与流到第2感应元件60中的第2感应电流Isence2的和。
将其模拟结果表示在图6(b)中。横轴表示时间，纵轴表示电流。
在图6(a)所示的结构中，使第2感应元件60的阈值电压比第1感应元件50的阈值电压高，以使得在第1感应元件50的密勒期间t3结束后第2感应元件60接通。
由此，能够使感应电流Isence的上升时的电流波形的阶差ΔI比仅使用1个感应元件的情况小。进而，在第2感应元件60接通后，第2感应元件60的电流补偿第1感应元件50的电流的下降，能够抑制密勒期间后的感应电流Isence的下降。
结果，在图6(a)所示的结构中，开关时的感应电流Isence与主电流Imain的差的变动变小，能够根据感应电流Isence高精度地检测主电流Imain。
本发明者通过控制第2感应元件60相对于第1感应元件50的阈值电压，确认了能够抑制上述图6(b)所示的ΔI、改善感应电流Isence的上升的模拟结果。
图7表示该模拟结果。
横轴表示第2感应元件60的阈值电压相对于第1感应元件50及主元件10的阈值电压的相对值(相对值)ΔVth(V)。
纵轴表示第1感应元件50的密勒期间t3中的第2感应元件60的感应电流Isence2，是设ΔVth＝0时为1的任意单位。
在常用的技术中，将感应元件的阈值电压相对于主元件的阈值电压的相对值ΔVth设定为比1小的范围a。相对于此，在本实施方式中，通过使第2感应元件60的阈值电压相对于第1感应元件50的阈值电压的相对值ΔVth为约2.8V以上的范围b，能够使第2感应元件60的密勒期间t3中的Isence2成为0。
以上说明了几个实施方式，但这些实施方式只是例示，并不限定本发明的范围。事实上，这里描述的实施方式可以通过不同的形式来实施，进而，在不脱离本发明的主旨的范围内能够进行各种省略、替代和变更。权利要求书和其等同物涵盖本发明的技术范围和主旨内的这些形式或变更。

Claims (12)

1.一种半导体装置，其特征在于，具备：
主元件，连接在集电极端子与发射极端子之间，具有绝缘门极双极性晶体管构造；以及
感应元件，经由感应电阻相对于上述主元件并联连接在上述集电极端子与上述发射极端子之间，具有回授电容比上述主元件大的绝缘门极双极性晶体管构造。
2.如权利要求1所述的半导体装置，其特征在于，
上述感应元件的阈值电压比上述主元件的阈值电压高。
3.如权利要求1所述的半导体装置，其特征在于，
上述主元件具有：
集电极；
第1导电型的集电极层，设在上述集电极上；
第2导电型的第1基极层，设在上述集电极层上；
第1导电型的第2基极层，设在上述第1基极层上；
门极绝缘膜，设在从上述第2基极层的表面达到上述第1基极层的沟槽的内壁上；
门极，设在上述沟槽内的上述门极绝缘膜的内侧；
第2导电型的发射极层，相邻于上述沟槽而选择性地设在上述第2基极层的表面上；以及
发射极，连接在上述发射极层及上述第2基极层上；
上述感应元件除了上述集电极、上述集电极层、上述第1基极层、上述第2基极层、上述门极绝缘膜、上述门极、上述发射极层以及上述发射极以外，还具有设在上述第1基极层上的相邻的上述沟槽间的电气浮动状态的第1导电型的浮动层。
4.如权利要求3所述的半导体装置，其特征在于，
上述感应元件的上述沟槽将上述第2基极层和上述浮动层在相对于上述集电极层的主面大致平行的横向上分离。
5.如权利要求1所述的半导体装置，其特征在于，
上述感应元件的接通时的密勒期间比上述主元件的接通时的密勒期间长。
6.如权利要求1所述的半导体装置，其特征在于，
上述主元件和上述感应元件单片地形成于1个芯片。
7.如权利要求6所述的半导体装置，其特征在于，
上述感应元件的面积比上述主元件的面积小。
8.一种半导体装置，其特征在于，具备：
主元件，连接在集电极端子与发射极端子之间，具有绝缘门极双极性晶体管构造；
第1感应元件，经由感应电阻相对于上述主元件并联连接在上述集电极端子与上述发射极端子之间，具有阈值电压与上述主元件相同的绝缘门极双极性晶体管构造；以及
第2感应元件，相对于上述第1感应元件并联连接在上述集电极端子与上述感应电阻之间，具有阈值电压比上述第1感应元件高的绝缘门极双极性晶体管构造。
9.如权利要求8所述的半导体装置，其特征在于，
上述第2感应元件的阈值电压相对于上述第1感应元件的阈值电压的相对值是2.8V以上。
10.如权利要求8所述的半导体装置，其特征在于，
上述主元件的阈值电压与上述第1感应元件的阈值电压相同。
11.如权利要求8所述的半导体装置，其特征在于，
上述主元件、上述第1感应元件及上述第2感应元件单片地形成于1个芯片。
12.如权利要求11所述的半导体装置，其特征在于，
上述第1感应元件及上述第2感应元件的面积比上述主元件的面积小。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103579146A (zh) * 2012-07-31 2014-02-12 株式会社东芝 半导体装置

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130341673A1 (en) * 2012-06-21 2013-12-26 Infineon Technologies Ag Reverse Conducting IGBT
JP5812027B2 (ja) * 2013-03-05 2015-11-11 株式会社デンソー 駆動制御装置
JP6320808B2 (ja) 2014-03-19 2018-05-09 富士電機株式会社 トレンチｍｏｓ型半導体装置
US9634131B2 (en) * 2015-02-05 2017-04-25 Changzhou ZhongMin Semi-Tech Co. Ltd. Insulated gate bipolar device
JP6413965B2 (ja) * 2015-07-20 2018-10-31 株式会社デンソー 半導体装置
JP6746978B2 (ja) 2016-03-15 2020-08-26 富士電機株式会社 半導体装置
JP6718140B2 (ja) * 2016-06-27 2020-07-08 トヨタ自動車株式会社 半導体装置
JP2018022776A (ja) * 2016-08-03 2018-02-08 ルネサスエレクトロニクス株式会社 半導体装置
JP6805620B2 (ja) 2016-08-10 2020-12-23 富士電機株式会社 半導体装置
JP6769165B2 (ja) 2016-08-10 2020-10-14 富士電機株式会社 半導体装置
JP6791337B2 (ja) * 2019-10-24 2020-11-25 富士電機株式会社 トレンチｍｏｓ型半導体装置
KR102187903B1 (ko) * 2019-12-03 2020-12-07 현대오트론 주식회사 전력 반도체 소자

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0467681A2 (en) * 1990-07-19 1992-01-22 Fuji Electric Co., Ltd. Drive circuit for current sense IGBT
EP0669658A2 (en) * 1994-02-28 1995-08-30 Mitsubishi Denki Kabushiki Kaisha Field effect type semiconductor device and manufacturing method thereof
CN1242604A (zh) * 1998-06-26 2000-01-26 株式会社东芝 半导体保护器件和功率转换器件
US6218888B1 (en) * 1996-03-18 2001-04-17 Fuji Electric Co., Ltd. Insulated gate bipolar transistor device with a current limiting circuit
US20090057832A1 (en) * 2007-09-05 2009-03-05 Denso Corporation Semiconductor device having diode-built-in IGBT and semiconductor device having diode-built-in DMOS
JP2010034312A (ja) * 2008-07-29 2010-02-12 Rohm Co Ltd 半導体装置およびその製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3183020B2 (ja) * 1994-03-17 2001-07-03 株式会社日立製作所 保護回路を内蔵した絶縁ゲート型半導体装置
JP3338185B2 (ja) * 1994-08-02 2002-10-28 株式会社東芝 半導体装置
JP3911719B2 (ja) * 1996-04-25 2007-05-09 富士電機デバイステクノロジー株式会社 電流検知部内蔵型絶縁ゲートバイポーラトランジスタ
JP3450650B2 (ja) * 1997-06-24 2003-09-29 株式会社東芝 半導体装置
JP2000012780A (ja) * 1998-06-26 2000-01-14 Toshiba Corp 半導体スナバ装置及び半導体装置
JP3090132U (ja) * 2002-05-21 2002-11-29 船井電機株式会社 Ｍｏｓ型トランジスタおよびスイッチング電源
JP4676125B2 (ja) * 2002-07-03 2011-04-27 ルネサスエレクトロニクス株式会社 トレンチゲート型絶縁ゲートバイポーラトランジスタ
JP4920367B2 (ja) * 2006-10-20 2012-04-18 株式会社東芝 電力用半導体装置
JP5200373B2 (ja) * 2006-12-15 2013-06-05 トヨタ自動車株式会社 半導体装置
JP4857353B2 (ja) * 2009-03-02 2012-01-18 株式会社日立製作所 半導体装置、およびそれを用いたプラズマディスプレイ駆動用半導体装置
JP5216801B2 (ja) 2010-03-24 2013-06-19 株式会社東芝 半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0467681A2 (en) * 1990-07-19 1992-01-22 Fuji Electric Co., Ltd. Drive circuit for current sense IGBT
EP0669658A2 (en) * 1994-02-28 1995-08-30 Mitsubishi Denki Kabushiki Kaisha Field effect type semiconductor device and manufacturing method thereof
US6218888B1 (en) * 1996-03-18 2001-04-17 Fuji Electric Co., Ltd. Insulated gate bipolar transistor device with a current limiting circuit
CN1242604A (zh) * 1998-06-26 2000-01-26 株式会社东芝 半导体保护器件和功率转换器件
US20090057832A1 (en) * 2007-09-05 2009-03-05 Denso Corporation Semiconductor device having diode-built-in IGBT and semiconductor device having diode-built-in DMOS
JP2010034312A (ja) * 2008-07-29 2010-02-12 Rohm Co Ltd 半導体装置およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103579146A (zh) * 2012-07-31 2014-02-12 株式会社东芝 半导体装置

Also Published As

Publication number Publication date
JP2012119658A (ja) 2012-06-21
JP5779025B2 (ja) 2015-09-16
CN102544003B (zh) 2014-11-26
US20120112241A1 (en) 2012-05-10
US8735989B2 (en) 2014-05-27

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