CN102377517B - Fm多路信号的处理装置 - Google Patents

Abstract

本发明提供一种FM多重信号的处理装置。在对FM多重信号进行处理并输出时具有纵向处理模式，在该纵向处理模式中对构成1帧的多个数据包的数据进行输出的数据输出期间由数据被周期性输出的数据输出期间和数据不被周期性输出的数据不输出期间构成。从而，能从FM多重信号的处理装置按照接收顺序正确输出块的数据。

Description

FM多路信号的处理装置

技术领域

本发明涉及处理FM多路信号的处理装置。

背景技术

FM多路广播在声音信号上叠加数字信号的数据从而作为包括各种文字信息、图形信息在内的FM多路信号进行发送。

图10示出数字信号的帧结构。1帧由272个块构成，在各个块的开头附加了16比特的BIC(Block Identification Code)。BIC被用于帧同步及块同步的再生。1个块中的190比特为传送数据的比特，剩余的82比特为传送用于进行横向错码纠正的奇偶校验(parity)的比特。另外，按照组合多个块的单位设置奇偶校验块，奇偶校验块用于进行纵向纠错。构成一个帧的272个块中的190个块为传送数据的块，剩余的82个块为传送用于进行纵向纠错的奇偶校验的奇偶校验块。

图11是表示现有的FM多路信号的处理装置100的结构的图。接收部10包括天线、前置电路、局部振荡电路、检波电路、LMSK(Level-controlled Minimun Shift Keying)解调电路。接收部10接收发送来的FM多路信号，在检波电路中基于来自包含PLL电路的局部振荡电路的局部振荡频率信号进行检波处理，在LMSK解调电路中解调包括构成上述帧的数据包在内的数字信号。在接收部10中被解调的数字信号向纠错部12输出。

纠错部12对从接收部10输出的数字信号进行横向错码纠正处理及纵向错码纠正处理。在纠错部12中，与表示针对从外部输入的各个块的数据的处理定时的块时钟信号BCK的上升沿同步地，从接收部10输入1块的数字信号，利用该块中包含的用于进行横向错码纠正的奇偶校验位，对该块中包含的数据包的数据进行横向错码纠正。此外，与表示针对各个帧的数据的处理定时的帧时钟信号FCK同步地，利用前帧中包含的奇偶校验块，对该帧中包含的数据包进行纵向错码纠正处理。也就是说，纵向错码纠正处理是在1帧的数字信号中包含的数据包聚集之后与帧时钟信号FCK的上升沿同步地开始，对该帧中包含的各个数据包的数据依次进行。

纠错部12如图12的时序图及图13的输出说明图所示，在横向错码纠正处理后检测出错误的块被越过，未检测出错误的块作为当前帧的数据依次输出。此外，作为实施了纵向错码纠正处理的前帧中包含的块之中的、横向错码纠正处理后未检测出错误的块，已经输出的块被越过，而将纵向错码纠正处理后的块作为前帧的数据依次输出。

另外，纠错部12输出状态(status)信号ST。状态信号ST包括块同步标记BLK、帧同步标记FRM、纠正错误标记ERR及奇偶校验块标记PRI。块同步标记BLK表示从纠错部204正在输出的当前块是块不同步中的块(BLK＝0)还是块同步中的块(BLK＝1)。帧同步标记FRM表示从纠错部204正在输出的当前块是帧不同步中的块(FRM＝0)还是帧同步中的块(FRM＝1)。纠正错误标记ERR表示从纠错部204正在输出的当前块是由CRC电路46未检测出错误的块(ERR＝0)还是由CRC电路46检测出错误的块(ERR＝1)。奇偶校验块标记PRI表示从纠错部204正在输出的块不是奇偶校验块而是数据块(PRI＝0)还是奇偶校验块(PRI＝1)。

如图14所示，状态处理部14包括与元件A1以及或元件B1～B3。状态处理部14接收状态信号ST，基于状态信号ST中包含的各个标记的值，生成并输出使能信号EN及无效信号DE。与元件A1接收奇偶校验块标记PRI的反转信号及纠正错误标记ERR的反转信号，在奇偶校验块标记PRI及纠正错误标记ERR双方都为0的情况下输出1，除此之外输出0。与元件A1的输出为使能信号EN，使能信号EN向解码部16输出。或元件B1接收奇偶校验块标记PRI及纠正错误标记ERR，在奇偶校验块标记PRI及纠正错误标记ERR任意一个标记为1的情况下输出1，除此之外输出0。或元件B2接收帧同步标记FRM的反转信号及块同步标记BLK的反转信号，在帧同步标记FRM为1且块同步标记BLK为1的情况下输出0，除此之外输出1。或元件B3仅仅在或元件B1的输出以及或元件B2的输出都为0的情况下输出0，除此之外输出1。或元件B3的输出为无效信号DE，无效信号DE向输出控制部18输出。

解码部16解码从纠错部12输出的各个块的数据，并向输出控制部18输出。解码部16从状态处理部14接收使能信号EN，对在使能信号EN为1时所输入的块的数据实施解码处理，对在使能信号EN为0时所输入的块的数据不实施解码处理。

输出控制部18执行用于将被解码部16解码的块的数据向处理装置100的外部输出的控制。输出控制部18从状态处理部14接收无效信号DE，在无效信号DE为0时所输入的块的数据向处理装置100的外部输出，在无效信号DE为1时所输入的块的数据不向处理装置100的外部输出。

专利文献1：日本特开平8-204583号公报

可是，在现有的FM多路信号的处理装置100中，如图12及图13所示，当在纠错部12中能进行横向错码纠正处理的块的数据(表示为横向纠错OK)被进行横向错码纠正处理时，与块时钟信号BCK的上升沿同步地依次输出。另一方面，当在纠错部12中不能进行横向错码纠正处理的块的数据(表示为横向纠错NG)不与块时钟信号BCK的上升沿同步地输出，而在下一帧时钟信号FCK上升之后进行纵向错码纠正处理，能进行纵向错码纠正处理的块的数据(表示为纵向纠错OK)与下一帧的能进行横向错码纠正处理的块的数据混在一起进行输出。

此时，如图12及图13所示，数据的输出顺序按照与构成1帧的块的正确发送顺序不相同的顺序进行。因此，如果1帧的数据没有聚集则无法进行后处理的数据的情况下，在处理装置100的后段，如图15所示，需要将能进行横向错码纠正处理的块的数据缓冲存储到存储器等中，等到不能进行横向错码纠正处理的块的数据作为能进行纵向错码纠正处理的块的数据输出，进行补偿数据遗漏的处理。

发明内容

本发明的一个方式的处理装置，对数字信号进行纠错并输出，对于所述数字信号，在每个由规定比特数构成的数据包中附加横向错码纠正，在每个组合了附加有所述横向错码纠正的多个数据包的单位中附加纵向错码纠正，作为组合多个所述单位的帧在时间序列上进行发送，所述处理装置特征在于，其具有纵向处理模式，在该纵向处理模式中对构成1帧的多个数据包的数据进行输出的数据输出期间由数据被周期性输出的数据输出期间和数据不被周期性输出的数据不输出期间构成。

在此，优选在所述数据输出期间，仅输出利用所述纵向错码纠正被纠错的数据包的数据。

另外，优选所述处理装置具备：纠错部，利用所述横向错码纠正进行附加有该横向错码纠正的数据包的横向错码纠正处理，利用所述纵向错码纠正进行附加有该纵向错码纠正的单位中所包含的数据包的纵向错码纠正处理，在横向纠正定时输出实施了所述横向错码纠正处理的数据包的数据，在纵向纠正定时输出实施了所述纵向错码纠正处理的数据包的数据；和解码部，接收从所述纠错部输出的数据包的数据，对利用所述横向错码纠正被横向纠错后的数据包的数据以及利用所述纵向错码纠正被纵向纠错后的数据包的数据进行解码处理，所述纠错部输出表示所述纵向纠正定时和所述横向纠正定时的定时标记信号，所述解码部在所述纵向处理模式下，在所述定时标记信号表示是所述纵向纠正定时的定时，对利用所述纵向错码纠正被纵向纠错后的数据包的数据进行解码处理，在所述定时标记信号表示是所述横向纠正定时的定时，对利用所述横向错码纠正被横向纠错后的数据包的数据不进行解码处理。

另外，优选所述处理装置具备输出控制部，该输出控制部接收被所述解码部解码处理后的数据包的数据，在所述纵向处理模式下，至少在所述定时标记信号表示是所述横向纠正定时的定时，进行不将该数据包的数据向装置外部输出的处理。

根据本发明，能够从FM多路信号的处理装置按接收顺序正确输出块的数据。由此，不需要对所输出的块的数据进行排列变换等处理，减轻了后级处理的负担。

附图说明

图1是表示本发明的实施方式中的FM多路信号的处理装置的结构的图。

图2是表示本发明的实施方式中的接收部的结构的图。

图3是表示本发明的实施方式中的纠错部的结构的图。

图4是表示本发明的实施方式中的纠错部进行的处理的流程图。

图5是表示本发明的实施方式中的纠错部进行的处理的流程图。

图6是说明本发明的实施方式中的数据输出的时序图。

图7是说明本发明的实施方式中的数据输出的输出说明图。

图8是表示本发明的实施方式中的状态信号的图。

图9是表示本发明的实施方式中的状态处理部的结构的图。

图10是表示FM多路信号的数据的结构的图。

图11是表示现有的FM多路信号的处理装置的结构的图。

图12是说明现有的FM多路信号的处理装置中的数据输出的时序图。

图13是说明现有的FM多路信号的处理装置中的数据输出的输出说明图。

图14是表示现有的FM多路信号的处理装置中的状态处理部的结构的图。

图15是说明现有的FM多路信号的处理装置中的数据处理方法的图。

符号说明：

10-接收部，12-纠错部，14-状态处理部，16-解码部，18-输出控制部，20-天线，22-前置电路，26-局部振荡电路，28-检波电路，30-多路转换器，32-解调电路，40-同步再生部，42-RAM控制器，44-纠错器，46-CRC电路，48-帧缓冲器RAM，100、200-FM多路信号处理装置，202-接收部，204-纠错部，206-状态处理部，208-解码部，210-输出控制部。

具体实施方式

如图1所示，本实施方式中的FM多路信号的处理装置200包括接收部202、纠错部204、状态处理部206、解码部208及输出控制部210。

如图2所示，接收装置202包括天线20、前置电路22、局部振荡电路26、检波电路28、多路转换器30、LMSK(Level-controlled Minimun ShiftKeying)解调电路32。

FM多路信号由天线20接收，提供给前置电路22。并且，在前置电路22中，通过来自包含PLL电路的局部振荡电路26的局部振荡频率信号将其变换成IF信号。变换后的IF信号，之后被IF放大及被检波电路28检波，检波信号被提供给多路转换器30及LMSK解调电路32。在多路转换器30中基于检波信号生成声音信号。声音信号经由多路转换器30作为左右声音信号进行输出。在LMKS解调电路32中，包括构成帧的数据包在内的数字信号被解调。

下面，对被LMSK解调电路32解调后的数字信号的纠错处理进行说明。图3是表示纠错部204的结构的图。同步再生部40从由LMSK解调电路32接收到的数字信号中检测BIC，由此检测块及帧的开头以确立同步。也就是说，与由外部输入的帧时钟信号同步地，从由LMSK解调电路32输入的当前帧开头的块开始横向错码纠正处理，从前帧的开头块开始纵向错码纠正处理。

这里，所谓当前帧是指成为在纠错部204中被实施横向错码纠正处理的对象的帧，所谓前帧是指在时间序列上在当前帧之前实施横向错码纠正处理的帧。例如，所谓前帧优选采用比当前帧超前一帧的帧。

如果从同步再生部40接收到数字信号，则RAM控制器42基于BIC控制帧缓冲器RAM48的写入处理及读出处理。在帧缓冲器RAM48中存储有被LMSK解调电路32解调的数字信号、被纠错后的数字信号等。纠错器44对从帧缓冲器RAM48读出的数字信号按奇偶校验码的方式进行纠错处理。CRC电路46对纠错器44纠错后的数字信号按CRC(巡回冗余检查)的方式进行纠错检查。

下面，利用图4及图5的流程图，说明纠错部204中的处理。

对于被LMSK解调电路32解调后的数字信号，由同步再生部40基于BIC检测块的开头(步骤S1)。RAM控制器42从外部接收帧时钟信号FCK，将帧时钟信号FCK上升的定时作为各个帧的处理开始定时来确立同步，将被LMSK解调电路32解调后的数字信号一块一块地写入到帧缓冲器RAM48中(步骤S2)。另外，RAM控制器42从外部接收块时钟信号BCK，与块时钟信号BCK上升的定时同步地从帧缓冲器RAM48中读出1块数字信号并输出至纠错器44中(步骤S4)。

纠错器44从帧缓冲器RAM48中一块一块地接收数字信号，提取块中所附加的横向纠错码(奇偶校验位)，按照所提取的横向纠错码进行横向错码纠正处理。当正常地进行横向错码纠正处理时，其结果被送向CRC电路46。CRC电路46按照块中所附加的CRC，对被纠错处理后的数据包的数据进行检错处理。如果未检测出错误，则执行在与帧缓冲器RAM48的读出地址位置相同的地址位置处再次写入横向错码纠正处理后的数据的处理(步骤S6～步骤S8)。在横向错码纠正处理中纠正有异常时，或者在CRC电路46中检测出错误时，不进行向帧缓冲器RAM48的再次写入。这样，与块时钟信号BCK的上升沿同步地，对1帧的272块依次实施横向错码纠正处理(步骤S3～步骤S8)。

在1帧的横向错码纠正处理结束之后，进行纵向错码纠正处理(步骤S9～步骤S12)。纵向错码纠正处理是对实施了横向错码纠正处理的帧的数据、即前帧的数据进行的。此外，当前帧的横向错码纠正处理和前帧的纵向错码纠正处理也可一部分同时进行。另外，在横向错码纠正处理后在CRC电路46中未检测出错误的块，成为由纵向错码纠正处理不进行实质性纠正的块。

当帧时钟信号FCK上升时，RAM控制器42将已经进行横向错码纠正处理的前帧的数字信号距帧开头1帧的272个块，沿纵向从帧缓冲器RAM48中读出，并向纠错器44输出(步骤S9)。纠错器44按照作为帧的奇偶校验块所附加的奇偶校验码，对所读出的272个块的数据实施纵向错码纠正处理。实施了纵向错码纠正处理的数据，被再次写入到帧缓冲器RAM48所读出的位置(步骤S10、步骤S11)。以后，对于块的第2比特以后，对1帧的所有数字信号实施步骤S9至步骤S11的处理，结束纵向错码纠正处理。

此外，成为纵向错码纠正处理的对象的块，是1帧中包含的272个块之中的不是奇偶校验块的190个块。

实施了横向错码纠正处理或纵向错码纠正处理的数据，与块时钟信号BCK的上升沿同步地，按每一块通过解码部208及输出控制部210输出。输出是按模式切换信号MOD进行的。模式切换信号MOD被切换成第1模式(MOD＝0：现有模式)和第2模式(MOD＝1：纵向处理模式)。

在第1模式(MOD＝0：现有模式)的情况下，在横向错码纠正处理后在CRC电路46中被检测出错误的块被越过，在横向错码纠正处理后在CRC电路46中未检测出错误的块作为当前帧的数据依次输出。进而，实施了纵向错码纠正处理的前帧中包含的块之中的、作为在横向错码纠正处理后在CRC电路46中未检测出错误的块已经输出的块被越过，将纵向错码纠正处理后的块作为前帧的数据依次输出。

在第2模式(MOD＝1：纵向处理模式)的情况下，如图6的时序图及图7的输出说明图所示那样进行输出。与是否是在纵向错码纠正处理后结果成为纵向错码纠正处理对象的块无关，作为前帧的数据而输出各个块的数据。

此时，奇偶校验块以外的190个块是成为输出对象的块，在帧时钟信号FCK上升之后，对前帧的块进行纵向错码纠正处理，如图6所示，自帧时钟信号FCK的上升沿起经过规定时间之后，每当块时钟信号BCK上升时就按每一块输出包括前帧含有的数据包在内的块。

由此，如图6及图7所示，对构成1帧的多个块(数据包)的数据进行输出的数据输出期间，被划分为数据被周期性输出的数据输出期间(在图6中，表示为第N-1帧的数据输出期间)和数据不被周期性输出的数据不输出期间(在图6中，表示为数据不输出期间)。在数据输出期间中，实施了纵向错码纠正处理的块的数据按照在时间序列上正确的顺序进行输出。

另外，纠错器44输出状态信号ST。如图8所示，状态信号ST包括定时输出标记VH、块同步标记BLK、帧同步标记FRM、纠正错误标记ERR及奇偶校验块标记PRI。定时输出标记VH、块同步标记BLK、帧同步标记FRM、纠正错误标记ERR及奇偶校验块标记PRI都能采用1比特的标记信号。

定时输出标记VH表示从纠错部204正在输出的当前块是仅实施横向错码纠正处理的块而未实施纵向错码纠正处理的块(VH＝0)还是实施了纵向错码纠正处理的块(VH＝1)。块同步标记BLK表示从纠错部204正在输出的当前块是块不同步中的块(BLK＝0)还是块同步中的块(BLK＝1)。帧同步标记FRM表示从纠错部204正在输出的块是帧不同步中的块(FRM＝0)还是帧同步中的块(FRM＝1)。纠正错误标记ERR表示从纠错部204正在输出的块是由CRC电路46未检测出错误的块(ERR＝0)还是检测出错误的块(ERR＝1)。奇偶校验块标记PRI表示从纠错部204正在输出的块不是奇偶校验块而是数据块(PRI＝0)还是奇偶校验块(RPI＝1)。

以上，从纠错部204输出实施了横向错码纠正处理及纵向错码纠正处理的块的数据。这些块的数据被输入到解码部208。另外，状态信号ST被输入到状态处理部206。

如图9所示，状态处理部206包括与元件C1、C3、D4以及或元件C2、D1、D2、D3、D5。状态处理部206接收状态信号ST，基于状态信号ST中包含的各个标记的值生成并输出使能信号EN及无效信号DE。与元件C1、C3以及或元件C2被用于使能信号EN的生成，与元件D4以及或元件D1、D2、D3、D5被用于无效信号DE的生成。

与元件C1接收奇偶校验块标记PRI的反转信号及纠正错误标记ERR的反转信号，在奇偶校验块标记PRI及纠正错误标记ERR双方都为0的情况下输出1，除此之外输出0。也就是说，在从纠错部204正在输出的块不是奇偶校验块而是数据块(PRI＝0)、且由CRC电路46未检测出错误(ERR＝0)的情况下输出1，除此之外输出0。或元件C2接收定时输出标记VH及模式切换信号MOD的反转信号，在定时输出标记VH为0及模式切换信号MOD为1的情况下输出0，除此之外输出1。也就是说，在处理模式为第2模式(MOD＝1)且从纠错部204正在输出的块是仅实施横向错码纠正处理而未实施纵向错码纠正处理的块(VH＝0)的情况下输出0，除此之外输出1。与元件C3在与元件C1及或元件C2的输出都为1的情况下输出1，除此之外输出0。也就是说，在处理模式为第1模式(MOD＝0)，或者从纠错部204正在输出的块为实施了纵向错码纠正处理的块(VH＝1)的任意一个条件成立的情况下，并且在从纠错部204正在输出的块不是奇偶校验块而是数据块(RPI＝0)且由CRC电路46未检测出错误(ERR＝0)的情况下，使能信号EN为1，除此之外为0。使能信号EN被输出到解码部208。

或元件D1接收奇偶校验块标记PRI及纠正错误标记ERR，在奇偶校验块标记PRI及纠正错误标记ERR任意一个为1的情况下输出1，除此之外输出0。也就是说，在从纠错部204正在输出的块是奇偶校验块(PRI＝1)，或者由CRC电路46检测出错误的块(ERR＝1)的情况下输出1，除此之外输出0。或元件D2接收帧同步标记FRM的反转信号及块同步标记BLK的反转信号，在帧同步标记FRM为1且块同步标记BLK为1的情况下输出0，除此之外输出1。也就是说，仅仅在从纠错部204正在输出的块为帧同步的块(FRM＝1)且为块同步中的块(BLK＝1)的情况下输出0，除此之外输出1。或元件D3仅仅在或元件D1的输出及或元件D2的输出都为0的情况下输出0，除此之外输出1。

另一方面，与元件D4接收定时输出标记VH的反转信号及模式切换信号MOD，在定时输出标记VH为0并且模式切换信号MOD为1的情况下输出1，除此之外输出0。也就是说，在处理模式为第2模式(MOD＝1)且从纠错部204正在输出的块为仅仅施加了横向错码纠正处理而未实施纵向错码纠正处理的块(VH＝0)的情况下输出1，除此之外输出0。

或元件D5接收或元件D3的输出及与元件D4的输出，在输出都为0的情况下输出0，除此之外输出1。也就是说，在从纠错部204正在输出的当前块为奇偶校验块(PRI＝1)、是由CRC电路46检测出错误的块(ERR＝I)、是帧不同步的块(FRM＝0)、是块不同步的块(BLK＝0)的任意一个条件成立的情况下，无效信号DE为1。另外，在处理模式为第2模式(MOD＝1)且从纠错部204正在输出的块为仅仅实施了横向错码纠正处理而未实施纵向错码纠正处理的块(VH＝0)的情况下，无效信号DE为1。无效信号DE被输出到输出控制部210。

解码部208对从纠错部204输出的各个块的数据进行解码，并向输出控制部210输出。在解码部208进行的解码处理是以接收部202接收的FM多路信号的编码所对应的方式进行的，能够采用基于一般编码解码技术的方法。

解码部208从状态处理部206接收使能信号EN，对在使能信号EN为1时所输入的块的数据实施解码处理，对使能信号EN为0时所输入的块的数据不实施解码处理。也就是说，在处理模式为第1模式(MOD＝0)，或者从纠错部204正在输出的块是实施了纵向错码纠正处理的块(VH＝1)的任意一个条件成立，并且从纠错部204正在输出的块不是奇偶校验块而是数据块(PRI＝0)且由CRC电路46未检测出错误(ERR＝0)的情况下，解码部208进行解码处理。

输出控制部210进行控制用于向处理装置200的外部输出被解码部208解码后的块的数据。输出控制部210从状态处理部206接收无效信号DE，将在无效信号DE为0时所输入的块的数据向处理装置200的外部输出，而在无效信号DE为1时所输入的块的数据不向处理装置200的外部输出。

也就是说，在从解码部208正在输出的块为奇偶校验块(REI＝1)、是由CRC电路46检测出错误的块(ERR＝1)、是帧不同步的块(FRM＝0)、是块不同步的块(BLK＝0)的任意一个条件成立的情况下，输出控制部210不输出相应块的数据。另外，在处理模式为第2模式(MOD＝1)且从解码部208正在输出的块为仅实施横向错码纠正处理而未实施纵向错码纠正处理的块(VH＝0)的情况下，输出控制部210不输出相应块的数据。

换言之，在处理模式为第1模式(现有模式)的情况下，在从解码部208正在输出的块为奇偶校验块(PRI＝1)、是由CRC电路46检测出错误的块(ERR＝I)、是帧不同步的块(FRM＝0)、是块不同步的块(BLK＝0)的哪个条件都不成立时，输出控制部210输出相应块的数据，在任意一个条件成立时，不输出块的数据。

另一方面，在处理模式为第2模式的情况下，在从解码部208正在输出的块为仅实施横向错码纠正处理而未实施纵向错码纠正处到(VH＝0)时，与其他条件无关，不输出该块的数据。在从解码部208正在输出的块为实施了纵向错码纠正处理的块(VH＝1)的情况下，从解码部208正在输出的块为奇偶校验块(PRI＝1)、是由CRC电路46检测出错误的块(ERR＝1)、是帧不同步的块(FRM＝0)、是块不同步的块(BLK＝0)的哪个条件都不成立时，输出控制部210输出相应块的数据，在任意一个条件成立时，不输出该块的数据。

以上，本实施方式中的FM多路信号的处理装置200在被设定为第2模式的情况下，仅仅将实施了纵向错码纠正处理的块的数据作为处理对象，向装置外部输出。由此，不会像以往那样将横向错码纠正处理失败后的块的数据以之后输出的实施了纵向错码纠正处理的块的数据进行补充，而能利用在时间序列上按正确的顺序所输出的实施了纵向错码纠正处理的块的数据进行处理。

Claims (4)

1.一种处理装置，对数字信号进行纠错并输出，对于所述数字信号，在每个由规定比特数构成的数据包中附加横向错码纠正，在每个组合了多个附加有所述横向错码纠正的数据包的单位中附加纵向错码纠正，作为组合多个所述单位的帧在时间序列上进行发送，所述处理装置特征在于，

其具有纵向处理模式，在该纵向处理模式中对构成1帧的多个数据包的数据进行输出的数据输出期间，由周期性输出数据的数据输出期间、和不输出数据的数据不输出期间构成。

2.根据权利要求1所述的处理装置，其特征在于，

在所述数据输出期间，仅输出利用所述纵向错码纠正进行纠错后的数据包的数据。

3.根据权利要求1或2所述的处理装置，其特征在于，

所述处理装置具备：

纠错部，利用所述横向错码纠正进行附加有该横向错码纠正的数据包的横向错码纠正处理，利用所述纵向错码纠正进行附加有该纵向错码纠正的单位中所包含的数据包的纵向错码纠正处理，在横向纠正定时输出实施了所述横向错码纠正处理的数据包的数据，在纵向纠正定时输出实施了所述纵向错码纠正处理的数据包的数据；和

解码部，接收从所述纠错部输出的数据包的数据，对利用所述横向错码纠正被横向纠错后的数据包的数据以及利用所述纵向错码纠正被纵向纠错后的数据包的数据进行解码处理，

所述纠错部输出表示所述纵向纠正定时和所述横向纠正定时的定时标记信号，

所述解码部在所述纵向处理模式下，在所述定时标记信号表示是所述纵向纠正定时的定时，对利用所述纵向错码纠正被纵向纠错后的数据包的数据进行解码处理，在所述定时标记信号表示是所述横向纠正定时的定时，对利用所述横向错码纠正被横向纠错后的数据包的数据不进行解码处理。

4.根据权利要求3所述的处理装置，其特征在于，

所述处理装置具备输出控制部，该输出控制部接收被所述解码部解码处理后的数据包的数据，在所述纵向处理模式下，至少在所述定时标记信号表示是所述横向纠正定时的定时，进行不将该数据包的数据向装置外部输出的处理。

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