CN102376693A - 单片磁感应器件 - Google Patents

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Abstract

本发明提供了一种具有低直流阻抗和小面积的单片磁感应器件。通过示例的方式，磁感应器件可以包括具有形成在衬底(例如，半导体衬底)底层中的沟槽、和形成在衬底中沟槽与衬底上层之间的孔。另外，磁感应器件可以包括嵌入或沉积在沟槽内的导电线圈。磁感应器件还可以包括形成在孔内的一组导电通孔，其将衬底的底层与上层电连接。此外，可以至少部分在导电线圈之上、在上层中形成一个或多个诸如有源器件之类的集成电路元件。适当时可以利用通孔将集成电路元件与导电线圈连接。

Description

单片磁感应器件
对相关申请的优先权的要求
该主题专利申请要求转让给该专利申请所有人的于2010年8月23日提交的题为“MONOLITHIC MAGNETIC INDUCTION DEVICE”的美国临时专利申请序列号为61/344,566的优先权，其通过引用的方式整体并入本文。
技术领域
该专利申请总的来说涉及与集成电路电子器件共同使用的磁感应器件结构，更具体地，涉及相对于许多传统的感应器具有厚度与宽度比较高的厚导线圈的单片磁感应器。
背景技术
包括感应器、变压器和相关器件的磁感应器件用于各种电磁应用中。这种应用的常用示例包括用于便携式消费电子器件的电力管理应用，诸如开关式电源和驱动器电路。其他示例应用包括用于各种集成电路器件的数字隔离器，以及用于蜂窝电话、Wi-Fi通信器件等实例的无线传送器的射频功率放大器。
在许多应用中，其电感与直流阻抗之间具有大比率的感应线圈与具有较低的电感/直流阻抗比率的线圈相比，能够提供更好的电路性能和可靠性。增大该比率的一种方法是通过减小直流阻抗，这可以通过采用具有大横截面积的感应线圈轨道(track)来实现。但是，特别地，在集成电路应用中，保持甚至是减小电子元件的尺寸具有重要的意义。例如，较小的集成电路元件通常会导致较高的元件密度(即，在单位面积中具有更多的晶体管、变压器、整流器等)，这导致在给定尺寸的集成电路芯片的情况下增大了处理能力、增大了存储器存储等。使集成电力模块、开关式电源和驱动器电路微型化的应用能够实现类似的益处。此外，诸如移动电话、数字照相机等之类的许多应用都具有单个元件或元件组必须满足的尺寸、重量和元件密度要求。在一些应用中，减小的尺寸还可以导致减小的成本、较高的元件可靠性、或简化的和灵活的设计。因此，尽管增大横截面积可以提供减小的直流阻抗，但是，也由于增大的横截面积通常导致增大整体元件的尺寸而发生有害影响。此外，设计或成本约束可能会限制横截面积达到最大。
用于实现微型化且高度集成的电力模块的一种机制是单片磁感应器件。感应线圈和硅衬底的单片集成已用于使线圈能够与其他电路元件并排形成，从而有时减小了衬底面积的消耗。另外，可以至少部分地利用用于晶体管和其他集成电路元件的类似集成电路处理，以形成单片感应器。这可以减小感应器成本，使批量生产变得更简单更灵活，以及具有其他益处(例如，具有减小的寄生效应)。除了可以提这些面积消耗的节约之外，还需要进一步减小面积，因此需要可替换的或附加的技术作为代替。最新研究与开发的一个方向是发现进一步减小感应器器件以及集成电路等面积消耗的有效方法。
发明内容
以下给出本专利申请的简要说明，以提供对本文所描述的一些方面的基本理解。该简要说明不是所公开主题内容的全面综述。其目的不是明确所公开主题内容的关键或决定性元素，也不是对该主题的创新范围的描述。其目的仅仅是以简化的形式给出所公开主题内容的一些构思，作为稍后给出的更详细描述的前奏。
本专利申请的各个方面提供了与许多传统的集成电路感应器件相比具有低直流阻抗和小面积的单片感应器件。根据一个特定方面，该感应器件包括衬底(例如，半导体衬底)，具有形成在该衬底底层的卷绕式沟槽、以及形成在衬底中所述沟槽与所述衬底上层之间的孔。另外，所述感应器件包括嵌入或形成在所述沟槽内的一个或多个导电线圈。例如，对于单片感应器可以采用单个导电线圈，而对于单片变压器，可以采用多个耦合导电线圈(但是本发明不限于此)。所述感应器件还包括形成在所述孔中的一组导电通孔，这些导电通孔将衬底的底层与上层电连接。
根据本专利申请的其他方面，单片感应器件还可以包括形成在所述沟槽或所述孔之上的电绝缘层。该绝缘层可以通过化学气象沉积、溅射、或其他合适的沉积工艺来形成。在一个特定方面，所述绝缘层可以通过创建多孔硅区域和对该多孔硅区域进行氧化来形成。在本专利申请的至少一方面中，可以通过热氧化来进行氧化。
根据其他方面，所述导电线圈或所述导电通孔可以通过在衬底内的所述孔和沟槽的壁上沉积一层导电材料来形成。例如，所述沉积可以包括使用电镀沉积工艺来用导电材料填充所述孔和沟槽。过量的导电材料可以使用施加到衬底的顶部外表面和衬底的底部外表面的平坦化工艺来移除。
在本专利申请的一个特定方面中，单片磁感应器件可以是无芯的。在可替换的方面中，可以在所述导电线圈的中心附近形成磁芯。
在其他方面中，可以在衬底的上层中，在导电线圈之上形成一个或多个集成电路元件。这通过至少部分在导电线圈之上堆叠一个或多个集成电路元件而有助于对衬底体积的完全利用。此外，集成电路元件的子集可以通过一个或多个导电通孔电连接到感应线圈。在可替换的或附加的方面中，集成电路元件的另一个子集可以通过不连接到导电通孔或与导电通孔隔离来与感应线圈隔离。
在附加的方面中，磁感应器件可以制造成与形成在衬底中的附加的集成电路元件分离。根据可替换的方面，磁感应器件的制造可以至少部分地与附加的集成电路元件的制造混合。例如，可以至少部分地通过相同的工艺模块来形成所述磁感应器件和集成电路元件。
在本专利申请的各个方面，单片嵌入式磁感应器件可以具有不同的尺寸或物理特性，以满足特定的电气设计特性、或尺寸特性。例如，在一些方面中，衬底可以具有大于约100微米(μm)的厚度。在其他方面中，所述沟槽和线圈可以具有大于约50μm的厚度。在一个方面中，线圈或通孔可以由铜金属形成，而在其他方面中，可以使用不同的金属或不同的导体(例如，银等)。在另一方面中，衬底可以具有等于或小于约1平方毫米(mm)的面积。此外，根据一个或多个方面，所述磁感应器件可以具有大于约90％的感应器效率和约0.5安培或更大的电流承载能力。
以下的描述和附图详细阐述了所公开主题内容的特定说明性方面。但是，这些方面仅示出了可以采用该创新原理的各种方面中的几种，而所公开主题内容意在包括所有这些方面及其等价物。结合附图考虑，根据该创新的以下详细描述，所公开主题内容的其他优点和新颖特征将显而易见。
对图说明
图1描绘了根据本专利申请的多个方面的示例单片感应器的截面视图。
图2示出了沿着用于图1的单片感应器的示例导电线圈的指示线的底视图。
图3描绘了根据另一方面的单片电力变压器或单片两相耦合感应器的截面视图。
图4示出了用于图3的电力变压器/两相耦合感应器的耦合感应线圈的底视图。
图5描绘了根据特定方面的示例半导体衬底和蚀刻/开槽工艺的截面视图。
图6示出了用于在图5的衬底中形成的孔和沟槽的示例绝缘工艺的截面视图。
图7描绘了用于形成针对图5的衬底的导电线圈和通孔的示例金属形成工艺的截面视图。
图8示出了用于移除由图7的金属形成所产生的过量导电材料的示例工艺的截面视图。
图9描绘了形成在硅衬底中的单片感应器和附加的集成电路元件的截面视图。
图10描绘了根据所公开方面的用于制造单片嵌入式无芯磁感应器的示例方法的流程图。
图11示出了根据其他方面的用于制造单片嵌入式无芯磁感应器的另一示例方法的流程图。
具体实施方式
参考附图来描述所公开的主题内容，整个描述中所使用的相同或相似的参考标号指的是相同或相似的元素。在以下描述中，为了说明的目的，阐述了许多具体的细节，以提供对本主题创新的完整理解。但是，显然的是，所公开的主题内容可以不使用这些具体细节来实践。在其他实例中，以框图或图解的形式示出了已知的结构和器件，以方便对本主题创新进行描述。
如在本文中所利用的，术语“元件”、“电路”、“构造”等意在指计算机或电子相关的实体，为硬件、硬件和软件的组合、或软件(例如，执行中的软件)。例如，元件可以是一个或多个晶体管、线圈、电力耦合器、多相耦合线圈、存储器单元、晶体管或存储器单元的排列、专用集成电路、控制器、处理器、运行在处理器上的处理、计算机等，或者是它们的适当组合。该元件可以包括可擦写程序(例如，至少部分地存储在可擦写存储器中的处理指令)或硬程序(即，制造时烧入不可擦写存储器中的处理指令)。
通过示例的方式，从存储器执行的处理和处理器二者都可以是元件。作为另一个示例，一个系统或构造可以包括电子硬件的排列(例如，并联或串联晶体管)、处理或制造指令、和处理器，其以适合所述电子硬件的排列的方式实施处理指令。另外，一个构造可以包括单个元件(例如，一个线圈、一个通孔、一个晶体管、一个门阵列等)或元件的排列(例如，耦合线圈、一组通孔、串联或并联排列的晶体管、电力引线、电接地、输入信号线和输出信号线等)。一个系统可以包括一个或多个元件以及一个或多个构造。一个示例系统可以包括具有多个集成电路元件的硅芯片，这些集成电路元件电布置为响应于一个输入而产生一个组合的函数输出。应该理解的是，定义的一些重叠是预料中的，一个构造或一个系统可以是一个独立的元件，或者是另一构造、系统的一个元件等。
除了上述说明，所要求的主题内容可以实施为一种方法、设备，或者使用典型的制造、编程或工程技术的制造品，以生产硬件、固件、软件、或其任意适当组合来控制电子器件实施所公开的主题内容。本文中所使用的术语“设备”和“制造品”意在包含电子器件、半导体器件、计算机、或者可从任意计算机可读器件、载体或介质取得的计算机程序。计算机可读介质可以包括硬件介质或软件介质。另外，所述介质可以包括非暂时的介质或传输介质。在一个示例中，非暂时的介质可以包括计算机可读硬件介质。计算机可读硬件介质的具体示例可以包括但不限于磁存储器器件(例如，硬盘、软盘、磁条等)、光盘(例如，压缩盘(CD)、数字通用盘(DVD)等)、智能卡、和闪存器件(例如，卡、棒、键驱动器等)。计算机可读传输介质可以包括载波、在介质中传播的信号等。当然，本领域技术人员能够认识到，在不脱离所要求的主题内容的范围或主旨的情况下，可以对该结构进行许多改变。
为了实现微型和高度集成的电力模块，在这些电力模块中利用的单片集成的磁感应器件已经成为当前开发努力的一个目标。但是，由于尺寸和衬底面积的限制，感应线圈轨道的可用宽度和间隔是有限的。因此，本专利申请的各个方面提供了厚的感应线圈，以在给定线圈半径和轨道宽度的情况下，获得大的感应线圈轨道的横截面积。该大的横截面积提供了减小直流阻抗的一种机制。
大部分现存的单片磁感应器件制造在衬底顶上而不是嵌入在衬底内。但是，很难在衬底之上制造高纵横比的厚导电轨道，并且衬底之上可用的空间通常受应用中所提供的空间或封装技术类型的限制。因此，对于这些衬底上的磁感应器件来说，很难获得比100μm厚的磁感应线圈。另外，这些衬底上的磁感应器件为整个器件的封装添加了额外的厚度，从而减小了器件封装的元件密度。
其他单片磁感应器件部分或全部嵌入在衬底中。衬底的厚度用来容纳磁感应线圈；因此使用嵌入式器件实现了较厚的磁感应线圈。但是，许多衬底嵌入式磁感应器件通常由于各种技术限制并没有完全利用衬底的厚度。这种示例可以在(1)已于2005年8月发布的题为“Integrated Transformer Configuration”的美国专利No.6,927,662，(2)已于2008年7月发布的题为“Method of Manufacturing anInductance”的美国专利No.7,404,249，(3)已于1996年5月发布的题为“Magnetic Induction Coil for Semiconductor Devices”的美国专利No.5,519,582，和(4)已于2004年12月发布的题为“Inductanceand Via Formation in a Monolithic Circuit”的美国专利No.6,830,970中找到。这些技术中的衬底嵌入式磁感应线圈的厚度小于50μm。
磁感应线圈的厚度大于100μm的其他衬底嵌入式磁感应器件确实存在。例如(5)于2010年1月提交的题为“Integrated PowerPassives”的美国专利申请公开号No.2010/0020509和(6)S.Prabhakaran，Y.Sun，P.Dhagat，W.Li和C.R.Sullivan的″Microfabricated V-Groove Power Inductors for High-CurrentLow-Voltage Fast-Transient DC-DC Converters″，Proceedings of PowerElectronics Specialists Conference，Recife，Brazil，pp.1513-1519，June2005。但是，这些器件的衬底被蚀刻穿透来形成磁感应线圈，从而使它们的结构易于发生机械故障(5)。这也消耗了衬底上下两面的表面积，限制了单片电路的有源器件只能被并排制造，从而减小了整个单片电路的密度。另一方面，当使用湿法蚀刻来在衬底中形成沟槽时，由于V形的沟槽，浪费了许多衬底体积。这限制了形成在所述沟槽中的嵌入式磁感应线圈的高度，从而也减小了紧凑度，或者减小了线圈的横截面积(并且增大了直流阻抗)(6)。
尽管将磁感应线圈嵌入在衬底中节约了空间并且能够实现厚的磁感应线圈，但是，由于单片电路的有源和无源器件二者的制造都需要消耗衬底表面积，因此依然很难实现紧凑的单片电路。为了完全利用衬底的表面积，(3)和(4)公开了将磁感应线圈嵌入到衬底的底面，并且将它们互连到可以制造单片电路的有源器件的顶面。但是，它们没有完全利用衬底的厚度，并且磁感应线圈的厚度小于50μm。此外，将底面的磁感应线圈互连到顶面的处理是复杂的。为了将衬底底面的磁感应线圈互连到衬底顶面的有源器件，(3)使用了额外的衬底。底面的磁感应线圈倒装结合到所述额外衬底，而正面的有源器件也引线结合到所述额外衬底。因此，(3)所公开的结构实际上不是单片的。相比之下，(4)通过激光在衬底中形成孔以形成通孔来将磁感应线圈互连到衬底的另一面。该激光蚀刻工艺必须逐孔地执行，因此不适合批量生产。此外，(4)使用了热氧化作用来在磁感应器件与衬底之间形成绝缘层。这引入了长时间的高温过程，并且与单片电路的有源器件的制造不兼容。
本专利申请的各方面提供了具有嵌入衬底一面的并且有效地互连到衬底的可以制造其他电路元件的另一面的非常厚的磁感应线圈的单片磁感应器件。该磁感应器件包括衬底，具有嵌入在该衬底底层中的一个或多个厚(即，＞50μm)的感应线圈。在衬底中的感应线圈与可以制造一个或多个其他集成电路元件的衬底上层之间形成具有相对较小的横截面面积的孔。此外，在衬底与磁感应线圈和导电通孔之间形成绝缘层。所述上层可以容纳单片电路的有源器件，并且可以为形成寄放磁感应线圈的沟槽提供机械支撑。
根据其他所公开的方面，单片磁半导体器件的制造可以包括从衬底的底表面向上在衬底中形成深沟槽。该沟槽可以根据将要嵌入到该沟槽中的磁感应线圈的外形来形成。此外，可以从衬底的顶表面开始在衬底中形成孔，从而将沟槽连接到顶表面。另外，可以形成绝缘层来覆盖沟槽和孔，并且然后，可以用导电材料(例如，铜、铜合金或铜衍生物、银、其他合适的导体等)来填充所述沟槽和孔。
由于几乎利用了半导体衬底的全部厚度，因此导电线圈比传统器件可以具有厚很多的线圈，增大了线圈的横截面积(本领域中也称为垂直面积)，并且减小了直流阻抗。此外，通过完全利用衬底的体积，可以提供更紧凑的单片集成电路。此外，在衬底的不同面上制造磁感应线圈和其他电路元件为给定硅芯片提供了增加的元件密度。
现在参考附图，图1示出了根据本专利申请的各方面的单片感应器100的截面视图。如图所示，所述截面视图是以下文中图2所示自顶向下的虚线AA’为参考描绘的。单片感应器100可以包括衬底102，其可以包括半导体衬底。在至少一方面中，衬底102可以是合适的硅半导体衬底。
衬底102可以包括形成在衬底102的底层或下部区域中的一系列沟槽110。沟槽110可以具有厚度(或高度)112，该尺寸能够实现相对较厚的磁感应线圈。在本专利申请的一方面中，厚度112可以为约50μm或者更大。在另一方面中，厚度112可以为约100μm或更大。在再一方面中，厚度112可以是约200μm或更大。通常，厚度可以从约50μm大到比衬底102的厚度小几μm。沟槽110的轨道宽度可以小到磁感应线圈的厚度的十分之一，并且相邻轨道之间的轨道宽度可以小到磁感应线圈的厚度的十五分之一。
除了以上描述，衬底102可以包括形成在衬底102的顶层或上部区域中的一个或多个孔114。孔114可以被形成来将至少一个沟槽110的子集连接到衬底102的上部区域。在至少一个方面中，孔114形成为穿过衬底102的顶部，在其顶表面开口。
根据本专利申请的特定方面，单片感应器100可以包括绝缘层104，其覆盖沟槽110和孔114。如可以看到的，绝缘层104可以有效地涂覆或覆盖在沟槽110和孔114处的衬底102内表面。因此，绝缘层104可以在衬底102与形成在沟槽和孔内的元件之间提供一些电阻抗。
以上描述之外，单片感应器100可以包括在沟槽110中形成的导电线圈108。导电线圈108可以通过在沟槽110内沉积导电材料来形成。在至少一方面中，导电材料可以包括铜，尽管本专利申请不限于铜导电线圈108，在本专利申请的范围内可以考虑各种适合的导电材料。另外，单片感应器100可以包括在孔114内形成的通孔106。通孔106可以通过在孔114内沉积导电材料来形成，该导电材料可以与导电线圈108相同或不同。
导电通孔106的高度等于不容纳沟槽110和磁感应线圈的衬底的剩余顶层的厚度，从而等于衬底102的厚度减去沟槽110和磁感应线圈的厚度112，并且其最小值为约10μm。导电通孔106的宽度通常可以小到通孔106的深度的十分之一。
应该理解的是，可以采用各种尺寸的沟槽110、厚度112、和其他尺寸的单片感应器100来满足各种电、面积、或体积设计约束。根据一个特定方面，导电线圈108可以具有约100毫欧姆或更小的直流阻抗、以及具有在100兆赫工作频率处的约3.9的品质因子。此外，单片感应器100在一些方面中可以具有约90％或更好的感应器效率，并且在其他方面中可以具有约93.4％或更好的感应器效率。在其他方面中，单片感应器100可以具有约0.5安培或更好的电流承载能力，而在其他方面中，电流承载能力可以为约0.6安培或更好。
根据其他方面，衬底102可以具有从约100μm到约1毫米或更大的厚度。在一个特定方面中，衬底102可以为约300μm。在另外的方面中，衬底102可以具有约1平方毫米或更小的表面积(从衬底102的顶部或底部看)。在另一方面中，该表面积可以为约0.8平方毫米或更小，而在再一方面中，该表面积可以为约0.5平方毫米或更小。在一个方面中，磁芯可以嵌入在衬底102中。在可替换的方面中，衬底102和单片感应器100可以是无芯的。
根据一个特定实施例，单片感应器100可以具有约450μm的半径、7圈导电线圈108、约200μm的线圈厚度112、约30μm的单个导电线圈108的轨道宽度、约15μm的单个导电线圈108之间的间隔、以及约10μm的通孔106的宽度。
在可替换实施例中，单片感应器100可以具有约330μm的半径和2圈导电线圈108。另外，单片感应器100可以包括约100μm的线圈厚度112、约15μm的导电线圈108的轨道宽度、约10μm的导电线圈108之间的轨道间隔、以及约30μm的通孔106的宽度。
在另一可替换实施例中，单片感应器100可以具有约700μm的半径和5圈导电线圈108。另外，单片感应器100可以包括约100μm的线圈厚度112、约15μm的导电线圈108的轨道宽度、约10μm的导电线圈108之间的轨道间隔、以及约30μm的通孔106的宽度。
图2示出了图1的单片感应器100的磁导电线圈200的顶视图。图1的单片感应器100的截面视图是沿着图2所描绘的AA’轴获取的。如所描绘的，导电线圈200包括中心区域202，其可以是无芯的，或者可以包括磁芯。另外，连续的导电金属沟槽204的一端在导电线圈200的中心区域202的附近，另一端在导电线圈200的外边缘(AA’线的参考标号A的附近)。
图3和图4分别示出了根据本发明的一个实施例的沿着AA’的单片变压器(或单片两相耦合感应器)的截面视图300和底视图400。图3和图4的单片变压器/耦合感应器可以基本类似于上述图1和图2所示的单片感应器，除了两个磁感应线圈308(线圈A和线圈B)嵌入在具有相应的导电通孔306的衬底中。根据本实施例，磁感应线圈308(线圈A和线圈B)具有圆形螺旋形状。但是，根据本发明，基于单片变压器或单片两相耦合感应器的设计，磁感应线圈308可以为任意平面形状，例如矩形螺旋形状、跑道形状、直线形状、或其他适合的平面形状。根据图3和图4所描绘的实施例，单片变压器或单片两相耦合感应器包括两个耦合的磁感应线圈308。但是，根据其他所公开的方面，根据需要，可以具有其他适合数量的耦合磁感应线圈和相应的导电通孔，以及具有任意适合种类的电路连接。
根据其他方面，一个单片变压器或一组单片两相耦合感应器嵌入在衬底302中。但是，根据其他方面，可以有任意合适数量的单片感应器、单片变压器、单片多相耦合感应器嵌入在衬底302中以及具有任意种类的电路连接。根据本实施例，单片变压器或耦合感应器的磁感应线圈308彼此交错。但是，根据其他方面，单片变压器和单片多相耦合感应器的磁感应线圈可以相对彼此取任意适合的位置。
在特定方面中，图3和图4的单片变压器/耦合感应器可以具有约0.44欧姆的初级直流阻抗和约0.45欧姆的次级直流阻抗。可替换地或另外，变压器/耦合感应器可以具有大于约30纳亨(nH)的电感，或在约12兆赫(MHz)与约100MHz之间具有大于-0.8分贝(dB)的电压增益，或具有上述的组合。
图5至图8示出了根据本专利申请的附加方面的单片感应器的示例制造的不同阶段的截面视图500、600、700、800。尽管单片感应器被粗略描绘以用于对制造工艺的说明，但是相同或相似的制造工艺可以应用于制造多个单片感应器、单片变压器、和单片多相耦合感应器、或类似元件。
截面视图500示出了例如由硅制成的半导体衬底502，其中在衬底的一面(例如，顶面)上形成孔506，并且在衬底的相对的另一面(例如，底面)上形成非常深的高纵横比的沟槽504。首先形成孔506或沟槽504。沟槽504根据磁感应线圈的外形而形成。孔506和沟槽504对准，使得孔506连接到其中可以形成将线圈互连到衬底的顶面的通孔的沟槽504(例如，参见下文的图7)。使用暴露衬底502的包括孔506和沟槽504的区域的掩模从衬底502的两面通过各向异性蚀刻(例如，通过等离子体蚀刻)衬底502来获得孔506和沟槽504。根据本发明的优选实施方式，使用深反应离子蚀刻来快速形成孔506和沟槽504，并且使用双向触点对准器来实现孔506和沟槽504的对准，并且对准精度达到1μm。
注意，截面视图500的衬底502不包括例如在上述图1和图3中所描绘的沟槽504或孔506内的阴影区域。图1和图3的阴影区域表示形成在衬底的沟槽和孔内的导电材料(例如，铜、银等)。注意，相同或不同的导电材料可以用于沟槽504或孔506。图1和图3利用不同的断面线图案来指示不同类型的导体可以用于这些器件的孔和沟槽，但是，还应该理解的是，相同的导电材料可以用于这些器件的孔和沟槽，类似于沟槽504和孔506(例如，参见下文中的图7)。
截面视图600示出了在孔606和沟槽604的表面形成例如二氧化硅层的电介质层608，用于绝缘。根据本公开的优选实施，电介质层608通过化学气相沉积或溅射而形成，其具有低热平衡并且允许在单片电路的有源器件的制造之后制造磁感应器件。根据本公开的另一个实施例，绝缘层通过热氧化作用而形成。根据本公开的再一个实施例，绝缘层通过在沟槽和孔的表面上形成厚的多孔硅区域并且对所述多孔硅区域进行氧化而形成。可以使用该方法来形成厚绝缘层(例如，约50μm或更小)来减小磁感应器件中的寄生电容，并且提供磁感应器件与有源器件之间以及磁感应器件的不同磁感应线圈之间的高电压隔离。
截面视图700示出了通过电镀用导电材料(例如，铜)填充形成在衬底702内的孔(即，孔606)和沟槽(即，沟槽604)。首先在孔和沟槽的壁上溅射金属层，并且通过电化学沉积来获得孔和沟槽的完整填充。形成导电通孔706(水平阴影)、磁感应线圈704(交叉阴影)以及过量导电层710和712，其中导电通孔706和磁感应线圈704与孔和沟槽分别具有非常近似的尺寸(厚度、宽度、和间隔)，这是因为绝缘层708相对较薄。
截面视图800示出了过量导电层710和712被移除的单片感应器。这可以通过对衬底802的顶面和底面进行平坦化来实现。根据一个特定方面，可以使用化学机械抛光工艺来进行平坦化。如所描绘的，一旦过量导电层710和712被移除，导电线圈804通过通孔806连接，导电线圈804和通孔806都通过绝缘层808与衬底802绝缘。另外，可以在导电线圈804之上的衬底802的至少一部分上层中形成一个或多个其他集成电路元件(未描绘)。应该理解的是，可以在形成导电线圈804、通孔806、或绝缘层808之前、之后、或至少部分同时地形成集成电路元件。
图9示出了根据本专利申请的其他方面的包括一个或多个感应线圈904和一个或多个附加电路元件908(例如，集成电路元件、有源器件等)的单片电路900(电路900)的截面视图。在一些方面中，感应线圈904可以包括与许多传统的嵌入式感应器相比相对较厚的磁感应线圈。此外，电路900可以包括将感应线圈904电连接到衬底902的上部的一组通孔906。另外，电路900可以包括制造在衬底902的上部中的诸如有源器件之类的一个或多个其他集成电路元件908，以有效利用衬底902。可以在形成感应线圈904的沟槽、形成通孔906的孔、或集成电路元件908之上形成绝缘层910。
尽管图9仅示出了单个感应线圈，但是类似的结构可以应用于电路900中的多个单片磁元件，这意味着可以在衬底902的相对于集成电路元件908的另一面制造单片磁元件的感应线圈904。在其他方面中，可以在制造集成电路元件908之后或之前制造感应线圈904、绝缘层910或通孔906。感应线圈904、通孔906或绝缘层910的制造工艺也可以与其他电路元件908的制造工艺至少部分地混合，以共享一些工艺模块。使用导电通孔906和未示出的传统互连来将感应线圈904与集成电路元件908互连。尽管电路900被示出为是无芯的(没有磁材料)，但是在一些公开的方面中，电路900也可以具有一个或多个磁芯材料(例如，Ni-Fe、Co-Ta-Zr、Co-Zr-O、Zn-Fe-O、Fe-Si-B-Cr)。
鉴于上述示例视图，参考图10和图11的流程图，将更好理解可以根据所公开主题内容实施的处理方法。尽管为了简要说明的目的，方法1000、1100被示出并描述为一系列方框，但是应该明白和理解的是，所要求的主题内容不受这些方框的顺序的限制，这是因为，根据本文所描绘和描述的内容，一些方框可以以不同顺序和/或与其他方框同时发生。此外，并不是所有所示方框对实施下文所述的方法1000、1100都是必须的。另外，还应该理解的是，下文和整个说明书所公开的方法1000、1100都可以存储在制造品中，以方便将这些方法传输和转移到电子器件。所使用的术语“制造品”意在包含可从任意计算机可读装置、结合载体的装置、或存储器介质获得的计算机程序。
图10示出了根据本专利申请的其他方面的用于制造单片磁感应器的示例方法1000的流程图。在步骤1002，方法1000可以包括将导电线圈嵌入在硅衬底的下部中。在特定方面中，导电线圈可以具有至少约50μm的厚度。在其他方面中，导电线圈可以包括铜导体、铜合金、或铜衍生物。
在步骤1004，方法1000可以包括在硅衬底的上部开一组导电通孔。在一个实例中，导电通孔可以延伸穿过硅衬底的顶表面。在另一个实例中，导电通孔可以在硅衬底的上部中延伸但不会到达顶表面，从而使顶表面连续并且未破损。
在步骤1006，方法1000可以包括将所述一组导电通孔的至少一个子集与导电线圈电连接。通过将导电线圈与一个或多个通孔电连接，可以在硅衬底的下部与上部之间提供连接。
图11描绘了根据本专利申请的其他方面的示例方法1100的流程图。在步骤1102，方法1100可以包括将铜线圈嵌入硅衬底的下部中。在步骤1104，方法1100可以包括采用等离子体蚀刻工艺来在衬底的上部与下部之间形成沟槽。在步骤1106，方法1100可以包括通过在沟槽内沉积导电材料来在上部与下部之间形成导电通孔。在步骤1108，方法1100可以包括将通孔子集的一端连接到铜线圈。在步骤1110，方法1100可以包括在硅衬底的上部中形成至少一个集成电路元件。在步骤1112，方法1100可以包括将通孔子集的另一端连接到集成电路元件。
以上所描述的包括了本主题创新的示例。当然，不可能描述元件或方法的每个可能的组合来对本主题创新进行描述，但是，本领域普通技术人员可以认识到，本主题创新的许多其他组合和改变都是可行的。因此，所公开的主题内容意在包含落入所附权利要求的思想和范围内的所有这种改变、修改和变型。此外，一定程度上，无论术语“包含”、“具有”、或“含有”用在详细描述还是权利要求中，这种术语都意在以类似于术语“包括”被用作权利要求中的过渡词时被解释的方式包括在内。
此外，本文中所使用的词语“示例”意在作为例子、实例、或说明。本文中所描述的任意方面或设计作为“示例”不是必须被解释比其他方面或设计优选或有利。当然，词语“示例”的使用意在以具体的方式呈现思想。如在本申请中使用的，术语“或”意在指包括的“或”而不是排他的“或”。即，除非具体指定或者从上下文清楚地得出，否则“X采用A或B”意在指任意自然包括的排列。即，如果X采用A；X采用B；或X采用A和B，则上述任意实例都满足“X采用A或B”。另外，本申请和所附权利要求中使用的冠词“一”和“一个”通常应该被理解为指“一个或多个”，除非具体指定或从上下文清楚地得出是指单数的形式。
另外，在用于制造电路器件的算法或工艺操作方面，已给出了一部分详细描述。这些工艺的描述或陈述是本领域技术人员采用来有效地将其工作实质传递给其他平等技术人员的机制。工艺在这里通常被认为是导致期望结果的自调和的一系列动作。这些动作要求物理量的物理操纵。尽管不是必须的，但是这些量通常呈现可被存储、转移、组合、比较、和/或以其他方式操纵的电和/或磁信号的形式。
关于上述元件、构造、电路、工艺等所执行的各种功能，用来描述这些元件的术语(包括提到的“意味着”)意在对应于(除非特别说明)执行所描述元件的指定功能的任意元件(即，功能等价)，尽管在结构上不等价于所公开的结构(其执行本文中所描述的实施例的示例方面的功能)。在这方面，也应该认识到，实施例包括系统以及具有用于执行各种处理的动作和/或事件的计算机可执行指令的计算机可读介质。另外，尽管仅针对几种实施方式中的一种公开了一个特定特征，但是，根据任意给定或特定应用的期望或优势，这种特征可以与其他实施方式的一个或多个其他特征组合。

Claims (40)

1.一种用于集成电路的磁感应器件，包括：
半导体衬底；
导电线圈，嵌入半导体衬底的底层；以及
嵌入半导体衬底的通孔，其从半导体衬底的底层延伸到顶层，并且将导电线圈与顶层电连接。
2.根据权利要求1所述的磁感应器件，还包括形成在半导体衬底的顶层中的一个或多个集成电路(IC)元件，通孔将导电线圈与一个或多个IC元件的至少一个子集电连接。
3.根据权利要求2所述的磁感应器件，磁感应器件是单片器件以及导电线圈、通孔与一个或多个IC元件实质上嵌入半导体衬底内。
4.根据权利要求1所述的磁感应器件，导电线圈具有大于50μm的厚度。
5.根据权利要求1所述的磁感应器件，导电线圈具有大于100μm的厚度。
6.根据权利要求1所述的磁感应器件，半导体衬底包括硅。
7.根据权利要求1所述的磁感应器件，还包括绝缘层，位于导电线圈与顶层中的IC元件之间或者位于导电线圈与衬底之间。
8.根据权利要求7所述的磁感应器件，使用互补金属氧化物半导体(CMOS)兼容的沉积工艺来形成绝缘层。
9.根据权利要求1所述的磁感应器件，导电线圈具有100毫欧姆或更小的直流阻抗。
10.根据权利要求1所述的磁感应器件，导电线圈在100兆赫处具有3.9的品质因子。
11.根据权利要求1所述的磁感应器件，使用批量形成工艺来形成通孔。
12.根据权利要求1所述的磁感应器件，使用等离子体蚀刻工艺来形成通孔。
13.根据权利要求1所述的磁感应器件，半导体衬底具有大于200μm的厚度。
14.根据权利要求1所述的磁感应器件，半导体衬底具有1平方毫米或更小的面积。
15.根据权利要求1所述的磁感应器件，具有90％或更高的感应器效率。
16.根据权利要求1所述的磁感应器件，导电线圈具有至少0.5安培的电流容量。
17.根据权利要求1所述的磁感应器件，不具有磁芯。
18.根据权利要求1所述的磁感应器件，具有100兆赫或更小的工作频率。
19.根据权利要求1所述的磁感应器件，导电线圈包括铜金属并且具有：
450μm的半径；
7圈；
200μm的线圈厚度；
30μm的轨道宽度；
15μm的线圈圈之间的轨道间隔；以及
10μm的通孔宽度。
20.根据权利要求19所述的磁感应器件，在100毫安培的工作电流时具有87毫欧姆的直流阻抗，在2安培的工作电流时具有96毫欧姆的直流电阻。
21.根据权利要求1所述的磁感应器件，导电线圈包括铜金属并且具有：
100μm的线圈厚度；
15μm的轨道宽度；
10μm的线圈圈之间的轨道间隔；以及
30μm的通孔宽度。
22.根据权利要求21所述的磁感应器件，导电线圈还具有：
330μm的半径；以及
2圈。
23.根据权利要求22所述的磁感应器件，具有105毫欧姆的初级直流阻抗和110毫欧姆的次级直流阻抗。
24.根据权利要求21所述的磁感应器件，导电线圈还具有：
700μm的半径；以及
5圈。
25.根据权利要求24所述的磁感应器件，其中磁感应器件是两相耦合感应器或单片变压器，具有0.44欧姆的初级直流阻抗和0.45欧姆的次级直流阻抗。
26.根据权利要求24所述的磁感应器件，其中磁感应器件是多线圈单片变压器，其在12MHz与100MHz之间的工作频率时具有大于30纳亨(nH)的线圈电感和大于-0.8分贝(dB)的电压增益。
27.一种用于制造单片磁感应器件的方法，包括：
将铜线圈嵌入硅半导体衬底的下部中，铜线圈具有50μm或更大的厚度；
在硅半导体衬底的上部中开一组导电通孔；以及
将所述一组导电通孔与铜线圈电连接，从而在硅半导体衬底的下部与上部之间提供电连接。
28.根据权利要求27所述的方法，其中开一组导电通孔还包括利用批量工艺来开一组导电通孔。
29.根据权利要求28所述的方法，还包括采用等离子体蚀刻工艺作为批量工艺。
30.根据权利要求27所述的方法，还包括在硅半导体衬底的上部中形成集成电路(IC)元件。
31.根据权利要求30所述的方法，还包括将IC元件至少部分电连接到所述一组导电通孔的子集。
32.根据权利要求31所述的方法，其中形成IC元件至少部分包括在截面中在铜线圈之上重叠IC元件。
33.根据权利要求27所述的方法，其中嵌入铜线圈还包括形成具有2圈至7圈和450μm至700μm半径的线圈。
34.根据权利要求27所述的方法，其中嵌入铜线圈还包括形成具有15μm至30μm轨道宽度的线圈。
35.根据权利要求27所述的方法，其中嵌入铜线圈还包括形成具有10μm至15μm轨道间隔的线圈。
36.根据权利要求27所述的方法，其中嵌入铜线圈还包括形成具有100μm至200μm厚度的线圈。
37.根据权利要求27所述的方法，其中开一组导电通孔还包括形成具有10μm至30μm宽度的通孔。
38.根据权利要求27所述的方法，还包括提供具有315μm厚度的用于单片磁感应器件的硅半导体衬底。
39.根据权利要求27所述的方法，还包括提供具有1平方毫米或更小的面积的用于单片磁感应器件的硅半导体衬底。
40.一种单片磁感应器件，包括：
硅衬底，具有至少300μm的厚度、1平方毫米或更小的面积、大于6欧姆-厘米的晶片电阻率、和3μm或更大的隔离厚度；
铜线圈，嵌入在硅衬底的底层中，具有大于50μm的厚度、小于700μm的半径、30μm以下的轨道宽度、15μm以下的轨道间隔、以及2圈至7圈；
集成电路(IC)元件，形成在硅衬底中底层之上的第二层中；以及
至少一个通孔，开在硅衬底的第二层中，将至少一部分IC元件与至少一部分铜线圈电连接。
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