JPWO2010052839A1 - 半導体装置 - Google Patents

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Abstract

半導体装置は、回路及び回路素子のうち少なくともいずれかを有する半導体基板と、半導体基板の主面と平行な方向にコイルの軸を有し、且つ主面に隣り合うように配置されたインダクタ素子とを備えている。インダクタ素子に電流を流すことにより誘起される磁界の主方向は主面と平行である。

Description

本発明は、インダクタ素子を含む半導体装置に関する。
近年、携帯電話などの携帯通信機器の小型化が進められているために、高周波回路をシリコン集積回路に１チップ化する要求が高まってきている。ところが、高周波回路には、その構成要素としてトランジスタ、抵抗、及び容量に加えて、コイル又はトランスといったインダクタ素子が必要である。したがって、半導体基板上にトランジスタ又は抵抗などを搭載した集積回路を形成すると共にインダクタ素子を形成する方法が開発されている。
ところで、インダクタ素子として、半導体基板表面に形成した絶縁膜上に、アルミニウムなどの導電膜を渦巻き状に又は巻き線状に形成する方法がある。しかしながら、このような構成では、インダクタ素子に隣接して半導体基板が配置されるため、インダクタ素子に電流を流した時に発生する磁束の変化を妨げる渦電流がその半導体基板に発生する。そうすると、インダクタ素子と半導体基板中の渦電流とが相互に作用し合うために、半導体装置に含まれるインダクタ素子の特性に損失が伴うことが知られている。
すなわち、渦巻き状又は巻き線状に形成された帯状の導電層をトランスにおける１次コイルと考えると、不純物を含む半導体基板そのものは抵抗値が低いので高周波領域では短絡された２次コイルのように作用する。この２次コイルの存在による損失は、特に高周波領域において顕著に現れるので、半導体基板内の渦電流の発生を防止するための提案がなされている（例えば、特許文献１参照）。
この特許文献１では、シリコン半導体基板の表面に複数のＰＮ接合を形成し、そのＰＮ接合に生成されるキャリアが空乏化した空乏層においては、渦電流の発生を抑制できることが示されている。具体的には、半導体基板の表面における渦電流の経路を複数の空乏層によって分断することにより、渦電流を抑制する構成が開示されている。この特許文献１における従来例においても、基板表面に形成される空乏層により渦電流の発生が抑えられることが示されている。
図１３は、半導体装置に形成された従来のインダクタ素子の構造を示す模式図である。
図１３に示すように、半導体基板１０の表面に渦巻き状に導電膜１６が形成されていることが示されている。また、半導体基板１０の深さ方向には半導体基板１０の表面近傍にＮ型の不純物領域１４がＰ型の半導体基板１０の中に形成されていることが示されている。すなわち、半導体基板１０の表面近傍には複数のＰＮ接合が形成されている。
そして、渦巻き状の導電膜１６が絶縁膜１２上に形成され、この導電膜１６の一端１６ａは、図示しない配線に接続されている。また、導電膜１６の他端１６ｂは、絶縁膜１２内に形成された下層の配線１８に接続されている。導電膜１６の一端１６ａから他端１６ｂに向かって矢印２２の方向に電流を流すと、それにより磁束２０が渦巻き配線内に発生する。
図１３に示された構成によると、複数のＰＮ接合に複数の空乏層が形成されるため、半導体基板１０の表面側に空乏層が多く形成される。その結果、帯状の導電膜１６からなるインダクタ素子により発生した磁束２０に対して、半導体基板１０内に発生する渦電流が流れるときの抵抗を高くすることができるため、渦電流を抑制することができる。したがって、渦電流による電力の損失とインダクタンスの低下によるインダクタンス特性の低下を防止することができる。
特開平７−１８３４６８号公報
しかしながら、上記で説明した従来技術においては、渦電流を抑制する空乏層の幅が有限であるため、空乏層の下部の半導体基板中に渦電流が発生することを防ぐことは難しい。すなわち、インダクタ素子に隣接した半導体基板中に形成された空乏層の幅及び厚さは有限であって、シリコンの透磁率は１に近いので、多くの磁束は空乏層を透過して、空乏層の下部の半導体基板に達して、その半導体基板中に渦電流を誘起する。このことにより、渦電流を完全に抑制することができず、その結果インダクタ特性の低下が生じるという問題があった。
さらに、半導体基板中に渦電流の発生を抑制するための空乏層を形成する必要があるため、インダクタ素子に隣接した半導体基板中には回路素子を形成できない。この空乏層を形成しなければならないことは、半導体基板内に回路を構成するためのレイアウト設計上の大きな制約になると共に、一般にインダクタ素子は大きな面積を要するから大きな面積の空乏層が必要になるため、チップサイズが大きくなるという問題もあった。
前記に鑑み、本発明の目的は、インダクタ素子を半導体基板に隣接して所定の方向に配置することにより、インダクタ素子により誘起される磁界が半導体基板の内部に渦電流を誘起するなどの影響を及ぼさず、且つインダクタ素子に隣接した半導体基板の内部の領域に回路素子などを形成することができる構造を有する半導体装置を提供することである。
上記の目的を達成するために、本発明の第１の側面の半導体装置は、回路及び回路素子のうち少なくともいずれかを有する半導体基板と、上記半導体基板の主面と平行な方向にコイルの軸を有し、且つ上記主面に隣り合うように配置されたインダクタ素子とを備えており、上記インダクタ素子に電流を流すことにより誘起される磁界の主方向が上記主面と平行である構成を含んでいる。
このような構成とすることにより、インダクタ素子により誘起される磁界が半導体基板の内部に影響を及ぼさないようにすることができる。その結果、渦電流が誘起されないことから、高周波においてもインダクタ素子の損失の発生を抑制できる。
さらに、渦電流が誘起されないため、比較的大きな面積を要するインダクタ素子下部の半導体基板の内部に空乏層を形成するための拡散層などを形成する必要がなく、回路及び回路素子を配置することができる。したがって、回路及び回路素子の配置のレイアウトの自由度が向上すると共に、半導体装置を構成するために必要なチップ面積を縮小できるという大きな効果を得ることができる。
また、本発明の第２の側面の半導体装置は、回路及び回路素子のうち少なくともいずれかを有する半導体基板と、半導体基板の主面に隣り合うように配置され、且つ主面に垂直な面内に配置されたインダクタ素子とを備えており、インダクタ素子に電流を流すことにより誘起される磁界の主方向が主面と平行である構成を含んでいる。
このような構成とすることにより、インダクタ素子により誘起される磁界が半導体基板の内部に影響を及ぼさないようにすることができる。その結果、渦電流が誘起されないことから、高周波においてもインダクタ素子の損失の発生を抑制できる。
さらに、渦電流が誘起されないため、比較的大きな面積を要するインダクタ素子下部の半導体基板の内部に空乏層を形成するための拡散層などを形成する必要がなく、回路及び回路素子を配置することができる。したがって、回路及び回路素子の配置のレイアウトの自由度が向上すると共に半導体装置を構成するために必要なチップ面積を縮小できるという大きな効果を得ることができる。
また、半導体基板の主面に隣り合うように配置され、半導体材料、高抵抗材料若しくは絶縁材料からなる基板又はブロックをさらに備える構成であってもよく、インダクタ素子は、上記基板又はブロックに支持されて形成されている構成としてもよい。
このような構成とすることにより、インダクタ素子は確実に固定されて配置されるため、インダクタ素子の特性及び信頼性をさらに向上させることができる。
また、半導体基板の主面には形成された導体パッドをさらに備える構成であってもよく、インダクタ素子の１組の接続端子は、導体パッドを介して半導体基板に電気的に接続されている構成としてもよい。
このような構成とすることにより、インダクタ素子は半導体基板に形成された回路及び回路素子と確実に接続されるため、インダクタ素子の特性及び信頼性をさらに向上させることができる。
また、接続端子と導体パッドとは、金バンプを介して接続されている構成としてもよい。このような構成とすることにより、半導体基板の主面にインダクタ素子を実装することがさらに容易となる。
また、インダクタ素子は、１ターン以上の巻き線からなる構成であってもよい。このような構成とすることにより、さらに高いインダクタンスを得ることができる。
また、インダクタ素子の１組の接続端子は、同一の方向に形成されている構成であってもよい。このような構成とすることにより、インダクタ素子をさらに低コストで製造することができ、半導体基板の主面に実装することがさらに容易となる。
また、インダクタ素子を複数個備える構成としてもよい。このような構成とすることにより、トランス素子などのインダクタ素子を含む機能素子を半導体基板の主面上に高集積に構成することができる。
また、インダクタ素子のうちいずれもは、互いに誘導結合しないように配置されている構成であってもよい。このような構成とすることにより、それぞれの回路ブロックにインダクタ素子を用いた回路を支障なく動作させることができる。
また、インダクタ素子のうち少なくともいずれか２つは、互いに誘導結合するように配置されている構成であってもよい。このような構成とすることにより、トランス素子などの磁気的に誘導結合した素子を半導体基板の主面上に高集積に構成することができる。
本発明の第１又は第２の側面の半導体装置によれば、インダクタ素子を高集積に構成しても半導体基板の内部に渦電流が発生することがないため、インダクタ素子の渦電流による損失を実質的に皆無にして、インダクタ素子の保有する特性をそのまま発揮することができる。さらに、インダクタ素子の下部又はその周辺の半導体基板の内部に回路又は回路素子を形成して配置することができるため、半導体基板の面積を有効に使用することができ、半導体装置に使用するチップサイズを縮小できるという効果が得られる。
図１（ａ）〜（ｃ）は、本発明の第１の実施形態における半導体装置１００の構成を示す模式図であり、図１（ａ）及び（ｂ）は斜視図、図１（ｃ）は図１（ｂ）の側面図を示している。 図２（ａ）及び（ｂ）は、図１（ａ）〜（ｃ）に示す半導体装置１００を構成するインダクタ素子１０６を含む主要部の詳細図であり、図１（ａ）はインダクタ素子１０６の正面図、図２（ｂ）は図１（ａ）のIIb-IIb線の断面図を示している。 図３（ａ）及び（ｂ）は、本発明の第２の実施形態における半導体装置１００を構成するインダクタ素子１０７ａ、１０７ｂを含む主要部の詳細図であり、図３（ａ）はインダクタ素子１０７ａ、１０７ｂの正面図であり、図３（ｂ）は図３（ａ）のIIIb-IIIb線の断面図を示している。 図４（ａ）及び（ｂ）は、本発明の第３の実施形態における半導体装置１００を構成するインダクタ素子１０７ｃを含む主要部の詳細図であり、図４（ａ）はインダクタ素子１０７ｃの正面図であり、図４（ｂ）は図４（ａ）のIVb-IVb線の断面図を示している。 図５（ａ）及び（ｂ）は、本発明の第４の実施形態における半導体装置１００を構成するインダクタ素子１０７ｄを含む主要部の詳細図であり、図５（ａ）はインダクタ素子１０７ｄの正面図であり、図５（ｂ）は図５（ａ）のVb-Vb線の断面図を示している。 図６（ａ）〜（ｄ）は、本発明の第５の実施形態に係る半導体装置の製造方法を工程順に示す断面図であって、具体的には、上述した第１〜第４の実施形態における半導体装置１００を構成するインダクタを半導体微細加工技術を用いて製造する方法を示している。 図７（ａ）及び（ｂ）は、本発明の第６の実施形態における半導体装置１００を構成するインダクタ素子１０７ｅ、１０７ｆを含む主要部の詳細図であり、図７（ａ）はインダクタ素子１０７ｅ、１０７ｆの正面図であり、図７（ｂ）は図７（ａ）のVIIb-VIIb線の断面図であり、図７（ｃ）は図７（ｂ）のVIIc-VIIc線の断面図である。 図８（ａ）〜（ｄ）は、本発明の第７の実施形態における半導体装置１００を構成するインダクタ素子を含む主要部の詳細図であり、図８（ａ）は半導体基板１０２の主面１０２ａに垂直な所定の面でのスパイラル配線１２１の断面図であり、図８（ｂ）〜（ｄ）は図８（ａ）のVIIIb-VIIIb線の断面正面図を示している。 図９（ａ）及び（ｂ）は、本発明の第７の実施形態における半導体装置１００を構成する他のインダクタ素子を含む主要部の詳細図であり、図９（ａ）は半導体基板１０２の主面１０２ａに垂直な所定の面でのスパイラル配線１２８の断面図であり、図９（ｂ）は図９（ａ）のIXb-IXb線の断面正面図を示している。 図１０（ａ）及び（ｂ）は、本発明の第５の実施形態における半導体装置１００を構成するインダクタ素子２０１を含む主要部の詳細図であり、図１０（ａ）はインダクタ素子２０１の正面図であり、図１０（ｂ）は図１０（ａ）のXb-Xb線の断面図を示している。 図１１は、本発明の第９の実施形態における半導体装置３００の概略構成を示す斜視図である。 図１２は、本発明の第１０の実施形態における半導体装置３５０の概略構成を示す斜視図である。 図１３は、従来のインダクタ素子の構造を示す模式図である。
以下、本発明の各実施形態に係る半導体装置について図面を参照しながら説明する。なお、各実施形態及び各図面において同じ符号を付した構成要素は同様の動作を行うため、繰り返しの説明を省略する場合がある。また、図面は、理解を容易にするためにそれぞれの構成要素を主体に模式的に示している。
（第１の実施形態）
図１（ａ）〜（ｃ）は、本発明の第１の実施形態における半導体装置１００の構成を示す模式図であり、図１（ａ）及び（ｂ）は斜視図、図１（ｃ）は図１（ｂ）の側面図を示している。また、図２（ａ）及び（ｂ）は、図１（ａ）〜（ｃ）に示す半導体装置１００を構成するインダクタ素子１０６を含む主要部の詳細図であり、図１（ａ）はインダクタ素子１０６の正面図であり、図２（ｂ）は図１（ａ）のIIb-IIb線の断面図を示している。ただし、図２（ａ）において、半導体基板１０２及び接続パッド１０３の部分については、インダクタ素子１０６との接続の詳細を示すために断面図として示している。
図１（ａ）に示すように、半導体装置１００は、回路（図示せず）及び回路素子（図示せず）のうち少なくともいずれかを有する半導体基板１０２と、半導体基板１０２の主面１０２ａに隣り合うように配置され、且つ主面１０２ａに垂直な面内に配置されたインダクタ素子１０６とを備えている。そして、半導体装置１００において、インダクタ素子１０６に電流を流すことにより誘起される磁界１０６ａの主方向は、主面１０２ａと平行である方向としている。
また、同様に、図１（ｂ）に示すように、半導体装置１００は、回路（図示せず）及び回路素子（図示せず）のうち少なくともいずれかを有する半導体基板１０２と、半導体基板１０２の主面１０２ａと平行な方向にコイルの軸１０６ｂを有し、且つ主面１０２ａに隣り合うように配置されたインダクタ素子１０６とを備えている。そして、半導体装置１００において、インダクタ素子１０６に電流を流すことにより誘起される磁界１０６ａの主方向は、主面１０２ａと平行である方向としている。ここで、半導体基板１０２には、図示されていないが、通常の方法で形成されたトランジスタ又はダイオードなどの能動素子、抵抗又はキャパシタなどの受動素子、並びに、配線、コンタクトプラグ及び接続端子などが形成されており、これらは所定の機能を実現する回路及び回路素子を構成している。
ここで、図１（ａ）と図１（ｂ）とは、インダクタ素子１０６の巻き線のターン数が異なり、図１（ａ）においては巻き線のターン数が１であるが、図１（ｂ）においては巻き線のターン数が２以上となっている。
このような構成とすることにより、図１（ｃ）に示すように、インダクタ素子１０６により誘起される磁界１０６ａ、１０６ｃが半導体基板１０２の内部に影響を及ぼさないようにすることができる。その結果、渦電流が誘起されないことから、高周波においてもインダクタ素子１０６の損失の発生を抑制できる。
さらに、渦電流が誘起されないため、比較的大きな面積を要するインダクタ素子１０６下部の半導体基板１０２の内部には、空乏層を形成するための拡散層などを形成する必要がなく、回路及び回路素子を配置することができる。すなわち、図１（ｃ）に示すインダクタ素子１０６下部の半導体基板１０２の内部の領域１０２ｂには、回路及び回路素子を配置することができる。したがって、回路及び回路素子の配置のレイアウトの自由度が向上すると共に、半導体装置１００を構成するために必要なチップ面積を縮小できるという大きな効果を得ることができる。
図１（ａ）〜（ｃ）に示すインダクタ素子１０６は、半導体材料、高抵抗材料若しくは絶縁材料からなる基板１０１又はブロック１０１ａに支持されて形成されている。つまり、この基板１０１又はブロックも、半導体基板１０２の主面に隣り合うように配置されている。
このような構成とすることにより、インダクタ素子１０６は確実に固定されて配置されるため、インダクタ素子１０６の特性及び信頼性をさらに向上させることができる。
図２（ａ）及び（ｂ）は上述したインダクタ素子１０６が、例えば高抵抗シリコン半導体からなる基板１０１に支持されて形成されたインダクタ１１０を示す。このインダクタ１１０は、図１（ａ）〜（ｃ）並びに図２（ａ）及び（ｂ）に示す半導体基板１０２の主面１０２ａに形成された接続パッド１０３に機械的且つ電気的に接続されている。すなわち、図２（ａ）及び（ｂ）に示すように、インダクタ素子１０６の１組の接続端子１０５は、接続パッド１０３を介して半導体基板１０２に電気的に接続されている。また、接続端子１０５と接続パッド（導体パッド）１０３とは金バンプ１０４を介して接続されている。
このような構成とすることにより、インダクタ素子１０６は、半導体基板１０２に形成された回路及び回路素子と確実に接続されるため、インダクタ素子１０６の特性及び信頼性をさらに向上させることができる。その結果、半導体基板１０２の主面１０２ａにインダクタ素子１０６を実装することがさらに容易となる。
インダクタ１１０は従来のチップインダクタと異なり、例えばシリコン基板などの半導体基板１０２を用いて最先端の半導体微細加工プロセスを使用して作製することができるため、非常に小型且つコンパクトに形成することができる。図２(ａ)に示すインダクタ１１０は、例えば辺１１０ａ及び辺１１０ｂをそれぞれ２００μｍ、２００μｍ、厚さ１１０ｃを５０μｍとして形成できるため、小型且つコンパクトである。インダクタ素子１０６を形成するインダクタ導線は、コスト又は加工性の観点から、銅、アルミニウム又はアルミニウム化合物が使用されることが多い。インダクタ導線の線幅１０６ｄ及び間隔１０６ｅを１０μｍ、１１０μｍとしたときのインダクタンス値は、４ＧＨｚの周波数において６ｎＨの値に形成されていた。
また、このようなインダクタ素子１０６が誘導結合により他の回路素子などに影響を及ぼす距離は、１００μｍ程度であると推定されている。したがって、インダクタ素子１０６を半導体基板１０２に隣り合うように配置するときには、この距離を考慮して配置することにより、渦電流が誘起されてもその影響を受けることがない。
なお、インダクタ特性の向上を図るためには、半導体基板１０２よりもさらに高抵抗の高抵抗基板又は絶縁基板などを使用することが好ましい。また、インダクタ導線の材料についても、形成する回路の機能又は特性などに対応して金、銀、又は白金などの導電材料を使用することができ、導電材料であればその使用が限定されることはない。
また、本実施形態では、基板１０１として高抵抗半導体基板を使用したがこれに限定されるものではなく、例えば、石英又はセラミックなどの絶縁材料からなる基板を使用することが好ましい。
（第２の実施形態）
図３（ａ）及び（ｂ）は、本発明の第２の実施形態における半導体装置１００を構成するインダクタ素子１０７ａ、１０７ｂを含む主要部の詳細図であり、図３（ａ）はインダクタ素子１０７ａ、１０７ｂの正面図であり、図３（ｂ）は図３（ａ）のIIIb-IIIb線の断面図を示している。ただし、図３（ａ）において、半導体基板１０２及び接続パッド１０３の部分については、インダクタ素子１０７ａ、１０７ｂとの接続の詳細を示すために断面図として示している。
図２（ａ）及び（ｂ）に示した第１の実施形態の１ターンのインダクタ１１０とは異なり、図３（ａ）及び（ｂ）に示すインダクタ１２０は、基板１０１上又は内部に配置されたインダクタ素子１０７ａ、１０７ｂが２層構造で２ターンの巻き線状に形成されている。そして、インダクタ１２０の他の構造は、図２（ａ）及び（ｂ）に示すインダクタ１１０と同様に、基板１０１側の接続端子１０５と金バンプ１０４を介して、半導体基板１０２側の接続パッド１０３に接続された構造として形成されている。
すなわち、図３（ａ）及び（ｂ）に示すように、インダクタ１２０は、インダクタ素子１０７ａ及びインダクタ素子１０７ｂからなり、これらのインダクタ素子１０７ａ、１０７ｂは接続部１０５ｂによって接続されている。したがって、本実施形態は、インダクタ素子１０７ａ及びインダクタ素子１０７ｂを接続して複層構造にしているため、第１の実施形態に比べて、より高インダクタンス値を得ることができる。インダクタ１２０のインダクタンスは、インダクタ素子１０６、１０７ａ、１０７ｂが同じ形状で形成されているため、４ＧＨｚの周波数において１２ｎＨの値に形成されていた。
また、インダクタ素子１０７ａ、１０７ｂの１組の接続端子１０５は同一の方向に形成されている。このような構成とすることにより、インダクタ素子１０７ａ、１０７ｂをさらに低コストで製造することができ、半導体基板１０２の主面１０２ａに実装することがさらに容易となる。また、同じインダクタンス値を得ようとした場合、１ターンのインダクタよりもインダクタの径を小型化できるという利点もある。
本実施形態のインダクタ１２０は、第１の実施形態に比べて、磁束密度がより高くなるが、インダクタ素子１０７ａ、１０７ｂの巻き線の巻き面１２０ａが半導体基板１０２の主面１０２ａとほぼ垂直となるため、インダクタ素子１０７ａ、１０７ｂは、主面１０２ａにほぼ平行な磁界を発生させる。その結果、半導体基板１０２中に渦電流が発生することがないため、渦電流による損失を実質的にほぼ０にすることができる。
（第３の実施形態）
図４（ａ）及び（ｂ）は、本発明の第３の実施形態における半導体装置１００を構成するインダクタ素子１０７ｃを含む主要部の詳細図であり、図４（ａ）はインダクタ素子１０７ｃの正面図であり、図４（ｂ）は図４（ａ）のIVb-IVb線の断面図を示している。
本実施形態のインダクタ１３０は、第１の実施形態による効果に加えて、以下に示す効果がある。ここでは、インダクタ素子１０７ｃの巻き数（ターン数）を増やしているため、第１の実施形態に比べて、より高インダクタンス値を得ることができる。すなわち、図４（ａ）及び（ｂ）に示すインダクタ素子１０７ｃが１ターン以上の巻き線からなっている。インダクタ素子１０７ｃは、ほぼ３ターンの巻き線からなっているため、１ターンの巻き線の場合に比べて約３倍のインダクタンス値を得ることができる。
（第４の実施形態）
図５（ａ）及び（ｂ）は、本発明の第４の実施形態における半導体装置１００を構成するインダクタ素子１０７ｄを含む主要部の詳細図であり、図５（ａ）はインダクタ素子１０７ｄの正面図であり、図５（ｂ）は図５（ａ）のVb-Vb線の断面図を示している。
本実施形態のインダクタ１４０は、第１の実施形態による効果に加えて、以下に示す効果がある。図５（ａ）及び（ｂ）に示すように、インダクタ素子１０７ｄは複数の巻き数の巻き線からなり、インダクタ素子１０７ｄの中点に接続端子１０５ｃを設けている。このような構成とすることにより、通常のインダクタの動作だけでなく差動インダクタとしての動作をすることができる。
（第５の実施形態）
図６（ａ）〜（ｄ）は、本発明の第５の実施形態に係る半導体装置の製造方法を工程順に示す断面図であって、具体的には、上述した第１〜第４の実施形態における半導体装置１００を構成するインダクタを半導体微細加工技術を用いて製造する方法を示している。
まず、図６（ａ）に示すように、例えば厚さ１００μｍの高抵抗のシリコン基板１１１上の絶縁膜（図示せず）上に、スパッタ法により、アルミニウム層１１２を１μｍの厚さに積層する。続いて、アルミニウム層１１２上に、インダクタ素子となるスパイラルパターンが形成されるように、レジストパターン１１３を形成する。
次に、図６（ｂ）に示すように、レジストパターン１１３を用いたエッチングにより、アルミニウム層１１２をスパイラルパターンに形成した後、レジストパターン１１３を有機溶剤などを用いて除去する。続いて、シリコン基板１１１上に、パターン化されたアルミニウム層１１２を覆うように、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて、シリコン酸化膜（ＳｉＯＸ）又はシリコン窒化膜（ＳｉＮＸ）を堆積した後、ＣＭＰ（Chemical Mechanical Polishing）法などにより表面を平坦化して厚さ１．５μｍの層間絶縁膜１１４を形成する。続いて、インダクタ素子１０６となるパターン化されたアルミニウム層１１２と接続端子１０５となるパターン化されたアルミニウム層１１２とを接続するための引き出し配線パターンを形成するために、スルーホールの開口パターン１１５を有するレジストパターン１１６を形成する。
次に、図６（ｃ）に示すように、レジストパターン１１６を用いたエッチングにより、層間絶縁膜１１４にインダクタ素子１０６及び接続端子１０５となるパターン化されたアルミニウム層１１２に到達するスルーホール１１７を形成した後、レジストパターン１１６を有機溶剤などを用いて除去する。続いて、スルーホール１１７が形成された層間絶縁膜１１４上に、例えばスパッタ法により、引き出し配線１１９となる厚さ１．５μｍの導電膜１１８を形成する。続いて、導電膜１１８のうち不要な部分をエッチングなどにより除去して引き出し配線１１９を形成することにより、インダクタ１１０が製作される。
上述のような工程により、第１〜第４の実施形態に示したインダクタ１１０、１２０、１３０、１４０を製作することができる。このような工程を用いると、例えば直径３００ｍｍのシリコン基板１１１上に半導体プロセスを用いて多数のインダクタを１度に大量に製作することができ、最終的にシリコン基板１１１をチップ状にスクライブすることによって大量のインダクタを得ることができる。
また、上述の工程を用いると、以下に示すトランス素子なども製作することができる。
（第６の実施形態）
図７（ａ）及び（ｂ）は、本発明の第６の実施形態における半導体装置１００を構成するインダクタ素子１０７ｅ、１０７ｆを含む主要部の詳細図であり、図７（ａ）はインダクタ素子１０７ｅ、１０７ｆの正面図であり、図７（ｂ）は図７（ａ）のVIIb-VIIb線の断面図であり、図７（ｃ）は図７（ｂ）のVIIc-VIIc線の断面図である。
図７（ａ）及び（ｂ）に示すように、インダクタ１５０は、複数個のインダクタ素子１０７ｅ及びインダクタ素子１０７ｆを備えている。そして、この２つのインダクタ素子１０７ｅ、１０７ｆは、互いに誘導結合する位置に形成されている。
このように構成することにより、第１の実施形態による効果に加えて、以下に示す効果がある。すなわち、１次側のインダクタ素子１０７ｅと２次側のインダクタ素子１０７ｆとが設けられており、これらのインダクタ素子１０７ｅ、１０７ｆは互いに誘導結合する位置に形成されている。このため、インダクタ素子１０７ｅ、１０７ｆは、トランス素子１０７としての動作をすることができ、トランス素子１０７として形成することができる。
このことにより、トランス素子１０７などのインダクタ素子１０７ｅ、１０７ｆを含む機能素子を半導体基板１０２の主面１０２ａ上に高集積に構成することができる。
（第７の実施形態）
図８（ａ）〜（ｄ）は、本発明の第７の実施形態における半導体装置１００を構成するインダクタ素子を含む主要部の詳細図であり、図８（ａ）は半導体基板１０２の主面１０２ａに垂直な所定の面でのスパイラル配線１２１の断面図であり、図８（ｂ）〜（ｄ）は図８（ａ）のVIIIb-VIIIb線の断面正面図を示している。
図８（ａ）は、半導体微細加工技術により半導体基板１０２上に積層構造を形成したときの主面１０２ａに垂直な所定の面でのスパイラル配線１２１の構成を示している。このスパイラル配線１２１は、半導体基板１０２上に層間絶縁膜１１４により隔てられて配置され、金属層１２２とビアホール１２３に埋め込まれたプラグ１２３ａとにより形成されて電極１２４に接続されている。なお、スパイラル配線１２１は層間絶縁膜１１４に囲まれ支持されて形成されている。
図８（ｂ）は、図８（ａ）のVIIIb-VIIIb線の断面正面図であり、インダクタ素子１２５が形成されていることがわかる。
図８（ｃ）は、図８（ａ）のVIIIb-VIIIb線の断面正面図であり、インダクタ素子１２５ａ、１２５ｂの間に接続端子１２５ｃが形成されており、全体として差動インダクタ１２６が形成されていることがわかる。
図８（ｄ）は、図８（ａ）のVIIIb-VIIIb線の断面正面図であり、インダクタ素子１２５ｄ、１２５ｅが並列に誘導結合する配置に形成されており、全体としてトランス素子１２７が形成されていることがわかる。
また、図９（ａ）及び（ｂ）は、本発明の第７の実施形態における半導体装置１００を構成する他のインダクタ素子を含む主要部の詳細図であり、図９（ａ）は半導体基板１０２の主面１０２ａに垂直な所定の面でのスパイラル配線１２８の断面図であり、図９（ｂ）は図９（ａ）のIXb-IXb線の断面正面図を示している。
図９（ａ）は、半導体微細加工技術により半導体基板１０２上に積層構造を形成したときの主面１０２ａに垂直な所定の面での図８（ａ）と同様なスパイラル配線１２８の構成を示している。図９（ａ）に示すスパイラル配線１２８は、図８（ａ）に示すスパイラル配線１２１と異なり、ターン数が複数の巻き線として形成されている。
このスパイラル配線１２８は、半導体基板１０２上に層間絶縁膜１１４により隔てられて配置され、金属層１２２とビアホール１２３に埋め込まれたプラグ１２３ａとにより形成されて電極１２４に接続されている。なお、この多重のスパイラル配線１２８は層間絶縁膜１１４に囲まれ支持されて形成されている。
このようにインダクタ素子を複数個備えて、これらのインダクタンス素子のうち少なくともいずれか２つが互いに誘導結合する配置に形成されていることにより、トランス素子などの磁気的に誘導結合した素子を半導体基板の主面上に高集積に構成することができる。
（第８の実施形態）
図１０（ａ）及び（ｂ）は、本発明の第５の実施形態における半導体装置１００を構成するインダクタ素子２０１を含む主要部の詳細図であり、図１０（ａ）はインダクタ素子２０１の正面図であり、図１０（ｂ）は図１０（ａ）のXb-Xb線の断面図を示している。
図１０（ａ）及び（ｂ）に示すインダクタ２００は、第１〜第７の実施形態のインダクタ１１０などとは異なり、絶縁基板、例えば樹脂基板の両面に銅などの金属の薄膜を貼り付けた構成としている。インダクタ２００は、辺２００ａを１辺とする５００μｍの正方形状の樹脂基板２０２の表面２００ｂにスパイラル形状のインダクタ素子２０１を付着させた構成としている。インダクタ素子２０１の巻き線の線幅は３０μｍ、線と線との間隔は１５μｍとしている。樹脂基板２０２の表面２００ｂと裏面２００ｃとは、樹脂基板２０２にスルーホールを形成した後に該スルーホールに銅めっきを埋め込んでなる貫通電極２０３により、電気的且つ機械的に接続されている。また、インダクタ２００の半導体基板（図示せず）との１組の接続端子２０４には、例えば直径６０μｍの金バンプ２０５が隣接して形成されており、この１組の接続端子２０４は、金バンプ２０５を介して半導体基板（図示せず）に接続されることになる。
なお、樹脂基板２０２は例えば厚さ１００μｍで形成され、巻き線の銅は例えば厚さ４０μｍで形成されているため、インダクタ素子２０１は１ｍｍ３以下の体積でコンパクトに形成されている。また、樹脂基板２０２としては、紙エポキシ、ガラスエポキシ、ガラスポリイミド、又はフッ素樹脂などを用いることができる。もちろん、樹脂基板２０２の代わりに、石英又はセラミックなどの絶縁性材料からなる基板を用いても同様の効果を得ることができる。
（第９の実施形態）
図１１は、本発明の第９の実施形態における半導体装置３００の概略構成を示す斜視図である。図１１に示すように、半導体基板１０２の表面に対して２つのインダクタ３０１、３０２がそれぞれ垂直に接続された構造を示している。ここで、インダクタ３０１、３０２は、インダクタ素子３０１ａ、３０２ａに電流を流したときに誘起される磁界３０１ｂ、３０２ｂが互いに誘導結合しない配置となっている。
このような構成とすることにより、複数のインダクタ素子３０１ａ、３０２ａが互いに誘導結合しない配置になっているため、インダクタ３０１、３０２のいずれか一方によって誘起される磁力線が、実質的に他方のインダクタ３０１、３０２に起電力を生じさせることがない。その結果、それぞれ他方のインダクタ３０１、３０２に渦電流を発生させることがないため、インダクタ素子３０１ａ、３０２ａの渦電流による損失を実質的に皆無にすることができる。
本実施形態では、２つのインダクタ３０１、３０２を配置した場合を図示しているが、より多数のインダクタを配置することもでき、その場合、それらのいずれもが互いに誘導結合しないように配置されている構成とすることもできる。
（第１０の実施形態）
図１２は、本発明の第１０の実施形態における半導体装置３５０の概略構成を示す斜視図である。図１２に示すように、半導体基板１０２の表面に対して２つのインダクタ３０３、３０４がそれぞれ垂直に接続された構造を示している。ここで、インダクタ３０３、３０４は、インダクタ素子３０３ａ、３０４ａに電流を流したときに誘起される磁界３０３ｂ、３０４ｂが互いに誘導結合する配置となっている。したがって、意図的に一方のインダクタ３０３、３０４によって誘起される磁力線により、他方のインダクタ３０３、３０４において、他方のインダクタ３０３、３０４に接続された電気回路が利用できる程度の起電力を生じさせることができる。
本実施形態では、２つのインダクタ３０３、３０４を配置した場合を図示しているが、より多数のインダクタを配置することもでき、その場合、それらのうち少なくともいずれか２つが互いに誘導結合するように配置されている構成とすることもできる。
上述の第９及び第１０の実施形態に示すように、本発明の半導体装置において示したインダクタを半導体基板に複数個配置して、半導体基板上の各回路ブロックに対応して複数のインダクタ素子を必要に応じて誘導結合をさせる構造、又は誘導結合をさせない構造を設けることにより、磁気回路又は高周波回路を適切に動作させることができ、且つこれらの回路をコンパクトに構成することができる。
なお、本発明の上記各実施形態において説明した半導体装置は、インダクタ側の接続端子と半導体基板側の接続パッドとをバンプを介して接続した例を示したが、例えばワイヤーによって接続する場合においても同等の効果が得られる。このため、同等の接続方法を用いれば、その接続方法は限定されるものではない。
また、本発明の上記各実施形態において説明したインダクタ素子の巻き数又は層数など、パターン構造を限定するものではない。さらに、本発明の上記各実施形態において、基板の仕様と形成方法、半導体基板の素子構造、配線層、各層の材料、各種の膜厚、又は形成条件などは、その他の構造又は製造方法が限定されるものではないことは明白である。
なお、以上では、図面及び詳細な説明をもって本発明の技術的思想を明確に説明するものであり、当該技術分野におけるいずれの当業者であれば、本発明の好ましい実施例を理解した後に、本発明が開示する技術により、変更及び付加を加えることが可能であり、これは本発明の技術的思想及び範囲を逸脱するものではない。
本発明に係る半導体装置は、インダクタ素子の渦電流による損失を実質的に皆無にすることができるという効果を有し、磁気回路又は高周波回路を適切に動作させることができ、且つこれらの回路をコンパクトに構成することができる。このことにより、本発明は、ＶＣＯ回路などのインダクタ素子を搭載した半導体装置にとって適用することができる。その結果、コンパクトに高機能に動作させることができるため、これらの半導体装置に適用することは有用である。
１００、３００、３５０ 半導体装置
１０１ 基板
１０１ａ ブロック
１０２ 半導体基板
１０２ａ 主面
１０２ｂ 領域
１０３ 接続パッド（導体パッド）
１０４、２０５ 金バンプ（バンプ）
１０５、１０５ｃ、１２５ｃ、２０４ 接続端子
１０５ｂ 接続部
１０６、１０７ａ、１０７ｂ、１０７ｃ、１０７ｄ、１０７ｅ、１０７ｆ、１２５、１２５ａ、１２５ｂ、１２５ｄ、１２５ｅ、２０１、３０１ａ、３０２ａ、３０３ａ、３０４ａ インダクタ素子
１０６ａ、１０６ｃ、３０１ｂ、３０２ｂ、３０３ｂ、３０４ｂ 磁界
１０６ｂ コイルの軸
１０６ｄ 線幅
１０６ｅ 間隔
１０７、１２７ トランス素子
１１０、１２０、１３０、１４０、１５０、２００、３０１、３０２、３０３、３０４ インダクタ
１１０ａ、１１０ｂ、２００ａ 辺
１１０ｃ 厚さ
１１１ シリコン基板
１１２ アルミニウム層
１１３、１１６ レジストパターン
１１４ 層間絶縁膜
１１５ 開口パターン
１１７ スルーホール
１１８ 導電膜
１１９ 引き出し配線
１２０ａ 巻き面
１２１、１２８ スパイラル配線
１２２ 金属層
１２３ ビアホール
１２３ａ プラグ
１２４ 電極
１２６ 差動インダクタ
２００ｂ 表面
２００ｃ 裏面
２０２ 樹脂基板
２０３ 貫通電極
本発明は、インダクタ素子を含む半導体装置に関する。
近年、携帯電話などの携帯通信機器の小型化が進められているために、高周波回路をシリコン集積回路に１チップ化する要求が高まってきている。ところが、高周波回路には、その構成要素としてトランジスタ、抵抗、及び容量に加えて、コイル又はトランスといったインダクタ素子が必要である。したがって、半導体基板上にトランジスタ又は抵抗などを搭載した集積回路を形成すると共にインダクタ素子を形成する方法が開発されている。
ところで、インダクタ素子として、半導体基板表面に形成した絶縁膜上に、アルミニウムなどの導電膜を渦巻き状に又は巻き線状に形成する方法がある。しかしながら、このような構成では、インダクタ素子に隣接して半導体基板が配置されるため、インダクタ素子に電流を流した時に発生する磁束の変化を妨げる渦電流がその半導体基板に発生する。そうすると、インダクタ素子と半導体基板中の渦電流とが相互に作用し合うために、半導体装置に含まれるインダクタ素子の特性に損失が伴うことが知られている。
すなわち、渦巻き状又は巻き線状に形成された帯状の導電層をトランスにおける１次コイルと考えると、不純物を含む半導体基板そのものは抵抗値が低いので高周波領域では短絡された２次コイルのように作用する。この２次コイルの存在による損失は、特に高周波領域において顕著に現れるので、半導体基板内の渦電流の発生を防止するための提案がなされている（例えば、特許文献１参照）。
この特許文献１では、シリコン半導体基板の表面に複数のＰＮ接合を形成し、そのＰＮ接合に生成されるキャリアが空乏化した空乏層においては、渦電流の発生を抑制できることが示されている。具体的には、半導体基板の表面における渦電流の経路を複数の空乏層によって分断することにより、渦電流を抑制する構成が開示されている。この特許文献１における従来例においても、基板表面に形成される空乏層により渦電流の発生が抑えられることが示されている。
図１３は、半導体装置に形成された従来のインダクタ素子の構造を示す模式図である。
図１３に示すように、半導体基板１０の表面に渦巻き状に導電膜１６が形成されていることが示されている。また、半導体基板１０の深さ方向には半導体基板１０の表面近傍にＮ型の不純物領域１４がＰ型の半導体基板１０の中に形成されていることが示されている。すなわち、半導体基板１０の表面近傍には複数のＰＮ接合が形成されている。
そして、渦巻き状の導電膜１６が絶縁膜１２上に形成され、この導電膜１６の一端１６ａは、図示しない配線に接続されている。また、導電膜１６の他端１６ｂは、絶縁膜１２内に形成された下層の配線１８に接続されている。導電膜１６の一端１６ａから他端１６ｂに向かって矢印２２の方向に電流を流すと、それにより磁束２０が渦巻き配線内に発生する。
図１３に示された構成によると、複数のＰＮ接合に複数の空乏層が形成されるため、半導体基板１０の表面側に空乏層が多く形成される。その結果、帯状の導電膜１６からなるインダクタ素子により発生した磁束２０に対して、半導体基板１０内に発生する渦電流が流れるときの抵抗を高くすることができるため、渦電流を抑制することができる。したがって、渦電流による電力の損失とインダクタンスの低下によるインダクタンス特性の低下を防止することができる。
特開平７−１８３４６８号公報
しかしながら、上記で説明した従来技術においては、渦電流を抑制する空乏層の幅が有限であるため、空乏層の下部の半導体基板中に渦電流が発生することを防ぐことは難しい。すなわち、インダクタ素子に隣接した半導体基板中に形成された空乏層の幅及び厚さは有限であって、シリコンの透磁率は１に近いので、多くの磁束は空乏層を透過して、空乏層の下部の半導体基板に達して、その半導体基板中に渦電流を誘起する。このことにより、渦電流を完全に抑制することができず、その結果インダクタ特性の低下が生じるという問題があった。
さらに、半導体基板中に渦電流の発生を抑制するための空乏層を形成する必要があるため、インダクタ素子に隣接した半導体基板中には回路素子を形成できない。この空乏層を形成しなければならないことは、半導体基板内に回路を構成するためのレイアウト設計上の大きな制約になると共に、一般にインダクタ素子は大きな面積を要するから大きな面積の空乏層が必要になるため、チップサイズが大きくなるという問題もあった。
前記に鑑み、本発明の目的は、インダクタ素子を半導体基板に隣接して所定の方向に配置することにより、インダクタ素子により誘起される磁界が半導体基板の内部に渦電流を誘起するなどの影響を及ぼさず、且つインダクタ素子に隣接した半導体基板の内部の領域に回路素子などを形成することができる構造を有する半導体装置を提供することである。
上記の目的を達成するために、本発明の第１の側面の半導体装置は、回路及び回路素子のうち少なくともいずれかを有する半導体基板と、上記半導体基板の主面と平行な方向にコイルの軸を有し、且つ上記主面に隣り合うように配置されたインダクタ素子とを備えており、上記インダクタ素子に電流を流すことにより誘起される磁界の主方向が上記主面と平行である構成を含んでいる。
このような構成とすることにより、インダクタ素子により誘起される磁界が半導体基板の内部に影響を及ぼさないようにすることができる。その結果、渦電流が誘起されないことから、高周波においてもインダクタ素子の損失の発生を抑制できる。
さらに、渦電流が誘起されないため、比較的大きな面積を要するインダクタ素子下部の半導体基板の内部に空乏層を形成するための拡散層などを形成する必要がなく、回路及び回路素子を配置することができる。したがって、回路及び回路素子の配置のレイアウトの自由度が向上すると共に、半導体装置を構成するために必要なチップ面積を縮小できるという大きな効果を得ることができる。
また、本発明の第２の側面の半導体装置は、回路及び回路素子のうち少なくともいずれかを有する半導体基板と、半導体基板の主面に隣り合うように配置され、且つ主面に垂直な面内に配置されたインダクタ素子とを備えており、インダクタ素子に電流を流すことにより誘起される磁界の主方向が主面と平行である構成を含んでいる。
このような構成とすることにより、インダクタ素子により誘起される磁界が半導体基板の内部に影響を及ぼさないようにすることができる。その結果、渦電流が誘起されないことから、高周波においてもインダクタ素子の損失の発生を抑制できる。
さらに、渦電流が誘起されないため、比較的大きな面積を要するインダクタ素子下部の半導体基板の内部に空乏層を形成するための拡散層などを形成する必要がなく、回路及び回路素子を配置することができる。したがって、回路及び回路素子の配置のレイアウトの自由度が向上すると共に半導体装置を構成するために必要なチップ面積を縮小できるという大きな効果を得ることができる。
また、半導体基板の主面に隣り合うように配置され、半導体材料、高抵抗材料若しくは絶縁材料からなる基板又はブロックをさらに備える構成であってもよく、インダクタ素子は、上記基板又はブロックに支持されて形成されている構成としてもよい。
このような構成とすることにより、インダクタ素子は確実に固定されて配置されるため、インダクタ素子の特性及び信頼性をさらに向上させることができる。
また、半導体基板の主面には形成された導体パッドをさらに備える構成であってもよく、インダクタ素子の１組の接続端子は、導体パッドを介して半導体基板に電気的に接続されている構成としてもよい。
このような構成とすることにより、インダクタ素子は半導体基板に形成された回路及び回路素子と確実に接続されるため、インダクタ素子の特性及び信頼性をさらに向上させることができる。
また、接続端子と導体パッドとは、金バンプを介して接続されている構成としてもよい。このような構成とすることにより、半導体基板の主面にインダクタ素子を実装することがさらに容易となる。
また、インダクタ素子は、１ターン以上の巻き線からなる構成であってもよい。このような構成とすることにより、さらに高いインダクタンスを得ることができる。
また、インダクタ素子の１組の接続端子は、同一の方向に形成されている構成であってもよい。このような構成とすることにより、インダクタ素子をさらに低コストで製造することができ、半導体基板の主面に実装することがさらに容易となる。
また、インダクタ素子を複数個備える構成としてもよい。このような構成とすることにより、トランス素子などのインダクタ素子を含む機能素子を半導体基板の主面上に高集積に構成することができる。
また、インダクタ素子のうちいずれもは、互いに誘導結合しないように配置されている構成であってもよい。このような構成とすることにより、それぞれの回路ブロックにインダクタ素子を用いた回路を支障なく動作させることができる。
また、インダクタ素子のうち少なくともいずれか２つは、互いに誘導結合するように配置されている構成であってもよい。このような構成とすることにより、トランス素子などの磁気的に誘導結合した素子を半導体基板の主面上に高集積に構成することができる。
本発明の第１又は第２の側面の半導体装置によれば、インダクタ素子を高集積に構成しても半導体基板の内部に渦電流が発生することがないため、インダクタ素子の渦電流による損失を実質的に皆無にして、インダクタ素子の保有する特性をそのまま発揮することができる。さらに、インダクタ素子の下部又はその周辺の半導体基板の内部に回路又は回路素子を形成して配置することができるため、半導体基板の面積を有効に使用することができ、半導体装置に使用するチップサイズを縮小できるという効果が得られる。
図１（ａ）〜（ｃ）は、本発明の第１の実施形態における半導体装置１００の構成を示す模式図であり、図１（ａ）及び（ｂ）は斜視図、図１（ｃ）は図１（ｂ）の側面図を示している。 図２（ａ）及び（ｂ）は、図１（ａ）〜（ｃ）に示す半導体装置１００を構成するインダクタ素子１０６を含む主要部の詳細図であり、図１（ａ）はインダクタ素子１０６の正面図、図２（ｂ）は図１（ａ）のIIb-IIb線の断面図を示している。 図３（ａ）及び（ｂ）は、本発明の第２の実施形態における半導体装置１００を構成するインダクタ素子１０７ａ、１０７ｂを含む主要部の詳細図であり、図３（ａ）はインダクタ素子１０７ａ、１０７ｂの正面図であり、図３（ｂ）は図３（ａ）のIIIb-IIIb線の断面図を示している。 図４（ａ）及び（ｂ）は、本発明の第３の実施形態における半導体装置１００を構成するインダクタ素子１０７ｃを含む主要部の詳細図であり、図４（ａ）はインダクタ素子１０７ｃの正面図であり、図４（ｂ）は図４（ａ）のIVb-IVb線の断面図を示している。 図５（ａ）及び（ｂ）は、本発明の第４の実施形態における半導体装置１００を構成するインダクタ素子１０７ｄを含む主要部の詳細図であり、図５（ａ）はインダクタ素子１０７ｄの正面図であり、図５（ｂ）は図５（ａ）のVb-Vb線の断面図を示している。 図６（ａ）〜（ｄ）は、本発明の第５の実施形態に係る半導体装置の製造方法を工程順に示す断面図であって、具体的には、上述した第１〜第４の実施形態における半導体装置１００を構成するインダクタを半導体微細加工技術を用いて製造する方法を示している。 図７（ａ）及び（ｂ）は、本発明の第６の実施形態における半導体装置１００を構成するインダクタ素子１０７ｅ、１０７ｆを含む主要部の詳細図であり、図７（ａ）はインダクタ素子１０７ｅ、１０７ｆの正面図であり、図７（ｂ）は図７（ａ）のVIIb-VIIb線の断面図であり、図７（ｃ）は図７（ｂ）のVIIc-VIIc線の断面図である。 図８（ａ）〜（ｄ）は、本発明の第７の実施形態における半導体装置１００を構成するインダクタ素子を含む主要部の詳細図であり、図８（ａ）は半導体基板１０２の主面１０２ａに垂直な所定の面でのスパイラル配線１２１の断面図であり、図８（ｂ）〜（ｄ）は図８（ａ）のVIIIb-VIIIb線の断面正面図を示している。 図９（ａ）及び（ｂ）は、本発明の第７の実施形態における半導体装置１００を構成する他のインダクタ素子を含む主要部の詳細図であり、図９（ａ）は半導体基板１０２の主面１０２ａに垂直な所定の面でのスパイラル配線１２８の断面図であり、図９（ｂ）は図９（ａ）のVXb-VXb線の断面正面図を示している。 図１０（ａ）及び（ｂ）は、本発明の第５の実施形態における半導体装置１００を構成するインダクタ素子２０１を含む主要部の詳細図であり、図１０（ａ）はインダクタ素子２０１の正面図であり、図１０（ｂ）は図１０（ａ）のXb-Xb線の断面図を示している。 図１１は、本発明の第９の実施形態における半導体装置３００の概略構成を示す斜視図である。 図１２は、本発明の第１０の実施形態における半導体装置３５０の概略構成を示す斜視図である。 図１３は、従来のインダクタ素子の構造を示す模式図である。
以下、本発明の各実施形態に係る半導体装置について図面を参照しながら説明する。なお、各実施形態及び各図面において同じ符号を付した構成要素は同様の動作を行うため、繰り返しの説明を省略する場合がある。また、図面は、理解を容易にするためにそれぞれの構成要素を主体に模式的に示している。
（第１の実施形態）
図１（ａ）〜（ｃ）は、本発明の第１の実施形態における半導体装置１００の構成を示す模式図であり、図１（ａ）及び（ｂ）は斜視図、図１（ｃ）は図１（ｂ）の側面図を示している。また、図２（ａ）及び（ｂ）は、図１（ａ）〜（ｃ）に示す半導体装置１００を構成するインダクタ素子１０６を含む主要部の詳細図であり、図１（ａ）はインダクタ素子１０６の正面図であり、図２（ｂ）は図１（ａ）のIIb-IIb線の断面図を示している。ただし、図２（ａ）において、半導体基板１０２及び接続パッド１０３の部分については、インダクタ素子１０６との接続の詳細を示すために断面図として示している。
図１（ａ）に示すように、半導体装置１００は、回路（図示せず）及び回路素子（図示せず）のうち少なくともいずれかを有する半導体基板１０２と、半導体基板１０２の主面１０２ａに隣り合うように配置され、且つ主面１０２ａに垂直な面内に配置されたインダクタ素子１０６とを備えている。そして、半導体装置１００において、インダクタ素子１０６に電流を流すことにより誘起される磁界１０６ａの主方向は、主面１０２ａと平行である方向としている。
また、同様に、図１（ｂ）に示すように、半導体装置１００は、回路（図示せず）及び回路素子（図示せず）のうち少なくともいずれかを有する半導体基板１０２と、半導体基板１０２の主面１０２ａと平行な方向にコイルの軸１０６ｂを有し、且つ主面１０２ａに隣り合うように配置されたインダクタ素子１０６とを備えている。そして、半導体装置１００において、インダクタ素子１０６に電流を流すことにより誘起される磁界１０６ａの主方向は、主面１０２ａと平行である方向としている。ここで、半導体基板１０２には、図示されていないが、通常の方法で形成されたトランジスタ又はダイオードなどの能動素子、抵抗又はキャパシタなどの受動素子、並びに、配線、コンタクトプラグ及び接続端子などが形成されており、これらは所定の機能を実現する回路及び回路素子を構成している。
ここで、図１（ａ）と図１（ｂ）とは、インダクタ素子１０６の巻き線のターン数が異なり、図１（ａ）においては巻き線のターン数が１であるが、図１（ｂ）においては巻き線のターン数が２以上となっている。
このような構成とすることにより、図１（ｃ）に示すように、インダクタ素子１０６により誘起される磁界１０６ａ、１０６ｃが半導体基板１０２の内部に影響を及ぼさないようにすることができる。その結果、渦電流が誘起されないことから、高周波においてもインダクタ素子１０６の損失の発生を抑制できる。
さらに、渦電流が誘起されないため、比較的大きな面積を要するインダクタ素子１０６下部の半導体基板１０２の内部には、空乏層を形成するための拡散層などを形成する必要がなく、回路及び回路素子を配置することができる。すなわち、図１（ｃ）に示すインダクタ素子１０６下部の半導体基板１０２の内部の領域１０２ｂには、回路及び回路素子を配置することができる。したがって、回路及び回路素子の配置のレイアウトの自由度が向上すると共に、半導体装置１００を構成するために必要なチップ面積を縮小できるという大きな効果を得ることができる。
図１（ａ）〜（ｃ）に示すインダクタ素子１０６は、半導体材料、高抵抗材料若しくは絶縁材料からなる基板１０１又はブロック１０１ａに支持されて形成されている。つまり、この基板１０１又はブロックも、半導体基板１０２の主面に隣り合うように配置されている。
このような構成とすることにより、インダクタ素子１０６は確実に固定されて配置されるため、インダクタ素子１０６の特性及び信頼性をさらに向上させることができる。
図２（ａ）及び（ｂ）は上述したインダクタ素子１０６が、例えば高抵抗シリコン半導体からなる基板１０１に支持されて形成されたインダクタ１１０を示す。このインダクタ１１０は、図１（ａ）〜（ｃ）並びに図２（ａ）及び（ｂ）に示す半導体基板１０２の主面１０２ａに形成された接続パッド１０３に機械的且つ電気的に接続されている。すなわち、図２（ａ）及び（ｂ）に示すように、インダクタ素子１０６の１組の接続端子１０５は、接続パッド１０３を介して半導体基板１０２に電気的に接続されている。また、接続端子１０５と接続パッド（導体パッド）１０３とは金バンプ１０４を介して接続されている。
このような構成とすることにより、インダクタ素子１０６は、半導体基板１０２に形成された回路及び回路素子と確実に接続されるため、インダクタ素子１０６の特性及び信頼性をさらに向上させることができる。その結果、半導体基板１０２の主面１０２ａにインダクタ素子１０６を実装することがさらに容易となる。
インダクタ１１０は従来のチップインダクタと異なり、例えばシリコン基板などの半導体基板１０２を用いて最先端の半導体微細加工プロセスを使用して作製することができるため、非常に小型且つコンパクトに形成することができる。図２(ａ)に示すインダクタ１１０は、例えば辺１１０ａ及び辺１１０ｂをそれぞれ２００μｍ、２００μｍ、厚さ１１０ｃを５０μｍとして形成できるため、小型且つコンパクトである。インダクタ素子１０６を形成するインダクタ導線は、コスト又は加工性の観点から、銅、アルミニウム又はアルミニウム化合物が使用されることが多い。インダクタ導線の線幅１０６ｄ及び間隔１０６ｅを１０μｍ、１１０μｍとしたときのインダクタンス値は、４ＧＨｚの周波数において６ｎＨの値に形成されていた。
また、このようなインダクタ素子１０６が誘導結合により他の回路素子などに影響を及ぼす距離は、１００μｍ程度であると推定されている。したがって、インダクタ素子１０６を半導体基板１０２に隣り合うように配置するときには、この距離を考慮して配置することにより、渦電流が誘起されてもその影響を受けることがない。
なお、インダクタ特性の向上を図るためには、半導体基板１０２よりもさらに高抵抗の高抵抗基板又は絶縁基板などを使用することが好ましい。また、インダクタ導線の材料についても、形成する回路の機能又は特性などに対応して金、銀、又は白金などの導電材料を使用することができ、導電材料であればその使用が限定されることはない。
また、本実施形態では、基板１０１として高抵抗半導体基板を使用したがこれに限定されるものではなく、例えば、石英又はセラミックなどの絶縁材料からなる基板を使用することが好ましい。
（第２の実施形態）
図３（ａ）及び（ｂ）は、本発明の第２の実施形態における半導体装置１００を構成するインダクタ素子１０７ａ、１０７ｂを含む主要部の詳細図であり、図３（ａ）はインダクタ素子１０７ａ、１０７ｂの正面図であり、図３（ｂ）は図３（ａ）のIIIb-IIIb線の断面図を示している。ただし、図３（ａ）において、半導体基板１０２及び接続パッド１０３の部分については、インダクタ素子１０７ａ、１０７ｂとの接続の詳細を示すために断面図として示している。
図２（ａ）及び（ｂ）に示した第１の実施形態の１ターンのインダクタ１１０とは異なり、図３（ａ）及び（ｂ）に示すインダクタ１２０は、基板１０１上又は内部に配置されたインダクタ素子１０７ａ、１０７ｂが２層構造で２ターンの巻き線状に形成されている。そして、インダクタ１２０の他の構造は、図２（ａ）及び（ｂ）に示すインダクタ１１０と同様に、基板１０１側の接続端子１０５と金バンプ１０４を介して、半導体基板１０２側の接続パッド１０３に接続された構造として形成されている。
すなわち、図３（ａ）及び（ｂ）に示すように、インダクタ１２０は、インダクタ素子１０７ａ及びインダクタ素子１０７ｂからなり、これらのインダクタ素子１０７ａ、１０７ｂは接続部１０５ｂによって接続されている。したがって、本実施形態は、インダクタ素子１０７ａ及びインダクタ素子１０７ｂを接続して複層構造にしているため、第１の実施形態に比べて、より高インダクタンス値を得ることができる。インダクタ１２０のインダクタンスは、インダクタ素子１０６、１０７ａ、１０７ｂが同じ形状で形成されているため、４ＧＨｚの周波数において１２ｎＨの値に形成されていた。
また、インダクタ素子１０７ａ、１０７ｂの１組の接続端子１０５は同一の方向に形成されている。このような構成とすることにより、インダクタ素子１０７ａ、１０７ｂをさらに低コストで製造することができ、半導体基板１０２の主面１０２ａに実装することがさらに容易となる。また、同じインダクタンス値を得ようとした場合、１ターンのインダクタよりもインダクタの径を小型化できるという利点もある。
本実施形態のインダクタ１２０は、第１の実施形態に比べて、磁束密度がより高くなるが、インダクタ素子１０７ａ、１０７ｂの巻き線の巻き面１２０ａが半導体基板１０２の主面１０２ａとほぼ垂直となるため、インダクタ素子１０７ａ、１０７ｂは、主面１０２ａにほぼ平行な磁界を発生させる。その結果、半導体基板１０２中に渦電流が発生することがないため、渦電流による損失を実質的にほぼ０にすることができる。
（第３の実施形態）
図４（ａ）及び（ｂ）は、本発明の第３の実施形態における半導体装置１００を構成するインダクタ素子１０７ｃを含む主要部の詳細図であり、図４（ａ）はインダクタ素子１０７ｃの正面図であり、図４（ｂ）は図４（ａ）のIVb-IVb線の断面図を示している。
本実施形態のインダクタ１３０は、第１の実施形態による効果に加えて、以下に示す効果がある。ここでは、インダクタ素子１０７ｃの巻き数（ターン数）を増やしているため、第１の実施形態に比べて、より高インダクタンス値を得ることができる。すなわち、図４（ａ）及び（ｂ）に示すインダクタ素子１０７ｃが１ターン以上の巻き線からなっている。インダクタ素子１０７ｃは、ほぼ３ターンの巻き線からなっているため、１ターンの巻き線の場合に比べて約３倍のインダクタンス値を得ることができる。
（第４の実施形態）
図５（ａ）及び（ｂ）は、本発明の第４の実施形態における半導体装置１００を構成するインダクタ素子１０７ｄを含む主要部の詳細図であり、図５（ａ）はインダクタ素子１０７ｄの正面図であり、図５（ｂ）は図５（ａ）のVb-Vb線の断面図を示している。
本実施形態のインダクタ１４０は、第１の実施形態による効果に加えて、以下に示す効果がある。図５（ａ）及び（ｂ）に示すように、インダクタ素子１０７ｄは複数の巻き数の巻き線からなり、インダクタ素子１０７ｄの中点に接続端子１０５ｃを設けている。このような構成とすることにより、通常のインダクタの動作だけでなく差動インダクタとしての動作をすることができる。
（第５の実施形態）
図６（ａ）〜（ｄ）は、本発明の第５の実施形態に係る半導体装置の製造方法を工程順に示す断面図であって、具体的には、上述した第１〜第４の実施形態における半導体装置１００を構成するインダクタを半導体微細加工技術を用いて製造する方法を示している。
まず、図６（ａ）に示すように、例えば厚さ１００μｍの高抵抗のシリコン基板１１１上の絶縁膜（図示せず）上に、スパッタ法により、アルミニウム層１１２を１μｍの厚さに積層する。続いて、アルミニウム層１１２上に、インダクタ素子となるスパイラルパターンが形成されるように、レジストパターン１１３を形成する。
次に、図６（ｂ）に示すように、レジストパターン１１３を用いたエッチングにより、アルミニウム層１１２をスパイラルパターンに形成した後、レジストパターン１１３を有機溶剤などを用いて除去する。続いて、シリコン基板１１１上に、パターン化されたアルミニウム層１１２を覆うように、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて、シリコン酸化膜（ＳｉＯＸ）又はシリコン窒化膜（ＳｉＮＸ）を堆積した後、ＣＭＰ（Chemical Mechanical Polishing）法などにより表面を平坦化して厚さ１．５μｍの層間絶縁膜１１４を形成する。続いて、インダクタ素子１０６となるパターン化されたアルミニウム層１１２と接続端子１０５となるパターン化されたアルミニウム層１１２とを接続するための引き出し配線パターンを形成するために、スルーホールの開口パターン１１５を有するレジストパターン１１６を形成する。
次に、図６（ｃ）に示すように、レジストパターン１１６を用いたエッチングにより、層間絶縁膜１１４にインダクタ素子１０６及び接続端子１０５となるパターン化されたアルミニウム層１１２に到達するスルーホール１１７を形成した後、レジストパターン１１６を有機溶剤などを用いて除去する。続いて、スルーホール１１７が形成された層間絶縁膜１１４上に、例えばスパッタ法により、引き出し配線１１９となる厚さ１．５μｍの導電膜１１８を形成する。続いて、導電膜１１８のうち不要な部分をエッチングなどにより除去して引き出し配線１１９を形成することにより、インダクタ１１０が製作される。
上述のような工程により、第１〜第４の実施形態に示したインダクタ１１０、１２０、１３０、１４０を製作することができる。このような工程を用いると、例えば直径３００ｍｍのシリコン基板１１１上に半導体プロセスを用いて多数のインダクタを１度に大量に製作することができ、最終的にシリコン基板１１１をチップ状にスクライブすることによって大量のインダクタを得ることができる。
また、上述の工程を用いると、以下に示すトランス素子なども製作することができる。
（第６の実施形態）
図７（ａ）及び（ｂ）は、本発明の第６の実施形態における半導体装置１００を構成するインダクタ素子１０７ｅ、１０７ｆを含む主要部の詳細図であり、図７（ａ）はインダクタ素子１０７ｅ、１０７ｆの正面図であり、図７（ｂ）は図７（ａ）のVIIb-VIIb線の断面図であり、図７（ｃ）は図７（ｂ）のVIIc-VIIc線の断面図である。
図７（ａ）及び（ｂ）に示すように、インダクタ１５０は、複数個のインダクタ素子１０７ｅ及びインダクタ素子１０７ｆを備えている。そして、この２つのインダクタ素子１０７ｅ、１０７ｆは、互いに誘導結合する位置に形成されている。
このように構成することにより、第１の実施形態による効果に加えて、以下に示す効果がある。すなわち、１次側のインダクタ素子１０７ｅと２次側のインダクタ素子１０７ｆとが設けられており、これらのインダクタ素子１０７ｅ、１０７ｆは互いに誘導結合する位置に形成されている。このため、インダクタ素子１０７ｅ、１０７ｆは、トランス素子１０７としての動作をすることができ、トランス素子１０７として形成することができる。
このことにより、トランス素子１０７などのインダクタ素子１０７ｅ、１０７ｆを含む機能素子を半導体基板１０２の主面１０２ａ上に高集積に構成することができる。
（第７の実施形態）
図８（ａ）〜（ｄ）は、本発明の第７の実施形態における半導体装置１００を構成するインダクタ素子を含む主要部の詳細図であり、図８（ａ）は半導体基板１０２の主面１０２ａに垂直な所定の面でのスパイラル配線１２１の断面図であり、図８（ｂ）〜（ｄ）は図８（ａ）のVIIIb-VIIIb線の断面正面図を示している。
図８（ａ）は、半導体微細加工技術により半導体基板１０２上に積層構造を形成したときの主面１０２ａに垂直な所定の面でのスパイラル配線１２１の構成を示している。このスパイラル配線１２１は、半導体基板１０２上に層間絶縁膜１１４により隔てられて配置され、金属層１２２とビアホール１２３に埋め込まれたプラグ１２３ａとにより形成されて電極１２４に接続されている。なお、スパイラル配線１２１は層間絶縁膜１１４に囲まれ支持されて形成されている。
図８（ｂ）は、図８（ａ）のVIIIb-VIIIb線の断面正面図であり、インダクタ素子１２５が形成されていることがわかる。
図８（ｃ）は、図８（ａ）のVIIIb-VIIIb線の断面正面図であり、インダクタ素子１２５ａ、１２５ｂの間に接続端子１２５ｃが形成されており、全体として差動インダクタ１２６が形成されていることがわかる。
図８（ｄ）は、図８（ａ）のVIIIb-VIIIb線の断面正面図であり、インダクタ素子１２５ｄ、１２５ｅが並列に誘導結合する配置に形成されており、全体としてトランス素子１２７が形成されていることがわかる。
また、図９（ａ）及び（ｂ）は、本発明の第７の実施形態における半導体装置１００を構成する他のインダクタ素子を含む主要部の詳細図であり、図９（ａ）は半導体基板１０２の主面１０２ａに垂直な所定の面でのスパイラル配線１２８の断面図であり、図９（ｂ）は図９（ａ）のVXb-VXb線の断面正面図を示している。
図９（ａ）は、半導体微細加工技術により半導体基板１０２上に積層構造を形成したときの主面１０２ａに垂直な所定の面での図８（ａ）と同様なスパイラル配線１２８の構成を示している。図９（ａ）に示すスパイラル配線１２８は、図８（ａ）に示すスパイラル配線１２１と異なり、ターン数が複数の巻き線として形成されている。
このスパイラル配線１２８は、半導体基板１０２上に層間絶縁膜１１４により隔てられて配置され、金属層１２２とビアホール１２３に埋め込まれたプラグ１２３ａとにより形成されて電極１２４に接続されている。なお、この多重のスパイラル配線１２８は層間絶縁膜１１４に囲まれ支持されて形成されている。
このようにインダクタ素子を複数個備えて、これらのインダクタンス素子のうち少なくともいずれか２つが互いに誘導結合する配置に形成されていることにより、トランス素子などの磁気的に誘導結合した素子を半導体基板の主面上に高集積に構成することができる。
（第８の実施形態）
図１０（ａ）及び（ｂ）は、本発明の第５の実施形態における半導体装置１００を構成するインダクタ素子２０１を含む主要部の詳細図であり、図１０（ａ）はインダクタ素子２０１の正面図であり、図１０（ｂ）は図１０（ａ）のXb-Xb線の断面図を示している。
図１０（ａ）及び（ｂ）に示すインダクタ２００は、第１〜第７の実施形態のインダクタ１１０などとは異なり、絶縁基板、例えば樹脂基板の両面に銅などの金属の薄膜を貼り付けた構成としている。インダクタ２００は、辺２００ａを１辺とする５００μｍの正方形状の樹脂基板２０２の表面２００ｂにスパイラル形状のインダクタ素子２０１を付着させた構成としている。インダクタ素子２０１の巻き線の線幅は３０μｍ、線と線との間隔は１５μｍとしている。樹脂基板２０２の表面２００ｂと裏面２００ｃとは、樹脂基板２０２にスルーホールを形成した後に該スルーホールに銅めっきを埋め込んでなる貫通電極２０３により、電気的且つ機械的に接続されている。また、インダクタ２００の半導体基板（図示せず）との１組の接続端子２０４には、例えば直径６０μｍの金バンプ２０５が隣接して形成されており、この１組の接続端子２０４は、金バンプ２０５を介して半導体基板（図示せず）に接続されることになる。
なお、樹脂基板２０２は例えば厚さ１００μｍで形成され、巻き線の銅は例えば厚さ４０μｍで形成されているため、インダクタ素子２０１は１ｍｍ３ 以下の体積でコンパクトに形成されている。また、樹脂基板２０２としては、紙エポキシ、ガラスエポキシ、ガラスポリイミド、又はフッ素樹脂などを用いることができる。もちろん、樹脂基板２０２の代わりに、石英又はセラミックなどの絶縁性材料からなる基板を用いても同様の効果を得ることができる。
（第９の実施形態）
図１１は、本発明の第９の実施形態における半導体装置３００の概略構成を示す斜視図である。図１１に示すように、半導体基板１０２の表面に対して２つのインダクタ３０１、３０２がそれぞれ垂直に接続された構造を示している。ここで、インダクタ３０１、３０２は、インダクタ素子３０１ａ、３０２ａに電流を流したときに誘起される磁界３０１ｂ、３０２ｂが互いに誘導結合しない配置となっている。
このような構成とすることにより、複数のインダクタ素子３０１ａ、３０２ａが互いに誘導結合しない配置になっているため、インダクタ３０１、３０２のいずれか一方によって誘起される磁力線が、実質的に他方のインダクタ３０１、３０２に起電力を生じさせることがない。その結果、それぞれ他方のインダクタ３０１、３０２に渦電流を発生させることがないため、インダクタ素子３０１ａ、３０２ａの渦電流による損失を実質的に皆無にすることができる。
本実施形態では、２つのインダクタ３０１、３０２を配置した場合を図示しているが、より多数のインダクタを配置することもでき、その場合、それらのいずれもが互いに誘導結合しないように配置されている構成とすることもできる。
（第１０の実施形態）
図１２は、本発明の第１０の実施形態における半導体装置３５０の概略構成を示す斜視図である。図１２に示すように、半導体基板１０２の表面に対して２つのインダクタ３０３、３０４がそれぞれ垂直に接続された構造を示している。ここで、インダクタ３０３、３０４は、インダクタ素子３０３ａ、３０４ａに電流を流したときに誘起される磁界３０３ｂ、３０４ｂが互いに誘導結合する配置となっている。したがって、意図的に一方のインダクタ３０３、３０４によって誘起される磁力線により、他方のインダクタ３０３、３０４において、他方のインダクタ３０３、３０４に接続された電気回路が利用できる程度の起電力を生じさせることができる。
本実施形態では、２つのインダクタ３０３、３０４を配置した場合を図示しているが、より多数のインダクタを配置することもでき、その場合、それらのうち少なくともいずれか２つが互いに誘導結合するように配置されている構成とすることもできる。
上述の第９及び第１０の実施形態に示すように、本発明の半導体装置において示したインダクタを半導体基板に複数個配置して、半導体基板上の各回路ブロックに対応して複数のインダクタ素子を必要に応じて誘導結合をさせる構造、又は誘導結合をさせない構造を設けることにより、磁気回路又は高周波回路を適切に動作させることができ、且つこれらの回路をコンパクトに構成することができる。
なお、本発明の上記各実施形態において説明した半導体装置は、インダクタ側の接続端子と半導体基板側の接続パッドとをバンプを介して接続した例を示したが、例えばワイヤーによって接続する場合においても同等の効果が得られる。このため、同等の接続方法を用いれば、その接続方法は限定されるものではない。
また、本発明の上記各実施形態において説明したインダクタ素子の巻き数又は層数など、パターン構造を限定するものではない。さらに、本発明の上記各実施形態において、基板の仕様と形成方法、半導体基板の素子構造、配線層、各層の材料、各種の膜厚、又は形成条件などは、その他の構造又は製造方法が限定されるものではないことは明白である。
なお、以上では、図面及び詳細な説明をもって本発明の技術的思想を明確に説明するものであり、当該技術分野におけるいずれの当業者であれば、本発明の好ましい実施例を理解した後に、本発明が開示する技術により、変更及び付加を加えることが可能であり、これは本発明の技術的思想及び範囲を逸脱するものではない。
本発明に係る半導体装置は、インダクタ素子の渦電流による損失を実質的に皆無にすることができるという効果を有し、磁気回路又は高周波回路を適切に動作させることができ、且つこれらの回路をコンパクトに構成することができる。このことにより、本発明は、ＶＣＯ回路などのインダクタ素子を搭載した半導体装置にとって適用することができる。その結果、コンパクトに高機能に動作させることができるため、これらの半導体装置に適用することは有用である。
１００、３００、３５０ 半導体装置
１０１ 基板
１０１ａ ブロック
１０２ 半導体基板
１０２ａ 主面
１０２ｂ 領域
１０３ 接続パッド（導体パッド）
１０４、２０５ 金バンプ（バンプ）
１０５、１０５ｃ、１２５ｃ、２０４ 接続端子
１０５ｂ 接続部
１０６、１０７ａ、１０７ｂ、１０７ｃ、１０７ｄ、１０７ｅ、１０７ｆ、１２５、１２５ａ、１２５ｂ、１２５ｄ、１２５ｅ、２０１、３０１ａ、３０２ａ、３０３ａ、３０４ａ インダクタ素子
１０６ａ、１０６ｃ、３０１ｂ、３０２ｂ、３０３ｂ、３０４ｂ 磁界
１０６ｂ コイルの軸
１０６ｄ 線幅
１０６ｅ 間隔
１０７、１２７ トランス素子
１１０、１２０、１３０、１４０、１５０、２００、３０１、３０２、３０３、３０４ インダクタ
１１０ａ、１１０ｂ、２００ａ 辺
１１０ｃ 厚さ
１１１ シリコン基板
１１２ アルミニウム層
１１３、１１６ レジストパターン
１１４ 層間絶縁膜
１１５ 開口パターン
１１７ スルーホール
１１８ 導電膜
１１９ 引き出し配線
１２０ａ 巻き面
１２１、１２８ スパイラル配線
１２２ 金属層
１２３ ビアホール
１２３ａ プラグ
１２４ 電極
１２６ 差動インダクタ
２００ｂ 表面
２００ｃ 裏面
２０２ 樹脂基板
２０３ 貫通電極
本発明は、インダクタ素子を含む半導体装置に関する。
近年、携帯電話などの携帯通信機器の小型化が進められているために、高周波回路をシリコン集積回路に１チップ化する要求が高まってきている。ところが、高周波回路には、その構成要素としてトランジスタ、抵抗、及び容量に加えて、コイル又はトランスといったインダクタ素子が必要である。したがって、半導体基板上にトランジスタ又は抵抗などを搭載した集積回路を形成すると共にインダクタ素子を形成する方法が開発されている。
ところで、インダクタ素子として、半導体基板表面に形成した絶縁膜上に、アルミニウムなどの導電膜を渦巻き状に又は巻き線状に形成する方法がある。しかしながら、このような構成では、インダクタ素子に隣接して半導体基板が配置されるため、インダクタ素子に電流を流した時に発生する磁束の変化を妨げる渦電流がその半導体基板に発生する。そうすると、インダクタ素子と半導体基板中の渦電流とが相互に作用し合うために、半導体装置に含まれるインダクタ素子の特性に損失が伴うことが知られている。
すなわち、渦巻き状又は巻き線状に形成された帯状の導電層をトランスにおける１次コイルと考えると、不純物を含む半導体基板そのものは抵抗値が低いので高周波領域では短絡された２次コイルのように作用する。この２次コイルの存在による損失は、特に高周波領域において顕著に現れるので、半導体基板内の渦電流の発生を防止するための提案がなされている（例えば、特許文献１参照）。
この特許文献１では、シリコン半導体基板の表面に複数のＰＮ接合を形成し、そのＰＮ接合に生成されるキャリアが空乏化した空乏層においては、渦電流の発生を抑制できることが示されている。具体的には、半導体基板の表面における渦電流の経路を複数の空乏層によって分断することにより、渦電流を抑制する構成が開示されている。この特許文献１における従来例においても、基板表面に形成される空乏層により渦電流の発生が抑えられることが示されている。
図１３は、半導体装置に形成された従来のインダクタ素子の構造を示す模式図である。
図１３に示すように、半導体基板１０の表面に渦巻き状に導電膜１６が形成されていることが示されている。また、半導体基板１０の深さ方向には半導体基板１０の表面近傍にＮ型の不純物領域１４がＰ型の半導体基板１０の中に形成されていることが示されている。すなわち、半導体基板１０の表面近傍には複数のＰＮ接合が形成されている。
そして、渦巻き状の導電膜１６が絶縁膜１２上に形成され、この導電膜１６の一端１６ａは、図示しない配線に接続されている。また、導電膜１６の他端１６ｂは、絶縁膜１２内に形成された下層の配線１８に接続されている。導電膜１６の一端１６ａから他端１６ｂに向かって矢印２２の方向に電流を流すと、それにより磁束２０が渦巻き配線内に発生する。
図１３に示された構成によると、複数のＰＮ接合に複数の空乏層が形成されるため、半導体基板１０の表面側に空乏層が多く形成される。その結果、帯状の導電膜１６からなるインダクタ素子により発生した磁束２０に対して、半導体基板１０内に発生する渦電流が流れるときの抵抗を高くすることができるため、渦電流を抑制することができる。したがって、渦電流による電力の損失とインダクタンスの低下によるインダクタンス特性の低下を防止することができる。
特開平７−１８３４６８号公報
しかしながら、上記で説明した従来技術においては、渦電流を抑制する空乏層の幅が有限であるため、空乏層の下部の半導体基板中に渦電流が発生することを防ぐことは難しい。すなわち、インダクタ素子に隣接した半導体基板中に形成された空乏層の幅及び厚さは有限であって、シリコンの透磁率は１に近いので、多くの磁束は空乏層を透過して、空乏層の下部の半導体基板に達して、その半導体基板中に渦電流を誘起する。このことにより、渦電流を完全に抑制することができず、その結果インダクタ特性の低下が生じるという問題があった。
さらに、半導体基板中に渦電流の発生を抑制するための空乏層を形成する必要があるため、インダクタ素子に隣接した半導体基板中には回路素子を形成できない。この空乏層を形成しなければならないことは、半導体基板内に回路を構成するためのレイアウト設計上の大きな制約になると共に、一般にインダクタ素子は大きな面積を要するから大きな面積の空乏層が必要になるため、チップサイズが大きくなるという問題もあった。
前記に鑑み、本発明の目的は、インダクタ素子を半導体基板に隣接して所定の方向に配置することにより、インダクタ素子により誘起される磁界が半導体基板の内部に渦電流を誘起するなどの影響を及ぼさず、且つインダクタ素子に隣接した半導体基板の内部の領域に回路素子などを形成することができる構造を有する半導体装置を提供することである。
上記の目的を達成するために、本発明の第１の側面の半導体装置は、回路及び回路素子のうち少なくともいずれかを有する半導体基板と、上記半導体基板の主面と平行な方向にコイルの軸を有し、且つ上記主面に隣り合うように配置されたインダクタ素子とを備えており、上記インダクタ素子に電流を流すことにより誘起される磁界の主方向が上記主面と平行である構成を含んでいる。
このような構成とすることにより、インダクタ素子により誘起される磁界が半導体基板の内部に影響を及ぼさないようにすることができる。その結果、渦電流が誘起されないことから、高周波においてもインダクタ素子の損失の発生を抑制できる。
さらに、渦電流が誘起されないため、比較的大きな面積を要するインダクタ素子下部の半導体基板の内部に空乏層を形成するための拡散層などを形成する必要がなく、回路及び回路素子を配置することができる。したがって、回路及び回路素子の配置のレイアウトの自由度が向上すると共に、半導体装置を構成するために必要なチップ面積を縮小できるという大きな効果を得ることができる。
また、本発明の第２の側面の半導体装置は、回路及び回路素子のうち少なくともいずれかを有する半導体基板と、半導体基板の主面に隣り合うように配置され、且つ主面に垂直な面内に配置されたインダクタ素子とを備えており、インダクタ素子に電流を流すことにより誘起される磁界の主方向が主面と平行である構成を含んでいる。
このような構成とすることにより、インダクタ素子により誘起される磁界が半導体基板の内部に影響を及ぼさないようにすることができる。その結果、渦電流が誘起されないことから、高周波においてもインダクタ素子の損失の発生を抑制できる。
さらに、渦電流が誘起されないため、比較的大きな面積を要するインダクタ素子下部の半導体基板の内部に空乏層を形成するための拡散層などを形成する必要がなく、回路及び回路素子を配置することができる。したがって、回路及び回路素子の配置のレイアウトの自由度が向上すると共に半導体装置を構成するために必要なチップ面積を縮小できるという大きな効果を得ることができる。
また、半導体基板の主面に隣り合うように配置され、半導体材料、高抵抗材料若しくは絶縁材料からなる基板又はブロックをさらに備える構成であってもよく、インダクタ素子は、上記基板又はブロックに支持されて形成されている構成としてもよい。
このような構成とすることにより、インダクタ素子は確実に固定されて配置されるため、インダクタ素子の特性及び信頼性をさらに向上させることができる。
また、半導体基板の主面には形成された導体パッドをさらに備える構成であってもよく、インダクタ素子の１組の接続端子は、導体パッドを介して半導体基板に電気的に接続されている構成としてもよい。
このような構成とすることにより、インダクタ素子は半導体基板に形成された回路及び回路素子と確実に接続されるため、インダクタ素子の特性及び信頼性をさらに向上させることができる。
また、接続端子と導体パッドとは、金バンプを介して接続されている構成としてもよい。このような構成とすることにより、半導体基板の主面にインダクタ素子を実装することがさらに容易となる。
また、インダクタ素子は、１ターン以上の巻き線からなる構成であってもよい。このような構成とすることにより、さらに高いインダクタンスを得ることができる。
また、インダクタ素子の１組の接続端子は、同一の方向に形成されている構成であってもよい。このような構成とすることにより、インダクタ素子をさらに低コストで製造することができ、半導体基板の主面に実装することがさらに容易となる。
また、インダクタ素子を複数個備える構成としてもよい。このような構成とすることにより、トランス素子などのインダクタ素子を含む機能素子を半導体基板の主面上に高集積に構成することができる。
また、インダクタ素子のうちいずれもは、互いに誘導結合しないように配置されている構成であってもよい。このような構成とすることにより、それぞれの回路ブロックにインダクタ素子を用いた回路を支障なく動作させることができる。
また、インダクタ素子のうち少なくともいずれか２つは、互いに誘導結合するように配置されている構成であってもよい。このような構成とすることにより、トランス素子などの磁気的に誘導結合した素子を半導体基板の主面上に高集積に構成することができる。
本発明の第１又は第２の側面の半導体装置によれば、インダクタ素子を高集積に構成しても半導体基板の内部に渦電流が発生することがないため、インダクタ素子の渦電流による損失を実質的に皆無にして、インダクタ素子の保有する特性をそのまま発揮することができる。さらに、インダクタ素子の下部又はその周辺の半導体基板の内部に回路又は回路素子を形成して配置することができるため、半導体基板の面積を有効に使用することができ、半導体装置に使用するチップサイズを縮小できるという効果が得られる。
図１（ａ）〜（ｃ）は、本発明の第１の実施形態における半導体装置１００の構成を示す模式図であり、図１（ａ）及び（ｂ）は斜視図、図１（ｃ）は図１（ｂ）の側面図を示している。 図２（ａ）及び（ｂ）は、図１（ａ）〜（ｃ）に示す半導体装置１００を構成するインダクタ素子１０６を含む主要部の詳細図であり、図１（ａ）はインダクタ素子１０６の正面図、図２（ｂ）は図１（ａ）のIIb-IIb線の断面図を示している。 図３（ａ）及び（ｂ）は、本発明の第２の実施形態における半導体装置１００を構成するインダクタ素子１０７ａ、１０７ｂを含む主要部の詳細図であり、図３（ａ）はインダクタ素子１０７ａ、１０７ｂの正面図であり、図３（ｂ）は図３（ａ）のIIIb-IIIb線の断面図を示している。 図４（ａ）及び（ｂ）は、本発明の第３の実施形態における半導体装置１００を構成するインダクタ素子１０７ｃを含む主要部の詳細図であり、図４（ａ）はインダクタ素子１０７ｃの正面図であり、図４（ｂ）は図４（ａ）のIVb-IVb線の断面図を示している。 図５（ａ）及び（ｂ）は、本発明の第４の実施形態における半導体装置１００を構成するインダクタ素子１０７ｄを含む主要部の詳細図であり、図５（ａ）はインダクタ素子１０７ｄの正面図であり、図５（ｂ）は図５（ａ）のVb-Vb線の断面図を示している。 図６（ａ）〜（ｄ）は、本発明の第５の実施形態に係る半導体装置の製造方法を工程順に示す断面図であって、具体的には、上述した第１〜第４の実施形態における半導体装置１００を構成するインダクタを半導体微細加工技術を用いて製造する方法を示している。 図７（ａ）〜（ｃ）は、本発明の第６の実施形態における半導体装置１００を構成するインダクタ素子１０７ｅ、１０７ｆを含む主要部の詳細図であり、図７（ａ）はインダクタ素子１０７ｅ、１０７ｆの正面図であり、図７（ｂ）は図７（ａ）のVIIb-VIIb線の断面図であり、図７（ｃ）は図７（ｂ）のVIIc-VIIc線の断面図である。 図８（ａ）〜（ｄ）は、本発明の第７の実施形態における半導体装置１００を構成するインダクタ素子を含む主要部の詳細図であり、図８（ａ）はシリコン基板１３１の主面に垂直な所定の面でのスパイラル配線１２１の断面図であり、図８（ｂ）〜（ｄ）は図８（ａ）のVIIIb-VIIIb線の断面正面図を示している。 図９（ａ）及び（ｂ）は、本発明の第７の実施形態における半導体装置１００を構成する他のインダクタ素子を含む主要部の詳細図であり、図９（ａ）はシリコン基板１３１の主面に垂直な所定の面でのスパイラル配線１２８の断面図であり、図９（ｂ）は図９（ａ）のIXb-IXb線の断面正面図を示している。 図１０（ａ）及び（ｂ）は、本発明の第８の実施形態における半導体装置１００を構成するインダクタ素子２０１を含む主要部の詳細図であり、図１０（ａ）はインダクタ素子２０１の正面図であり、図１０（ｂ）は図１０（ａ）のXb-Xb線の断面図を示している。 図１１は、本発明の第９の実施形態における半導体装置３００の概略構成を示す斜視図である。 図１２は、本発明の第１０の実施形態における半導体装置３５０の概略構成を示す斜視図である。 図１３は、従来のインダクタ素子の構造を示す模式図である。
以下、本発明の各実施形態に係る半導体装置について図面を参照しながら説明する。なお、各実施形態及び各図面において同じ符号を付した構成要素は同様の動作を行うため、繰り返しの説明を省略する場合がある。また、図面は、理解を容易にするためにそれぞれの構成要素を主体に模式的に示している。
（第１の実施形態）
図１（ａ）〜（ｃ）は、本発明の第１の実施形態における半導体装置１００の構成を示す模式図であり、図１（ａ）及び（ｂ）は斜視図、図１（ｃ）は図１（ｂ）の側面図を示している。また、図２（ａ）及び（ｂ）は、図１（ａ）〜（ｃ）に示す半導体装置１００を構成するインダクタ素子１０６を含む主要部の詳細図であり、図２（ａ）はインダクタ素子１０６の正面図であり、図２（ｂ）は図２（ａ）のIIb-IIb線の断面図を示している。ただし、図２（ａ）及び（ｂ）において、半導体基板１０２及び接続パッド１０３の部分については、インダクタ素子１０６との接続の詳細を示すために断面図として示している。
図１（ａ）に示すように、半導体装置１００は、回路（図示せず）及び回路素子（図示せず）のうち少なくともいずれかを有する半導体基板１０２と、半導体基板１０２の主面１０２ａに隣り合うように配置され、且つ主面１０２ａに垂直な面内に配置されたインダクタ素子１０６とを備えている。そして、半導体装置１００において、インダクタ素子１０６に電流を流すことにより誘起される磁界１０６ａの主方向は、主面１０２ａと平行である方向としている。
また、同様に、図１（ｂ）に示すように、半導体装置１００は、回路（図示せず）及び回路素子（図示せず）のうち少なくともいずれかを有する半導体基板１０２と、半導体基板１０２の主面１０２ａと平行な方向にコイルの軸１０６ｂを有し、且つ主面１０２ａに隣り合うように配置されたインダクタ素子１０６とを備えている。そして、半導体装置１００において、インダクタ素子１０６に電流を流すことにより誘起される磁界１０６ａの主方向は、主面１０２ａと平行である方向としている。ここで、半導体基板１０２には、図示されていないが、通常の方法で形成されたトランジスタ又はダイオードなどの能動素子、抵抗又はキャパシタなどの受動素子、並びに、配線、コンタクトプラグ及び接続端子などが形成されており、これらは所定の機能を実現する回路及び回路素子を構成している。
ここで、図１（ａ）と図１（ｂ）とは、インダクタ素子１０６の巻き線のターン数が異なり、図１（ａ）においては巻き線のターン数が１であるが、図１（ｂ）においては巻き線のターン数が２以上となっている。
このような構成とすることにより、図１（ｃ）に示すように、インダクタ素子１０６により誘起される磁界１０６ａ、１０６ｃが半導体基板１０２の内部に影響を及ぼさないようにすることができる。その結果、渦電流が誘起されないことから、高周波においてもインダクタ素子１０６の損失の発生を抑制できる。
さらに、渦電流が誘起されないため、比較的大きな面積を要するインダクタ素子１０６下部の半導体基板１０２の内部には、空乏層を形成するための拡散層などを形成する必要がなく、回路及び回路素子を配置することができる。すなわち、図１（ｃ）に示すインダクタ素子１０６下部の半導体基板１０２の内部の領域１０２ｂには、回路及び回路素子を配置することができる。したがって、回路及び回路素子の配置のレイアウトの自由度が向上すると共に、半導体装置１００を構成するために必要なチップ面積を縮小できるという大きな効果を得ることができる。
図１（ａ）〜（ｃ）に示すインダクタ素子１０６は、半導体材料、高抵抗材料若しくは絶縁材料からなる基板１０１又はブロック１０１ａに支持されて形成されている。つまり、この基板１０１又はブロック１０１ａも、半導体基板１０２の主面に隣り合うように配置されている。
このような構成とすることにより、インダクタ素子１０６は確実に固定されて配置されるため、インダクタ素子１０６の特性及び信頼性をさらに向上させることができる。
図２（ａ）及び（ｂ）は上述したインダクタ素子１０６が、例えば高抵抗シリコン半導体からなる基板１０１に支持されて形成されたインダクタ１１０を示す。このインダクタ１１０は、図１（ａ）〜（ｃ）並びに図２（ａ）及び（ｂ）に示す半導体基板１０２の主面１０２ａに形成された接続パッド１０３に機械的且つ電気的に接続されている。すなわち、図２（ａ）及び（ｂ）に示すように、インダクタ素子１０６の１組の接続端子１０５は、接続パッド１０３を介して半導体基板１０２に電気的に接続されている。また、接続端子１０５と接続パッド（導体パッド）１０３とは金バンプ１０４を介して接続されている。
このような構成とすることにより、インダクタ素子１０６は、半導体基板１０２に形成された回路及び回路素子と確実に接続されるため、インダクタ素子１０６の特性及び信頼性をさらに向上させることができる。その結果、半導体基板１０２の主面１０２ａにインダクタ素子１０６を実装することがさらに容易となる。
インダクタ１１０は従来のチップインダクタと異なり、例えばシリコン基板などの半導体基板を用いて最先端の半導体微細加工プロセスを使用して作製することができるため、非常に小型且つコンパクトに形成することができる。図２(ａ)に示すインダクタ１１０は、例えば辺１１０ａ及び辺１１０ｂをそれぞれ２００μｍ、２００μｍ、厚さ１１０ｃを５０μｍとして形成できるため、小型且つコンパクトである。インダクタ素子１０６を形成するインダクタ導線は、コスト又は加工性の観点から、銅、アルミニウム又はアルミニウム化合物が使用されることが多い。インダクタ導線の線幅１０６ｄ及び間隔１０６ｅを１０μｍ、１１０μｍとしたときのインダクタンス値は、４ＧＨｚの周波数において６ｎＨの値に形成されていた。
また、このようなインダクタ素子１０６が誘導結合により他の回路素子などに影響を及ぼす距離は、１００μｍ程度であると推定されている。したがって、インダクタ素子１０６を半導体基板１０２に隣り合うように配置するときには、この距離を考慮して配置することにより、渦電流が誘起されてもその影響を受けることがない。
なお、インダクタ特性の向上を図るためには、半導体基板よりもさらに高抵抗の高抵抗基板又は絶縁基板などを使用することが好ましい。また、インダクタ導線の材料についても、形成する回路の機能又は特性などに対応して金、銀、又は白金などの導電材料を使用することができ、導電材料であればその使用が限定されることはない。
また、本実施形態では、基板１０１として高抵抗半導体基板を使用したがこれに限定されるものではなく、例えば、石英又はセラミックなどの絶縁材料からなる基板を使用することが好ましい。
（第２の実施形態）
図３（ａ）及び（ｂ）は、本発明の第２の実施形態における半導体装置１００を構成するインダクタ素子１０７ａ、１０７ｂを含む主要部の詳細図であり、図３（ａ）はインダクタ素子１０７ａ、１０７ｂの正面図であり、図３（ｂ）は図３（ａ）のIIIb-IIIb線の断面図を示している。ただし、図３（ａ）及び（ｂ）において、半導体基板１０２及び接続パッド１０３の部分については、インダクタ素子１０７ａ、１０７ｂとの接続の詳細を示すために断面図として示している。
図２（ａ）及び（ｂ）に示した第１の実施形態の１ターンのインダクタ１１０とは異なり、図３（ａ）及び（ｂ）に示すインダクタ１２０は、基板１０１上又は内部に配置されたインダクタ素子１０７ａ、１０７ｂが２層構造で２ターンの巻き線状に形成されている。そして、インダクタ１２０の他の構造は、図２（ａ）及び（ｂ）に示すインダクタ１１０と同様に、基板１０１側の接続端子１０５と金バンプ１０４を介して、半導体基板１０２側の接続パッド１０３に接続された構造として形成されている。
すなわち、図３（ａ）及び（ｂ）に示すように、インダクタ１２０は、インダクタ素子１０７ａ及びインダクタ素子１０７ｂからなり、これらのインダクタ素子１０７ａ、１０７ｂは接続部１０５ｂによって接続されている。したがって、本実施形態は、インダクタ素子１０７ａ及びインダクタ素子１０７ｂを接続して複層構造にしているため、第１の実施形態に比べて、より高インダクタンス値を得ることができる。インダクタ１２０のインダクタンスは、インダクタ素子１０６、１０７ａ、１０７ｂが同じ形状で形成されているため、４ＧＨｚの周波数において１２ｎＨの値に形成されていた。
また、インダクタ素子１０７ａ、１０７ｂの１組の接続端子１０５は同一の方向に形成されている。このような構成とすることにより、インダクタ素子１０７ａ、１０７ｂをさらに低コストで製造することができ、半導体基板１０２の主面１０２ａに実装することがさらに容易となる。また、同じインダクタンス値を得ようとした場合、１ターンのインダクタよりもインダクタの径を小型化できるという利点もある。
本実施形態のインダクタ１２０は、第１の実施形態に比べて、磁束密度がより高くなるが、インダクタ素子１０７ａ、１０７ｂの巻き線の巻き面１２０ａが半導体基板１０２の主面１０２ａとほぼ垂直となるため、インダクタ素子１０７ａ、１０７ｂは、主面１０２ａにほぼ平行な磁界を発生させる。その結果、半導体基板１０２中に渦電流が発生することがないため、渦電流による損失を実質的にほぼ０にすることができる。
（第３の実施形態）
図４（ａ）及び（ｂ）は、本発明の第３の実施形態における半導体装置１００を構成するインダクタ素子１０７ｃを含む主要部の詳細図であり、図４（ａ）はインダクタ素子１０７ｃの正面図であり、図４（ｂ）は図４（ａ）のIVb-IVb線の断面図を示している。
本実施形態のインダクタ１３０は、第１の実施形態による効果に加えて、以下に示す効果がある。ここでは、インダクタ素子１０７ｃの巻き数（ターン数）を増やしているため、第１の実施形態に比べて、より高インダクタンス値を得ることができる。すなわち、図４（ａ）及び（ｂ）に示すインダクタ素子１０７ｃが１ターン以上の巻き線からなっている。インダクタ素子１０７ｃは、ほぼ３ターンの巻き線からなっているため、１ターンの巻き線の場合に比べて約３倍のインダクタンス値を得ることができる。
（第４の実施形態）
図５（ａ）及び（ｂ）は、本発明の第４の実施形態における半導体装置１００を構成するインダクタ素子１０７ｄを含む主要部の詳細図であり、図５（ａ）はインダクタ素子１０７ｄの正面図であり、図５（ｂ）は図５（ａ）のVb-Vb線の断面図を示している。
本実施形態のインダクタ１４０は、第１の実施形態による効果に加えて、以下に示す効果がある。図５（ａ）及び（ｂ）に示すように、インダクタ素子１０７ｄは複数の巻き数の巻き線からなり、インダクタ素子１０７ｄの中点に接続端子１０５ｃを設けている。このような構成とすることにより、通常のインダクタの動作だけでなく差動インダクタとしての動作をすることができる。
（第５の実施形態）
図６（ａ）〜（ｄ）は、本発明の第５の実施形態に係る半導体装置の製造方法を工程順に示す断面図であって、具体的には、上述した第１〜第４の実施形態における半導体装置１００を構成するインダクタを半導体微細加工技術を用いて製造する方法を示している。
まず、図６（ａ）に示すように、例えば厚さ１００μｍの高抵抗のシリコン基板１１１上の絶縁膜（図示せず）上に、スパッタ法により、アルミニウム層１１２を１μｍの厚さに積層する。続いて、アルミニウム層１１２上に、インダクタ素子となるスパイラルパターンが形成されるように、レジストパターン１１３を形成する。
次に、図６（ｂ）に示すように、レジストパターン１１３を用いたエッチングにより、アルミニウム層１１２をスパイラルパターンに形成した後、レジストパターン１１３を有機溶剤などを用いて除去する。続いて、シリコン基板１１１上に、パターン化されたアルミニウム層１１２を覆うように、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて、シリコン酸化膜（ＳｉＯＸ）又はシリコン窒化膜（ＳｉＮＸ）を堆積した後、ＣＭＰ（Chemical Mechanical Polishing）法などにより表面を平坦化して厚さ１．５μｍの層間絶縁膜１１４を形成する。続いて、インダクタ素子１０６となるパターン化されたアルミニウム層１１２と接続端子１０５となるパターン化されたアルミニウム層１１２とを接続するための引き出し配線パターンを形成するために、スルーホールの開口パターン１１５を有するレジストパターン１１６を形成する。
次に、図６（ｃ）に示すように、レジストパターン１１６を用いたエッチングにより、層間絶縁膜１１４にインダクタ素子１０６及び接続端子１０５となるパターン化されたアルミニウム層１１２に到達するスルーホール１１７を形成した後、レジストパターン１１６を有機溶剤などを用いて除去する。続いて、スルーホール１１７が形成された層間絶縁膜１１４上に、例えばスパッタ法により、引き出し配線１１９となる厚さ１．５μｍの導電膜１１８を形成する。
続いて、図６（ｄ）に示すように、導電膜１１８のうち不要な部分をエッチングなどにより除去して引き出し配線１１９を形成することにより、インダクタ１１０が製作される。
上述のような工程により、第１〜第４の実施形態に示したインダクタ１１０、１２０、１３０、１４０を製作することができる。このような工程を用いると、例えば直径３００ｍｍのシリコン基板１１１上に半導体プロセスを用いて多数のインダクタを１度に大量に製作することができ、最終的にシリコン基板１１１をチップ状にスクライブすることによって大量のインダクタを得ることができる。
また、上述の工程を用いると、以下に示すトランス素子なども製作することができる。
（第６の実施形態）
図７（ａ）〜（ｃ）は、本発明の第６の実施形態における半導体装置１００を構成するインダクタ素子１０７ｅ、１０７ｆを含む主要部の詳細図であり、図７（ａ）はインダクタ素子１０７ｅ、１０７ｆの正面図であり、図７（ｂ）は図７（ａ）のVIIb-VIIb線の断面図であり、図７（ｃ）は図７（ｂ）のVIIc-VIIc線の断面図である。
図７（ａ）〜（ｃ）に示すように、インダクタ１５０は、複数個のインダクタ素子１０７ｅ及びインダクタ素子１０７ｆを備えている。そして、この２つのインダクタ素子１０７ｅ、１０７ｆは、互いに誘導結合する位置に形成されている。
このように構成することにより、第１の実施形態による効果に加えて、以下に示す効果がある。すなわち、１次側のインダクタ素子１０７ｅと２次側のインダクタ素子１０７ｆとが設けられており、これらのインダクタ素子１０７ｅ、１０７ｆは互いに誘導結合する位置に形成されている。このため、インダクタ素子１０７ｅ、１０７ｆは、トランス素子１０７としての動作をすることができ、トランス素子１０７として形成することができる。
このことにより、トランス素子１０７などのインダクタ素子１０７ｅ、１０７ｆを含む機能素子を半導体基板１０２の主面１０２ａ上に高集積に構成することができる。
（第７の実施形態）
図８（ａ）〜（ｄ）は、本発明の第７の実施形態における半導体装置１００を構成するインダクタ素子を含む主要部の詳細図であり、図８（ａ）はシリコン基板１３１の主面に垂直な所定の面でのスパイラル配線１２１の断面図であり、図８（ｂ）〜（ｄ）は図８（ａ）のVIIIb-VIIIb線の断面正面図を示している。
図８（ａ）は、半導体微細加工技術によりシリコン基板１３１上に積層構造を形成したときの主面に垂直な所定の面でのスパイラル配線１２１の構成を示している。このスパイラル配線１２１は、シリコン基板１３１上に層間絶縁膜１１４により隔てられて配置され、金属層１２２とビアホール１２３に埋め込まれたプラグ１２３ａとにより形成されて電極１２４に接続されている。なお、スパイラル配線１２１は層間絶縁膜１１４に囲まれ支持されて形成されている。
図８（ｂ）は、図８（ａ）のVIIIb-VIIIb線の断面正面図であり、インダクタ素子１２５が形成されていることがわかる。
図８（ｃ）は、図８（ａ）のVIIIb-VIIIb線の断面正面図であり、インダクタ素子１２５ａ、１２５ｂの間に接続端子１２５ｃが形成されており、全体として差動インダクタ１２６が形成されていることがわかる。
図８（ｄ）は、図８（ａ）のVIIIb-VIIIb線の断面正面図であり、インダクタ素子１２５ｄ、１２５ｅが並列に誘導結合する配置に形成されており、全体としてトランス素子１２７が形成されていることがわかる。
また、図９（ａ）及び（ｂ）は、本発明の第７の実施形態における半導体装置１００を構成する他のインダクタ素子を含む主要部の詳細図であり、図９（ａ）はシリコン基板１３１の主面に垂直な所定の面でのスパイラル配線１２８の断面図であり、図９（ｂ）は図９（ａ）のIXb-IXb線の断面正面図を示している。
図９（ａ）は、半導体微細加工技術によりシリコン基板１３１上に積層構造を形成したときの主面に垂直な所定の面での図８（ａ）と同様なスパイラル配線１２８の構成を示している。図９（ａ）に示すスパイラル配線１２８は、図８（ａ）に示すスパイラル配線１２１と異なり、ターン数が複数の巻き線として形成されている。
このスパイラル配線１２８は、シリコン基板１３１上に層間絶縁膜１１４により隔てられて配置され、金属層１２２とビアホール１２３に埋め込まれたプラグ１２３ａとにより形成されて電極１２４に接続されている。なお、この多重のスパイラル配線１２８は層間絶縁膜１１４に囲まれ支持されて形成されている。
このようにインダクタ素子を複数個備えて、これらのインダクタンス素子のうち少なくともいずれか２つが互いに誘導結合する配置に形成されていることにより、トランス素子などの磁気的に誘導結合した素子を半導体基板の主面上に高集積に構成することができる。
（第８の実施形態）
図１０（ａ）及び（ｂ）は、本発明の第５の実施形態における半導体装置１００を構成するインダクタ素子２０１を含む主要部の詳細図であり、図１０（ａ）はインダクタ素子２０１の正面図であり、図１０（ｂ）は図１０（ａ）のXb-Xb線の断面図を示している。
図１０（ａ）及び（ｂ）に示すインダクタ２００は、第１〜第７の実施形態のインダクタ１１０などとは異なり、絶縁基板、例えば樹脂基板の両面に銅などの金属の薄膜を貼り付けた構成としている。インダクタ２００は、辺２００ａを１辺とする５００μｍの正方形状の樹脂基板２０２の表面２００ｂにスパイラル形状のインダクタ素子２０１を付着させた構成としている。インダクタ素子２０１の巻き線の線幅は３０μｍ、線と線との間隔は１５μｍとしている。樹脂基板２０２の表面２００ｂと裏面２００ｃとは、樹脂基板２０２にスルーホールを形成した後に該スルーホールに銅めっきを埋め込んでなる貫通電極２０３により、電気的且つ機械的に接続されている。また、インダクタ２００の半導体基板（図示せず）との１組の接続端子２０４には、例えば直径６０μｍの金バンプ２０５が隣接して形成されており、この１組の接続端子２０４は、金バンプ２０５を介して半導体基板（図示せず）に接続されることになる。
なお、樹脂基板２０２は例えば厚さ１００μｍで形成され、巻き線の銅は例えば厚さ４０μｍで形成されているため、インダクタ素子２０１は１ｍｍ３ 以下の体積でコンパクトに形成されている。また、樹脂基板２０２としては、紙エポキシ、ガラスエポキシ、ガラスポリイミド、又はフッ素樹脂などを用いることができる。もちろん、樹脂基板２０２の代わりに、石英又はセラミックなどの絶縁性材料からなる基板を用いても同様の効果を得ることができる。
（第９の実施形態）
図１１は、本発明の第９の実施形態における半導体装置３００の概略構成を示す斜視図である。図１１に示すように、半導体基板１０２の表面に対して２つのインダクタ３０１、３０２がそれぞれ垂直に接続された構造を示している。ここで、インダクタ３０１、３０２は、インダクタ素子３０１ａ、３０２ａに電流を流したときに誘起される磁界３０１ｂ、３０２ｂが互いに誘導結合しない配置となっている。
このような構成とすることにより、複数のインダクタ素子３０１ａ、３０２ａが互いに誘導結合しない配置になっているため、インダクタ３０１、３０２のいずれか一方によって誘起される磁力線が、実質的に他方のインダクタ３０１、３０２に起電力を生じさせることがない。その結果、それぞれ他方のインダクタ３０１、３０２に渦電流を発生させることがないため、インダクタ素子３０１ａ、３０２ａの渦電流による損失を実質的に皆無にすることができる。
本実施形態では、２つのインダクタ３０１、３０２を配置した場合を図示しているが、より多数のインダクタを配置することもでき、その場合、それらのいずれもが互いに誘導結合しないように配置されている構成とすることもできる。
（第１０の実施形態）
図１２は、本発明の第１０の実施形態における半導体装置３５０の概略構成を示す斜視図である。図１２に示すように、半導体基板１０２の表面に対して２つのインダクタ３０３、３０４がそれぞれ垂直に接続された構造を示している。ここで、インダクタ３０３、３０４は、インダクタ素子３０３ａ、３０４ａに電流を流したときに誘起される磁界３０３ｂ、３０４ｂが互いに誘導結合する配置となっている。したがって、意図的に一方のインダクタ３０３、３０４によって誘起される磁力線により、他方のインダクタ３０３、３０４において、他方のインダクタ３０３、３０４に接続された電気回路が利用できる程度の起電力を生じさせることができる。
本実施形態では、２つのインダクタ３０３、３０４を配置した場合を図示しているが、より多数のインダクタを配置することもでき、その場合、それらのうち少なくともいずれか２つが互いに誘導結合するように配置されている構成とすることもできる。
上述の第９及び第１０の実施形態に示すように、本発明の半導体装置において示したインダクタを半導体基板に複数個配置して、半導体基板上の各回路ブロックに対応して複数のインダクタ素子を必要に応じて誘導結合をさせる構造、又は誘導結合をさせない構造を設けることにより、磁気回路又は高周波回路を適切に動作させることができ、且つこれらの回路をコンパクトに構成することができる。
なお、本発明の上記各実施形態において説明した半導体装置は、インダクタ側の接続端子と半導体基板側の接続パッドとをバンプを介して接続した例を示したが、例えばワイヤーによって接続する場合においても同等の効果が得られる。このため、同等の接続方法を用いれば、その接続方法は限定されるものではない。
また、本発明の上記各実施形態において説明したインダクタ素子の巻き数又は層数など、パターン構造を限定するものではない。さらに、本発明の上記各実施形態において、基板の仕様と形成方法、半導体基板の素子構造、配線層、各層の材料、各種の膜厚、又は形成条件などは、その他の構造又は製造方法が限定されるものではないことは明白である。
なお、以上では、図面及び詳細な説明をもって本発明の技術的思想を明確に説明するものであり、当該技術分野におけるいずれの当業者であれば、本発明の好ましい実施例を理解した後に、本発明が開示する技術により、変更及び付加を加えることが可能であり、これは本発明の技術的思想及び範囲を逸脱するものではない。
本発明に係る半導体装置は、インダクタ素子の渦電流による損失を実質的に皆無にすることができるという効果を有し、磁気回路又は高周波回路を適切に動作させることができ、且つこれらの回路をコンパクトに構成することができる。このことにより、本発明は、ＶＣＯ回路などのインダクタ素子を搭載した半導体装置にとって適用することができる。その結果、コンパクトに高機能に動作させることができるため、これらの半導体装置に適用することは有用である。
１００、３００、３５０ 半導体装置
１０１ 基板
１０１ａ ブロック
１０２ 半導体基板
１０２ａ 主面
１０２ｂ 領域
１０３ 接続パッド（導体パッド）
１０４、２０５ 金バンプ（バンプ）
１０５、１０５ｃ、１２５ｃ、２０４ 接続端子
１０５ｂ 接続部
１０６、１０７ａ、１０７ｂ、１０７ｃ、１０７ｄ、１０７ｅ、１０７ｆ、１２５、１２５ａ、１２５ｂ、１２５ｄ、１２５ｅ、２０１、３０１ａ、３０２ａ、３０３ａ、３０４ａ インダクタ素子
１０６ａ、１０６ｃ、３０１ｂ、３０２ｂ、３０３ｂ、３０４ｂ 磁界
１０６ｂ コイルの軸
１０６ｄ 線幅
１０６ｅ 間隔
１０７、１２７ トランス素子
１１０、１２０、１３０、１４０、１５０、２００、３０１、３０２、３０３、３０４ インダクタ
１１０ａ、１１０ｂ、２００ａ 辺
１１０ｃ 厚さ
１１１、１３１ シリコン基板
１１２ アルミニウム層
１１３、１１６ レジストパターン
１１４ 層間絶縁膜
１１５ 開口パターン
１１７ スルーホール
１１８ 導電膜
１１９ 引き出し配線
１２０ａ 巻き面
１２１、１２８ スパイラル配線
１２２ 金属層
１２３ ビアホール
１２３ａ プラグ
１２４ 電極
１２６ 差動インダクタ
２００ｂ 表面
２００ｃ 裏面
２０２ 樹脂基板
２０３ 貫通電極

Claims (10)

  1. 回路及び回路素子のうち少なくともいずれかを有する半導体基板と、
    前記半導体基板の主面と平行な方向にコイルの軸を有し、且つ前記主面に隣り合うように配置されたインダクタ素子とを備えており、
    前記インダクタ素子に電流を流すことにより誘起される磁界の主方向が前記主面と平行であることを特徴とする半導体装置。
  2. 回路及び回路素子のうち少なくともいずれかを有する半導体基板と、
    前記半導体基板の主面に隣り合うように配置され、且つ前記主面に垂直な面内に配置されたインダクタ素子とを備えており、
    前記インダクタ素子に電流を流すことにより誘起される磁界の主方向が前記主面と平行であることを特徴とする半導体装置。
  3. 前記半導体基板の前記主面に隣り合うように配置され、半導体材料、高抵抗材料若しくは絶縁材料からなる基板又はブロックをさらに備えており、
    前記インダクタ素子は、前記基板又はブロックに支持されて形成されていることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記半導体基板の前記主面には形成された導体パッドをさらに備えており、
    前記インダクタ素子の１組の接続端子は、前記導体パッドを介して前記半導体基板に電気的に接続されていることを特徴とする請求項１〜３のうちいずれか１項に記載の半導体装置。
  5. 前記接続端子と前記導体パッドとは、金バンプを介して接続されていることを特徴とする請求項４に記載の半導体装置。
  6. 前記インダクタ素子は、１ターン以上の巻き線からなることを特徴とする請求項１〜５のうちいずれか１項に記載の半導体装置。
  7. 前記インダクタ素子の前記１組の接続端子は、同一の方向に形成されていることを特徴とする請求項４〜６のうちいずれか１項に記載の半導体装置。
  8. 前記インダクタ素子を複数個備えていることを特徴とする請求項１〜７のうちいずれか１項に記載の半導体装置。
  9. 前記インダクタ素子のいずれもは、互いに誘導結合しないように配置されていることを特徴とする請求項８に記載の半導体装置。
  10. 前記インダクタ素子のうち少なくともいずれか２つは、互いに誘導結合するように配置されていることを特徴とする請求項８に記載の半導体装置。
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