JP2002289782A - 高周波半導体装置 - Google Patents
高周波半導体装置Info
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- JP2002289782A JP2002289782A JP2001090062A JP2001090062A JP2002289782A JP 2002289782 A JP2002289782 A JP 2002289782A JP 2001090062 A JP2001090062 A JP 2001090062A JP 2001090062 A JP2001090062 A JP 2001090062A JP 2002289782 A JP2002289782 A JP 2002289782A
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- semiconductor device
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Abstract
(57)【要約】
【課題】 安定性や利得などの高周波特性に優れたフェ
ースダウン実装された高周波半導体装置、特に高利得な
高周波増幅器を提供する。 【解決手段】 ＭＩＭ容量やスパイラルインダクタのよ
うな受動素子を２つ以上有するＭＭＩＣがバンプによっ
てフェースダウンでその下の基板に実装された高周波半
導体装置において、前記複数の受動素子直下の基板表面
上の各領域にそれぞれ独立の金属面が設けられ、かつそ
れぞれの金属面が基板裏面に設けられたＧＮＤ電極とビ
アホールで接続されている事を特徴とする。
ースダウン実装された高周波半導体装置、特に高利得な
高周波増幅器を提供する。 【解決手段】 ＭＩＭ容量やスパイラルインダクタのよ
うな受動素子を２つ以上有するＭＭＩＣがバンプによっ
てフェースダウンでその下の基板に実装された高周波半
導体装置において、前記複数の受動素子直下の基板表面
上の各領域にそれぞれ独立の金属面が設けられ、かつそ
れぞれの金属面が基板裏面に設けられたＧＮＤ電極とビ
アホールで接続されている事を特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、高周波半導体装置
に係わり、特に高周波増幅回路の安定動作を実現する高
周波半導体装置に関する。
に係わり、特に高周波増幅回路の安定動作を実現する高
周波半導体装置に関する。
【０００２】
【従来の技術】１ＧＨｚ以上の高周波信号の増幅を行う
高周波増幅器として、たとえばパーソナルハンディホン
システムの送信用端末として用いられる従来の増幅器に
ついて説明する。
高周波増幅器として、たとえばパーソナルハンディホン
システムの送信用端末として用いられる従来の増幅器に
ついて説明する。
【０００３】このような高周波増幅器では、多くの場合
ＧａＡｓＭＥＳＦＥＴ（Metal Semiconductor Field Ef
fect Transistor）によるソース接地増幅器が用いられ
る。この場合、１増幅段当り約１０ｄＢの利得を実現す
ることができ、２段から４段構成の高周波ＭＭＩＣ（Mo
nolithic Microwave Integrated Circuit）が広く用い
られている。
ＧａＡｓＭＥＳＦＥＴ（Metal Semiconductor Field Ef
fect Transistor）によるソース接地増幅器が用いられ
る。この場合、１増幅段当り約１０ｄＢの利得を実現す
ることができ、２段から４段構成の高周波ＭＭＩＣ（Mo
nolithic Microwave Integrated Circuit）が広く用い
られている。
【０００４】近年、携帯端末装置の小型化の要求が強
く、部品の小型化が重要な開発項目となっている。ＭＭ
ＩＣパッケージの小型化のための有望な実装方法とし
て、セラミック等の基板にＭＭＩＣ表面を下向きにバン
プによりマウントする実装方法（以下、フェースダウン
実装と呼ぶ）がある。フェースダウン実装は、従来のワ
イヤーボンディングの領域が不必要となるためパッケー
ジサイズをＭＭＩＣのチップサイズと同程度にまで小さ
くでき、そのようなパッケージはＣＳＰ（Chip Scale P
ackage）と呼ばれる。
く、部品の小型化が重要な開発項目となっている。ＭＭ
ＩＣパッケージの小型化のための有望な実装方法とし
て、セラミック等の基板にＭＭＩＣ表面を下向きにバン
プによりマウントする実装方法（以下、フェースダウン
実装と呼ぶ）がある。フェースダウン実装は、従来のワ
イヤーボンディングの領域が不必要となるためパッケー
ジサイズをＭＭＩＣのチップサイズと同程度にまで小さ
くでき、そのようなパッケージはＣＳＰ（Chip Scale P
ackage）と呼ばれる。
【０００５】バンプは、従来のボンディングワイヤーと
比べて寄生インダクタンスが無視し得るほど小さく、高
周波特性が向上するというメリットもある。
比べて寄生インダクタンスが無視し得るほど小さく、高
周波特性が向上するというメリットもある。
【０００６】しかし、従来のＭＭＩＣのフェースダウン
実装を用いたＣＳＰには、次のような問題点があった。
実装を用いたＣＳＰには、次のような問題点があった。
【０００７】従来のフェースアップ実装では、ＭＭＩＣ
の裏面はベッドと呼ばれる導電部材の板にマウントさ
れ、ＭＭＩＣ上に形成される受動素子はマイクロストリ
ップ型であった。これに対し、フェースダウン実装では
ＭＭＩＣの裏面は、もはやＧＮＤ面ではなく、ＧＮＤ面
はパッケージが実装されるマザーボード上のＧＮＤにま
で遠ざかってしまう。これにより、ＭＭＩＣ上のパター
ン、特に大きいレイアウト面積を有するＭＩＭ（金属・
絶縁体・金属）容量やスパイラルインダクタなどの受動
素子間のカップリング容量が増大してしまうのである。
いま、ＭＭＩＣとして多段増幅回路を想定したとすれ
ば、素子間カップリングはフィードバックループを形成
し、これにより利得や安定性の劣化が生じることにな
る。
の裏面はベッドと呼ばれる導電部材の板にマウントさ
れ、ＭＭＩＣ上に形成される受動素子はマイクロストリ
ップ型であった。これに対し、フェースダウン実装では
ＭＭＩＣの裏面は、もはやＧＮＤ面ではなく、ＧＮＤ面
はパッケージが実装されるマザーボード上のＧＮＤにま
で遠ざかってしまう。これにより、ＭＭＩＣ上のパター
ン、特に大きいレイアウト面積を有するＭＩＭ（金属・
絶縁体・金属）容量やスパイラルインダクタなどの受動
素子間のカップリング容量が増大してしまうのである。
いま、ＭＭＩＣとして多段増幅回路を想定したとすれ
ば、素子間カップリングはフィードバックループを形成
し、これにより利得や安定性の劣化が生じることにな
る。
【０００８】このような問題を回避するには、受動素子
間のスペースを広げなければならないが、それは本来の
目的である小型化に反することになる。
間のスペースを広げなければならないが、それは本来の
目的である小型化に反することになる。
【０００９】
【発明が解決しようとする課題】以上述べたように、従
来のフェースダウン実装では、ＭＭＩＣ上の素子間のカ
ップリングが大きくなり、高周波特性の劣化が生じると
いう問題があった。
来のフェースダウン実装では、ＭＭＩＣ上の素子間のカ
ップリングが大きくなり、高周波特性の劣化が生じると
いう問題があった。
【００１０】本発明は、上記事情に鑑み、安定性や利得
などの高周波特性に優れたフェースダウン実装された高
周波半導体装置、特に高利得な高周波増幅器を提供する
ことを目的とする。
などの高周波特性に優れたフェースダウン実装された高
周波半導体装置、特に高利得な高周波増幅器を提供する
ことを目的とする。
【００１１】
【課題を解決するための手段】この発明による高周波半
導体装置は、少なくとも２つの受動素子が集積されたモ
ノリシックマイクロ波半導体集積回路と、前記モノリシ
ックマイクロ波半導体集積回路が据え付けられた基板と
からなる高周波半導体装置において、前記モノリシック
マイクロ波半導体集積回路は、その表面が前記基板表面
と向かい合うように配置され、前記モノリシックマイク
ロ波半導体集積回路上の各パッドと前記基板表面上の各
電極用金属面とがそれぞれバンプによって接続され、且
つ、前記モノリシックマイクロ波半導体集積回路上の少
なくとも２つの受動素子部直下の前記基板表面上の領域
に、前記基板表面上の他の金属面とは接続されていない
金属面がそれぞれ形成され、且つ、前記基板表面上の金
属面は前記基板の裏面の接地用電極面とビアホールによ
ってそれぞれ接続されていることを特徴とする。
導体装置は、少なくとも２つの受動素子が集積されたモ
ノリシックマイクロ波半導体集積回路と、前記モノリシ
ックマイクロ波半導体集積回路が据え付けられた基板と
からなる高周波半導体装置において、前記モノリシック
マイクロ波半導体集積回路は、その表面が前記基板表面
と向かい合うように配置され、前記モノリシックマイク
ロ波半導体集積回路上の各パッドと前記基板表面上の各
電極用金属面とがそれぞれバンプによって接続され、且
つ、前記モノリシックマイクロ波半導体集積回路上の少
なくとも２つの受動素子部直下の前記基板表面上の領域
に、前記基板表面上の他の金属面とは接続されていない
金属面がそれぞれ形成され、且つ、前記基板表面上の金
属面は前記基板の裏面の接地用電極面とビアホールによ
ってそれぞれ接続されていることを特徴とする。
【００１２】
【発明の実施の形態】本発明による高周波半導体装置の
一実施の形態の構成を、図１に示す。図１は、高周波電
力増幅器（以下、ＭＭＩＣ）１がセラミック基板２にフ
ェースダウンでマウントされた状態を上から示した透視
図である。
一実施の形態の構成を、図１に示す。図１は、高周波電
力増幅器（以下、ＭＭＩＣ）１がセラミック基板２にフ
ェースダウンでマウントされた状態を上から示した透視
図である。
【００１３】この実施の形態のＭＭＩＣは、ソース接地
ＦＥＴによる３段増幅器であって、パッドＰ１，Ｐ２，
…，Ｐ１０とセラミック基板２上に形成された電極パタ
ーンＭ１，Ｍ２，…，Ｍ１０とがそれぞれバンプＢ１，
Ｂ２，…，Ｂ１２によって接続されている。電極パター
ンＭ１，Ｍ２，…，Ｍ１０はそれぞれ、セラミック基板
２の裏面のそれぞれ対応する図示されていない電極とビ
アホールＨ１，Ｈ２，…，Ｈ１２によって接続されてい
る。ＭＭＩＣ１において、大きいレイアウト面積を有す
るスパイラルインダクタＬ１およびＬ２が隣接して間隔
２５μｍで配置されている。スパイラルインダクタＬ１
は入力整合回路の一要素であり、スパイラルインダクタ
Ｌ２は１−２段間の整合回路の一要素である。
ＦＥＴによる３段増幅器であって、パッドＰ１，Ｐ２，
…，Ｐ１０とセラミック基板２上に形成された電極パタ
ーンＭ１，Ｍ２，…，Ｍ１０とがそれぞれバンプＢ１，
Ｂ２，…，Ｂ１２によって接続されている。電極パター
ンＭ１，Ｍ２，…，Ｍ１０はそれぞれ、セラミック基板
２の裏面のそれぞれ対応する図示されていない電極とビ
アホールＨ１，Ｈ２，…，Ｈ１２によって接続されてい
る。ＭＭＩＣ１において、大きいレイアウト面積を有す
るスパイラルインダクタＬ１およびＬ２が隣接して間隔
２５μｍで配置されている。スパイラルインダクタＬ１
は入力整合回路の一要素であり、スパイラルインダクタ
Ｌ２は１−２段間の整合回路の一要素である。
【００１４】本実施の形態の特徴は、スパイラルインダ
クタＬ１，Ｌ２の直下の領域のセラミック基板２の表面
に金属面Ｍ１１，Ｍ１２が設けられており、金属面Ｍ１
１，Ｍ１２はセラミック基板２の裏面の図示されていな
いＧＮＤ用端子とそれぞれビアホールＨ１３，Ｈ１４で
接続されている事である。
クタＬ１，Ｌ２の直下の領域のセラミック基板２の表面
に金属面Ｍ１１，Ｍ１２が設けられており、金属面Ｍ１
１，Ｍ１２はセラミック基板２の裏面の図示されていな
いＧＮＤ用端子とそれぞれビアホールＨ１３，Ｈ１４で
接続されている事である。
【００１５】フェースダウン実装されたＭＭＩＣ１の表
面とセラミック基板２の表面との距離は２０μｍであ
る。
面とセラミック基板２の表面との距離は２０μｍであ
る。
【００１６】セラミック基板２の大きさは、ＭＭＩＣ１
の大きさに極めて近く、本実施の形態のパッケージはい
わゆるＣＳＰ（Chip Scale Package）と呼ばれるもので
あるが、本実施の形態のＣＳＰは、比誘電率が３．５の
樹脂により、ＭＭＩＣ１の表面とセラミック基板２との
隙間も含めて充填されて形成されている。
の大きさに極めて近く、本実施の形態のパッケージはい
わゆるＣＳＰ（Chip Scale Package）と呼ばれるもので
あるが、本実施の形態のＣＳＰは、比誘電率が３．５の
樹脂により、ＭＭＩＣ１の表面とセラミック基板２との
隙間も含めて充填されて形成されている。
【００１７】本実施の形態においては、スパイラルイン
ダクタＬ１とセラミック基板２表面上のＧＮＤ金属面Ｍ
１１との間、およびスパイラルインダクタＬ２とセラミ
ック基板２表面上のＧＮＤ金属面Ｍ１２との間に容量結
合が生じるため、スパイラルインダクタＬ１，Ｌ２間に
形成される電気力線が減少し、そのため、スパイラルイ
ンダクタＬ１とＬ２の間の結合容量は金属面Ｍ１１，Ｍ
１２が存在しない場合に比べて小さい。本実施の形態に
おけるスパイラルインダクタＬ１，Ｌ２の結合容量を電
磁界シミュレーションで計算した結果、２７ｆＦであっ
た。
ダクタＬ１とセラミック基板２表面上のＧＮＤ金属面Ｍ
１１との間、およびスパイラルインダクタＬ２とセラミ
ック基板２表面上のＧＮＤ金属面Ｍ１２との間に容量結
合が生じるため、スパイラルインダクタＬ１，Ｌ２間に
形成される電気力線が減少し、そのため、スパイラルイ
ンダクタＬ１とＬ２の間の結合容量は金属面Ｍ１１，Ｍ
１２が存在しない場合に比べて小さい。本実施の形態に
おけるスパイラルインダクタＬ１，Ｌ２の結合容量を電
磁界シミュレーションで計算した結果、２７ｆＦであっ
た。
【００１８】なお、ＧＮＤ金属面Ｍ１１およびＭ１２を
設けたことで、スパイラルインダクタＬ１およびＬ２の
高周波的等価回路定数が金属面Ｍ１１，Ｍ１２が存在し
ない場合に対して変化することになるが、それを見込ん
だ回路設計を行えば何ら問題は生じない。
設けたことで、スパイラルインダクタＬ１およびＬ２の
高周波的等価回路定数が金属面Ｍ１１，Ｍ１２が存在し
ない場合に対して変化することになるが、それを見込ん
だ回路設計を行えば何ら問題は生じない。
【００１９】図２は、図１に示した実施の形態に対応す
る従来例である。従来例では、図１におけるセラミック
基板２表面上の金属面Ｍ１１，Ｍ１２およびビアホール
Ｈ１３，Ｈ１４およびそれに対応する基板裏面のＧＮＤ
電極は存在しない。それ以外は図１の実施例と同じであ
り対応する符号も図１と同じである。
る従来例である。従来例では、図１におけるセラミック
基板２表面上の金属面Ｍ１１，Ｍ１２およびビアホール
Ｈ１３，Ｈ１４およびそれに対応する基板裏面のＧＮＤ
電極は存在しない。それ以外は図１の実施例と同じであ
り対応する符号も図１と同じである。
【００２０】図２の従来例では、スパイラルインダクタ
Ｌ１とＬ２の間の結合容量は大きい。その理由は、図１
に示した実施の形態のＧＮＤ金属面Ｍ１１やＭ１２に相
当するものが無いので、スパイラルインダクタＬ１およ
びＬ２から出る電気力線は、スパイラルインダクタＬ１
とＬ２の間に集中するからである。この従来例における
スパイラルインダクタＬ１とＬ２の間の結合容量は電磁
界シミュレーションの結果３７ｆＦであり、本実施の形
態よりも３７％も大きい。本実施の形態および従来例は
多段増幅器であり、スパイラルインダクタＬ１とＬ２の
結合は、すなわち、入力整合回路と１−２段間整合回路
との結合となる。これは帰還ループを形成し高周波特性
や安定性の劣化をもたらすこととなる。従来の方法で上
記の結合容量を下げるためには、スパイラルインダクタ
Ｌ１とＬ２のスペースを広げる必要があるが、本実施の
形態と同じ結合容量の２７ｆＦにまで低減するために
は、スパイラルインダクタＬ１とＬ２のスペースを更に
５０μｍも広げなければならないことが電磁界シミュレ
ーションで分かった。このようにスペースを広げること
はチップ面積の増大を招き、チップコストの増大やパッ
ケージサイズの増大を招くこととなる。
Ｌ１とＬ２の間の結合容量は大きい。その理由は、図１
に示した実施の形態のＧＮＤ金属面Ｍ１１やＭ１２に相
当するものが無いので、スパイラルインダクタＬ１およ
びＬ２から出る電気力線は、スパイラルインダクタＬ１
とＬ２の間に集中するからである。この従来例における
スパイラルインダクタＬ１とＬ２の間の結合容量は電磁
界シミュレーションの結果３７ｆＦであり、本実施の形
態よりも３７％も大きい。本実施の形態および従来例は
多段増幅器であり、スパイラルインダクタＬ１とＬ２の
結合は、すなわち、入力整合回路と１−２段間整合回路
との結合となる。これは帰還ループを形成し高周波特性
や安定性の劣化をもたらすこととなる。従来の方法で上
記の結合容量を下げるためには、スパイラルインダクタ
Ｌ１とＬ２のスペースを広げる必要があるが、本実施の
形態と同じ結合容量の２７ｆＦにまで低減するために
は、スパイラルインダクタＬ１とＬ２のスペースを更に
５０μｍも広げなければならないことが電磁界シミュレ
ーションで分かった。このようにスペースを広げること
はチップ面積の増大を招き、チップコストの増大やパッ
ケージサイズの増大を招くこととなる。
【００２１】以上、多段増幅器を例に取り説明してきた
が、本発明は、大きいレイアウト面積を有するインダク
タや容量を半導体チップ上に搭載したＭＭＩＣ一般に有
効である。その際、特に、ＭＭＩＣ上で隣接した受動素
子の組に対して本発明を適用するのが効果的である。ま
た、実施の形態のパッケージはＣＳＰであったが、必ず
しもＣＳＰである必要はなく、本発明はバンプを用いた
フェースダウン実装一般に対して有効である。
が、本発明は、大きいレイアウト面積を有するインダク
タや容量を半導体チップ上に搭載したＭＭＩＣ一般に有
効である。その際、特に、ＭＭＩＣ上で隣接した受動素
子の組に対して本発明を適用するのが効果的である。ま
た、実施の形態のパッケージはＣＳＰであったが、必ず
しもＣＳＰである必要はなく、本発明はバンプを用いた
フェースダウン実装一般に対して有効である。
【００２２】また、ＭＭＩＣをマウントする基板の材質
はセラミックに限る必要はなく、有機材料など他の材質
であってもよい。
はセラミックに限る必要はなく、有機材料など他の材質
であってもよい。
【００２３】また、バンプを用いたフェースダウン実装
であればパッケージサイズがＭＭＩＣサイズに極めて近
いＣＳＰに限る必要はない。
であればパッケージサイズがＭＭＩＣサイズに極めて近
いＣＳＰに限る必要はない。
【００２４】その他、この発明の要旨を変えない範囲に
おいて、種々変形実施可能なことは勿論である。
おいて、種々変形実施可能なことは勿論である。
【００２５】
【発明の効果】以上述べたように、本発明によれば、Ｍ
ＭＩＣのチップ面積を増大することなく可及的に高い性
能を得ることができる。
ＭＩＣのチップ面積を増大することなく可及的に高い性
能を得ることができる。
【図１】本発明による高周波半導体装置の一実施の形態
の構成図。
の構成図。
【図２】図１に示した実施の形態に対応する従来図。
１ ＭＭＩＣ ２ セラミック基板 Ｐ１〜Ｐ１０ パッド Ｍ１〜Ｍ１２ 金属面 Ｈ１〜Ｈ１４ ビアホール Ｂ１〜Ｂ１２ バンプ Ｌ１，Ｌ２ スパイラルインダクタ
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/338 Ｈ０１Ｌ 29/80 Ｕ 29/812 Ｆターム(参考） 5F038 AV20 AZ04 BE07 CA02 DF02 EZ02 EZ20 5F102 GA01 GA15 GB02 GC01 GD01 GJ05 GV03
Claims (7)
- 【請求項１】少なくとも２つの受動素子が集積されたモ
ノリシックマイクロ波半導体集積回路と、前記モノリシ
ックマイクロ波半導体集積回路が据え付けられた基板と
からなる高周波半導体装置において、 前記モノリシックマイクロ波半導体集積回路は、その表
面が前記基板表面と向かい合うように配置され、前記モ
ノリシックマイクロ波半導体集積回路上の各パッドと前
記基板表面上の各電極用金属面とがそれぞれバンプによ
って接続され、 且つ、前記モノリシックマイクロ波半導体集積回路上の
少なくとも２つの受動素子部直下の前記基板表面上の領
域に、前記基板表面上の他の金属面とは接続されていな
い金属面がそれぞれ形成され、 且つ、前記基板表面上の金属面は前記基板の裏面の接地
用電極面とビアホールによってそれぞれ接続されている
ことを特徴とする高周波半導体装置。 - 【請求項２】前記受動素子は、金属・絶縁体・金属構造
による容量、あるいは、スパイラルインダクタである事
を特徴とする請求項１記載の高周波半導体装置。 - 【請求項３】前記基板表面上の金属面は、前記モノリシ
ックマイクロ波半導体集積回路上の隣接する受動素子の
組に対してそれぞれの受動素子ごとに設けられ、それら
の金属面は前記基板上では接続されていないことを特徴
とする請求項１または２記載の高周波半導体装置。 - 【請求項４】前記基板は、表面と裏面にのみ金属導体が
パターニングされたものであることを特徴とする請求項
１乃至３の高周波半導体装置。 - 【請求項５】前記モノリシックマイクロ波半導体集積回
路は、高周波増幅回路であることを特徴とする請求項１
乃至４記載の高周波半導体装置。 - 【請求項６】前記受動素子は、高周波増幅回路の整合回
路を構成する受動素子であることを特徴とする請求項５
記載の高周波半導体装置。 - 【請求項７】前記モノリシックマイクロ波半導体集積回
路の半導体基板裏面には、導電性材料が設けられていな
いことを特徴とする請求項１乃至６記載の高周波半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001090062A JP2002289782A (ja) | 2001-03-27 | 2001-03-27 | 高周波半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001090062A JP2002289782A (ja) | 2001-03-27 | 2001-03-27 | 高周波半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002289782A true JP2002289782A (ja) | 2002-10-04 |
Family
ID=18944899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001090062A Pending JP2002289782A (ja) | 2001-03-27 | 2001-03-27 | 高周波半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002289782A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7978043B2 (en) | 2008-11-06 | 2011-07-12 | Panasonic Corporation | Semiconductor device |
-
2001
- 2001-03-27 JP JP2001090062A patent/JP2002289782A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7978043B2 (en) | 2008-11-06 | 2011-07-12 | Panasonic Corporation | Semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD02 | Notification of acceptance of power of attorney |
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