CN102376645A - Cmos器件应力膜的形成方法 - Google Patents

Cmos器件应力膜的形成方法 Download PDF

Info

Publication number
CN102376645A
CN102376645A CN2010102660563A CN201010266056A CN102376645A CN 102376645 A CN102376645 A CN 102376645A CN 2010102660563 A CN2010102660563 A CN 2010102660563A CN 201010266056 A CN201010266056 A CN 201010266056A CN 102376645 A CN102376645 A CN 102376645A
Authority
CN
China
Prior art keywords
stress film
stress
etching
hard mask
mask layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2010102660563A
Other languages
English (en)
Other versions
CN102376645B (zh
Inventor
韩秋华
黄敬勇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN 201010266056 priority Critical patent/CN102376645B/zh
Publication of CN102376645A publication Critical patent/CN102376645A/zh
Application granted granted Critical
Publication of CN102376645B publication Critical patent/CN102376645B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供的一种CMOS器件应力膜的形成方法，包括：提供半导体结构，其包括CMOS器件；在所述CMOS器件的表面形成具有拉伸应力的第一应力膜；采用光刻工艺，去除位于PMOS晶体管所在区域的第一应力膜；在所述PMOS晶体管以及第一应力膜的表面依次形成具有拉伸应力的第二应力膜以及硬掩模层；采用光刻工艺，去除位于PMOS晶体管所在区域的硬掩模层；以所述硬掩模层为掩模，刻蚀去除位于PMOS晶体管所在区域的第二应力膜。本发明改善了应力膜的均匀性，能够避免应力膜产生断裂或形成空洞的现象，并防止了硬掩模层被过消耗。

Description

CMOS器件应力膜的形成方法
技术领域
本发明涉及半导体制造技术领域，特别涉及一种CMOS器件应力膜的形成方法。
背景技术
在CMOS器件中，提高场效应晶体管的开关频率的一种主要方法是提高驱动电流，而提高驱动电流的主要途径是提高载流子迁移率。现有一种提高场效应晶体管载流子迁移率的技术是应力膜技术，通过在场效应晶体管的表面形成应力膜，而在沟道区域构成稳定应力，提高沟道中的载流子迁移率。
申请号为200510093507.7的中国专利文献中公开了一种具有应力膜的金属氧化物半导体场效应晶体管，其在沿着源极～漏极的方向上，在NMOS晶体管表面形成拉伸应力(Tensile Strain)的应力膜，使得P沟道区域中的分子排列更加疏松，从而提高电子的迁移率；而在PMOS晶体管表面形成压缩应力(Compressive Strain)的应力膜，使得N沟道区域内的分子排布更加紧密，有助于提高空穴的迁移率。
图1至图7为一种现有的CMOS器件的应力膜形成方法的示意图。
如图1所示，首先，在NMOS晶体管10和PMOS晶体管20上形成拉伸应力(Tensile Strain)的应力膜30，应力膜30可以增加NMOS晶体管的导电沟道内电子的迁移率，在应力膜30上形成硬掩模层40，在NMOS晶体管10对应的硬掩模层40a上形成光掩模图形50。如图2所示，刻蚀去除PMOS晶体管20上的硬掩模层。如图3所示，灰化去除光掩模图形50。如图4所示，刻蚀去除位于PMOS晶体管20上部分硬掩模层40b。如图5所示，PMOS晶体管和硬掩模层40a上形成在形成压缩应力(Compressive Strain)的应力膜60，其可以增加空穴的迁移率。接着，如图6所示，在PMOS晶体管对应的应力膜60上形成光掩模图形70，然后刻蚀去除NMOS晶体管上的应力膜60，其中硬掩模层40a用来作刻蚀停止层。接着，如图7所示，去除光掩模图形70和硬掩模层40a，从而形成位于PMOS晶体管上的压缩应力的应力膜60，位于NMOS晶体管上的拉伸应力的应力膜30。
现有的CMOS器件的应力膜形成方法存在如下问题：为获得较好的应力效果，应力膜30通常沉积得较厚，远大于硬掩模层40的厚度，在进行PMOS晶体管区域的应力膜刻蚀时，用于遮盖NMOS晶体管区域的硬掩模层40极易被消耗完。此外，由于CMOS器件表面并不是平齐的，而存在许多突出于半导体衬底的栅极，栅极与栅极之间构成凹槽。当在NMOS晶体管10以及PMOS晶体管20表面形成拉伸应力的应力膜30时，一方面，所述应力膜30形成拐角、褶皱，极易断裂而影响应力的效果；另一方面，所述应力膜30在凹槽处沉积时容易形成空洞，使得后续刻蚀过程容易在空洞处停止，刻蚀不彻底而造成残留。且所述应力膜30越厚，其均匀性越差，上述缺陷也越明显。
发明内容
本发明解决的问题是在CMOS器件应力膜的形成工艺中，防止硬掩模被过消耗，且避免应力膜产生断裂以及形成空洞的现象。
本发明提供的一种CMOS器件应力膜的形成方法，其特征在于，包括：
提供半导体结构，其包括CMOS器件；
在所述CMOS器件的表面形成具有拉伸应力的第一应力膜；
采用光刻工艺，去除位于PMOS晶体管所在区域的第一应力膜；
在所述PMOS晶体管以及第一应力膜的表面依次形成具有拉伸应力的第二应力膜以及硬掩模层；
采用光刻工艺，去除位于PMOS晶体管所在区域的硬掩模层；
以所述硬掩模层为掩模，刻蚀去除位于PMOS晶体管所在区域的第二应力膜。
在刻蚀第二应力膜后，还包括在PMOS晶体管所在区域的表面形成具有压缩应力的第三应力膜的步骤。
可选的，所述形成第一应力膜前，还包括在CMOS器件的表面形成刻蚀阻挡层的步骤。所述刻蚀阻挡层为氧化硅材质的低温氧化层。所述刻蚀阻挡层的厚度范围为
可选的，所述第一应力膜与第二应力膜的材质均为氮化硅。所述第一应力膜与第二应力膜的厚度比范围为(1∶1，3∶1]。位于NMOS晶体管所在区域的第一应力膜与第二应力膜的厚度之和范围为
Figure BSA00000247747400032
可选的，所述硬掩模层的材质为氧化硅。所述硬掩模层的厚度范围为
Figure BSA00000247747400033
Figure BSA00000247747400034
本发明所提供的CMOS器件应力膜的形成方法，在制作NMOS晶体管表面具有拉伸应力的应力膜时，采用双层分步沉积刻蚀工艺，改善应力膜的均匀性，从而避免应力膜产生断裂或形成空洞的现象，同时仅在第二步刻蚀时使用硬掩模，而防止硬掩模层被过消耗。
附图说明
通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其他目的、特征和优势将更加清晰。附图中与现有技术相同的部件使用了相同的附图标记。附图并未按比例绘制，重点在于示出本发明的主旨。在附图中为清楚起见，放大了层和区域的尺寸。
图1至图7是现有CMOS器件应力膜形成方法的剖面示意图；
图8是本发明所述CMOS器件应力膜形成方法的流程图；
图9至图20是本发明实施例CMOS器件应力膜形成方法的剖面示意图。
具体实施方式
在现有CMOS器件应力膜的形成方法中，由于应力膜相对硬掩模层较厚，容易在进行刻蚀时过消耗硬掩模层；另一方面，在制作位于NMOS晶体管表面具有拉伸应力的应力膜时，由于CMOS器件表面并不平齐，容易使得所述应力膜产生断裂，并形成空洞。本发明在形成上述应力膜时，将原先单层一次沉积刻蚀工艺替换为双层分步沉积刻蚀工艺，保持总厚度不变，但改善了应力膜的均匀性，从而避免应力膜产生断裂或形成空洞的现象，同时仅在对第二层的应力膜进行刻蚀时使用硬掩模，而防止硬掩模层被过消耗。
本发明所述CMOS器件应力膜形成方法的流程示意图如图8所示，基本步骤包括：
S101、提供半导体结构，其包括CMOS器件；
其中，所述CMOS器件至少包括通过浅沟槽相互隔离的NMOS晶体管以及PMOS晶体管。
S102、在所述CMOS器件的表面形成具有拉伸应力的第一应力膜；
所述形成拉伸应力的第一应力膜，可以采用物理气相淀积(PVD)工艺、原子层沉积(ALD)工艺、热驱动化学气相沉积(TDCVD)或者等离子增强化学气相沉积(PECVD)工艺。根据公知常识，可以通过改变气相沉积的参数，而调节应力膜内的应力类型以及大小。
S103、采用光刻工艺，去除位于PMOS晶体管所在区域的第一应力膜；
其中，在上述半导体结构的表面旋涂光刻胶，并曝光显影，图形化所述光刻胶，便能够形成仅覆盖NMOS晶体管所在区域的光刻掩模，以所述光刻掩模为掩模进行刻蚀，从而去除位于PMOS晶体管所在区域的第一应力膜。
S104、在所述PMOS晶体管以及第一应力膜的表面依次形成具有拉伸应力的第二应力膜以及硬掩模层；
其中，所述第二应力膜应当与第一应力膜具有较好的粘附性，而不会在两者之间产生间隙或者空洞，作为优选的方案，第二应力膜可以与第一应力膜采用同种材质。
S105、采用光刻工艺，去除位于PMOS晶体管所在区域的硬掩模层；
与步骤S103相同，形成仅覆盖NMOS晶体管所在区域的光刻掩模，并以其为掩模进行刻蚀，去除位于PMOS晶体管所在区域的硬掩模层。
S106、以所述硬掩模层为掩模，刻蚀去除位于PMOS晶体管所在区域的第二应力膜。
经过上述步骤，便形成了位于NMOS晶体管表面具有拉伸应力的应力膜。然后基于上述结构，还应当包括在PMOS晶体管表面形成具有压缩应力的应力膜的步骤。
下面结合一个具体实施例，对本发明形成方法做进一步介绍。图9至图20为本发明所述CMOS器件应力膜形成方法的具体实施例的剖面示意图。
如图9所示，在半导体衬底100上形成CMOS器件。
具体的，所述半导体衬底100可以是硅衬底或绝缘体上硅。所述CMOS器件包括NMOS晶体管N1以及PMOS晶体管P1，在所述NMOS晶体管N1和PMOS晶体管P1之间的半导体衬底100中形成有浅沟槽隔离STI。
如图10所示，在CMOS器件的表面形成刻蚀阻挡层101。
所述刻蚀阻挡层101用于后续工艺对应力膜进行刻蚀时，保护底部CMOS器件不受刻蚀影响。需要说明的是，本步骤仅作为可选的方案。由于在制作CMOS器件时，有源区(例如栅极、源极、漏极等)表面通常会形成金属硅化物层(图中未示出)，用于降低互连时的接触电阻，因此即使本步骤中不形成刻蚀阻挡层101，所述金属硅化物层同样可以起到刻蚀阻挡的作用。
所述刻蚀阻挡层的厚度不宜过厚，否则会影响后续应力膜的效果。具体的，本实施例中所述刻蚀阻挡层可以为氧化硅材质的低温氧化层(LowTemperature Oxide，LTO)，即采用较低的沉积温度(不大于450摄氏度)形成的氧化硅层，厚度范围为
Figure BSA00000247747400061
采用低温氧化层的好处在于形成工艺所需的温度较低，不会影响其他半导体器件。
如图11所示，在所述CMOS器件的表面(即NMOS晶体管N1以及PMOS晶体管P1的表面)形成具有拉伸应力的第一应力膜201。
具体的，由于在图10所示步骤中，CMOS器件表面形成有刻蚀阻挡层101，因此本实施例中，所述第一应力膜201实际形成于刻蚀阻挡层101的表面。作为优选方案，所述第一应力膜201的材质可以为氮化硅，通过化学气相沉积(CVD)沉积形成，沿横向具有拉伸应力，厚度范围为
Figure BSA00000247747400062
其中通过控制化学气相沉积的参数，调节第一应力膜201的应力类型以及大小，应当为本领域技术人员所公知，不再赘述。
如图12所示，在第一应力膜201的表面，形成仅覆盖NMOS晶体管N1所在区域的光刻掩模301。
具体的，在图11所示半导体结构上旋涂厚度为
Figure BSA00000247747400063
光刻胶(其中还应当包括底部抗反射层或顶部抗反射层)，并曝光显影，图形化所述光刻胶，形成光刻掩模301，使得所述光刻掩模301仅覆盖所述NMOS晶体管N1所在区域，而露出PMOS晶体管P1所在区域上的第一应力膜201。
如图13所示，以光刻掩模301为掩模，刻蚀所述第一应力膜201。
具体的，可以采用等离子刻蚀或反应离子刻蚀等干法刻蚀工艺刻蚀上述第一应力膜层201，直至露出刻蚀阻挡层101。此时位于PMOS晶体管P1所在区域的第一应力膜201将被去除，而仅保留位于NMOS晶体管N1所在区域的部分。在完成本步骤的刻蚀工艺后，还应当包括灰化去除光刻掩模301的步骤。本实施例中，采用等离子刻蚀工艺对上述第一应力膜201进行刻蚀，选择的刻蚀气体可以为SF6、CHF3、氯气Cl2、氮气N2、氦气He和氧气O2的混合气体，以及惰性气体(比如氢气Ar、氖气Ne、氦气He等等)或其组合。上述刻蚀气体对于氮化硅具有很高的刻蚀选择性。
如图14所示，在PMOS晶体管P1以及剩余的第一应力膜201的表面形成具有拉伸应力的第二应力膜202。
具体的，上述应当形成于PMOS晶体管P1表面的部分第二应力膜202在本实施例中依然形成于刻蚀阻挡层101的表面。作为优选方案，所述第二应力膜202采用与第一应力膜201相同的形成工艺以及材质；通常为了在后续对第二应力膜202的刻蚀工艺中，减少其表面硬掩膜层的消耗，以降低沉积硬掩膜层的成本，所述第一应力膜201的厚度大于第二应力膜202的厚度，同时为了保持第一应力膜201的均匀性，将所述第一应力膜201与第二应力膜202的厚度比范围控制在(1∶1，3∶1]内，并使得形成于NMOS晶体管N1所在区域表面的第一应力膜201以及第二应力膜202的厚度之和范围为
Figure BSA00000247747400071
如图15所示，在第二应力膜202的表面形成硬掩模层400。
具体的，所述硬掩模层400与应力膜应当具有较大的材质区别，以便于选择性刻蚀。由于在后续刻蚀应力膜的工艺中，仅需要去除PMOS晶体管P1表面的第二应力膜202，所述第二应力膜202的厚度较薄，因此所述硬掩模层400的厚度也不需要太大，不易产生过消耗。本实施例中，作为优选方案，所述硬掩模400层材质为二氧化硅，采用化学气相沉积CVD工艺形成，厚度范围为
Figure BSA00000247747400072
如图16所示，在硬掩模层400的表面，形成仅覆盖NMOS晶体管N1所在区域的光刻掩模302。所述形成光刻掩模302的步骤与图12中形成光刻掩模301的步骤相同。
如图17所示，以光刻掩模302为掩模，刻蚀所述硬掩模层400。
具体的，可以通过干法刻蚀工艺或湿法刻蚀工艺刻蚀上述硬掩模层400，直至露出第二应力膜202。此时位于PMOS晶体管P1所在区域的硬掩模层400将被去除，而仅保留位于NMOS晶体管N1所在区域的部分。在完成本步骤的刻蚀工艺后，还应当包括灰化去除光刻掩模302的步骤。作为可选方案，当采用等离子刻蚀工艺对上述硬掩模层400进行刻蚀时，选择的刻蚀气体可以为CF4和O2混合气体，上述刻蚀气体对于二氧化硅具有很高的刻蚀选择性；而采用湿法刻蚀时，则可以使用氢氟酸。
如图18所示，以硬掩模层400为掩模，刻蚀所述第二应力膜202。
具体的，本实施例中所述的第二应力膜202的材质与第一应力膜201相同，因此可以采用与图13所述步骤相同的工艺刻蚀第二应力膜202，直至露出刻蚀阻挡层101。经过本步骤的刻蚀后，所述第二应力膜202位于PMOS晶体管P1所在区域的部分被去除。
经过上述工艺，所述第一应力膜201与第二应力膜202的剩余部分，共同作用于NMOS晶体管N1，促进其P沟道区域的载流子迁移。与现有技术相比，本发明将NMOS晶体管N1表面较厚的应力膜，分成两层较薄的应力膜并分别沉积以及刻蚀，具有下述优点：相对于一次沉积形成较厚的应力膜，分步沉积形成的第一应力膜201与第二应力膜202具有更好的均匀性，可以防止在拐角处产生断裂，还可以在沉积工艺中避免空洞的产生。此外由于第一应力膜201在刻蚀时采用光刻掩模301作为掩模，而第二应力膜202在刻蚀时则采用硬掩模层400做为掩模，因此在保证第一应力膜201的均匀性的前提下，灵活调节第一应力膜201的厚度与第二应力膜202的厚度比，可以减少硬掩膜层400的消耗量，而有效防止硬掩模层400被过消耗。
如图19所示，在所述PMOS晶体管的表面以及硬掩模层400的表面形成具有压缩应力的第三应力膜203。
本实施例中，为简化工艺，所述第三应力膜的材质也可以为氮化硅，同样采用化学气相沉积形成，但需要调整沉积工艺的参数使得所述第三应力膜的应力类型与第一应力膜以及第二应力膜相反。此外为了保持PMOS晶体管P1以及NMOS晶体管N1表面不同应力类型的应力膜之间接触面平齐，作为优选方案，所述第三应力膜203的厚度与第一应力膜201和第二应力膜202的总厚度相同。
如图20所示，在第三应力膜203的表面，形成仅覆盖PMOS晶体管P1所在区域的光刻掩模303。并以所述光刻掩模303为掩模，刻蚀第三应力膜203。
其中，所述光刻掩模303的形成工艺与前述光刻掩模301相同，仅仅变更了形成位置。可以采用等离子刻蚀工艺或反应离子刻蚀工艺刻蚀第三应力膜203。在本步骤中，硬掩模层400将起到刻蚀阻挡的作用。在刻蚀结束后，位于NMOS晶体管N1所在区域的第三应力膜203被去除，而保留位于PMOS晶体管P1所在区域的部分。此外，还包括灰化去除光刻掩模303的步骤。最终完成CMOS器件应力膜的形成工艺。通常在后续工艺中还需在CMOS器件表面形成层间介质层ILD，所述层间介质层ILD与硬掩膜层400的材质可以相同，因此所述硬掩膜层400可以保留。
虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (10)

1.一种CMOS器件应力膜的形成方法，其特征在于，包括：
提供半导体结构，其包括CMOS器件；
在所述CMOS器件的表面形成具有拉伸应力的第一应力膜；
采用光刻工艺，去除位于PMOS晶体管所在区域的第一应力膜；
在所述PMOS晶体管以及第一应力膜的表面依次形成具有拉伸应力的第二应力膜以及硬掩模层；
采用光刻工艺，去除位于PMOS晶体管所在区域的硬掩模层；
以所述硬掩模层为掩模，刻蚀去除位于PMOS晶体管所在区域的第二应力膜。
2.如权利要求1所述的形成方法，其特征在于，在刻蚀第二应力膜后，还包括在PMOS晶体管所在区域的表面形成具有压缩应力的第三应力膜的步骤。
3.如权利要求1所述的形成方法，其特征在于，所述形成第一应力膜前，还包括在CMOS器件的表面形成刻蚀阻挡层的步骤。
4.如权利要求3所述的形成方法，其特征在于，所述刻蚀阻挡层为氧化硅材质的低温氧化层。
5.如权利要求4所述的形成方法，其特征在于，所述刻蚀阻挡层的厚度范围为
Figure FSA00000247747300011
6.如权利要求1所述的形成方法，其特征在于，所述第一应力膜与第二应力膜的材质均为氮化硅。
7.如权利要求6所述的形成方法，其特征在于，所述第一应力膜与第二应力膜的厚度比范围为(1∶1，3∶1]。
8.如权利要求7所述的形成方法，其特征在于，位于NMOS晶体管所在区域的第一应力膜与第二应力膜的厚度之和范围为
Figure FSA00000247747300012
9.如权利要求1所述的形成方法，其特征在于，所述硬掩模层的材质为氧化硅。
10.如权利要求9所述的形成方法，其特征在于，所述硬掩模层的厚度范围为
Figure FSA00000247747300021
CN 201010266056 2010-08-19 2010-08-19 Cmos器件应力膜的形成方法 Active CN102376645B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN 201010266056 CN102376645B (zh) 2010-08-19 2010-08-19 Cmos器件应力膜的形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN 201010266056 CN102376645B (zh) 2010-08-19 2010-08-19 Cmos器件应力膜的形成方法

Publications (2)

Publication Number Publication Date
CN102376645A true CN102376645A (zh) 2012-03-14
CN102376645B CN102376645B (zh) 2013-11-06

Family

ID=45795029

Family Applications (1)

Application Number Title Priority Date Filing Date
CN 201010266056 Active CN102376645B (zh) 2010-08-19 2010-08-19 Cmos器件应力膜的形成方法

Country Status (1)

Country Link
CN (1) CN102376645B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102751197A (zh) * 2012-06-21 2012-10-24 上海华力微电子有限公司 Nmos器件制作方法
CN103681501A (zh) * 2012-09-12 2014-03-26 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN103794561A (zh) * 2012-11-02 2014-05-14 中芯国际集成电路制造(上海)有限公司 半导体器件的制造方法
CN104900516A (zh) * 2015-06-29 2015-09-09 上海华力微电子有限公司 一种镍硅化物的形成方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080142855A1 (en) * 2006-12-19 2008-06-19 Fujitsu Limited Mos transistor, method for manufacturing the mos transistor, cmos semiconductor device including the mos transistor, and semiconductor device including the cmos semiconductor device
CN101256982A (zh) * 2007-02-28 2008-09-03 联华电子股份有限公司 制作应变硅互补金属氧化物半导体晶体管的方法
CN101584030A (zh) * 2007-01-19 2009-11-18 飞思卡尔半导体公司 用于半导体器件的多层氮化硅沉积

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080142855A1 (en) * 2006-12-19 2008-06-19 Fujitsu Limited Mos transistor, method for manufacturing the mos transistor, cmos semiconductor device including the mos transistor, and semiconductor device including the cmos semiconductor device
CN101584030A (zh) * 2007-01-19 2009-11-18 飞思卡尔半导体公司 用于半导体器件的多层氮化硅沉积
CN101256982A (zh) * 2007-02-28 2008-09-03 联华电子股份有限公司 制作应变硅互补金属氧化物半导体晶体管的方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102751197A (zh) * 2012-06-21 2012-10-24 上海华力微电子有限公司 Nmos器件制作方法
CN102751197B (zh) * 2012-06-21 2015-05-20 上海华力微电子有限公司 Nmos器件制作方法
CN103681501A (zh) * 2012-09-12 2014-03-26 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN103681501B (zh) * 2012-09-12 2016-03-30 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN103794561A (zh) * 2012-11-02 2014-05-14 中芯国际集成电路制造(上海)有限公司 半导体器件的制造方法
CN104900516A (zh) * 2015-06-29 2015-09-09 上海华力微电子有限公司 一种镍硅化物的形成方法
CN104900516B (zh) * 2015-06-29 2018-01-26 上海华力微电子有限公司 一种镍硅化物的形成方法

Also Published As

Publication number Publication date
CN102376645B (zh) 2013-11-06

Similar Documents

Publication Publication Date Title
TWI527092B (zh) 用於製造半導體裝置的多層構造及方法
CN103779207A (zh) 包含湿蚀刻制程以移除氮化硅的半导体结构形成方法
JP2016519429A (ja) 多層パッシベーション又はエッチング停止ｔｆｔ
JP5456150B2 (ja) 半導体装置及びその製造方法
CN102446729A (zh) 用湿式化学方法形成受控底切而有优异完整性的高介电系数栅极堆栈
CN102376645B (zh) Cmos器件应力膜的形成方法
CN105226022A (zh) 半导体结构的形成方法
CN102117773B (zh) 半导体器件和使用应力记忆技术工艺制造半导体器件的方法
CN101770984A (zh) 制造pip电容器的方法
CN103545185A (zh) 一种采用伪栅极制造半导体器件的方法
US7682890B2 (en) Method of fabricating semiconductor device
JP2008130963A (ja) 半導体装置及びその製造方法
US20090065806A1 (en) Mos transistor and fabrication method thereof
JP2015079936A (ja) 低温ポリシリコン薄膜トランジスタの製造方法
KR100663375B1 (ko) 금속질화막을 게이트전극으로 채택하는 반도체소자의제조방법
CN102487017B (zh) 应变cmos器件的制作方法
US9356110B2 (en) Semiconductor device and manufacturing method thereof
TW201403702A (zh) 藉由在應力襯墊中實施額外清洗程序增加電晶體效能
US8076729B2 (en) Semiconductor device having a dual gate electrode and methods of making the same
CN106960817B (zh) 一种半导体器件以及制备方法、电子装置
KR101199437B1 (ko) 반도체 소자의 실리사이드 형성 방법
KR20040007949A (ko) 반도체 소자의 제조 방법
CN102054686A (zh) 形成cmos器件应力膜的方法
KR20050051177A (ko) 반도체소자의 트랜지스터 제조방법
CN102054778A (zh) 互补金属氧化物半导体结构的制作方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: SEMICONDUCTOR MANUFACTURING INTERNATIONAL (BEIJING

Effective date: 20121108

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20121108

Address after: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18

Applicant after: Semiconductor Manufacturing International (Shanghai) Corporation

Applicant after: Semiconductor Manufacturing International (Beijing) Corporation

Address before: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18

Applicant before: Semiconductor Manufacturing International (Shanghai) Corporation

C14 Grant of patent or utility model
GR01 Patent grant