CN102214582A - 用于深槽超结mos器件的终端结构的制作方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 37
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 32
- 239000004065 semiconductor Substances 0.000 title abstract description 7
- 229910044991 metal oxide Inorganic materials 0.000 title abstract description 5
- 150000004706 metal oxides Chemical class 0.000 title abstract description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 88
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 37
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 37
- 239000010703 silicon Substances 0.000 claims abstract description 37
- 239000000758 substrate Substances 0.000 claims abstract description 35
- 239000012535 impurity Substances 0.000 claims abstract description 16
- 238000009792 diffusion process Methods 0.000 claims abstract description 9
- 230000003647 oxidation Effects 0.000 claims abstract description 5
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 5
- 229920005591 polysilicon Polymers 0.000 claims description 78
- 238000000407 epitaxy Methods 0.000 claims description 9
- 230000015572 biosynthetic process Effects 0.000 claims description 6
- 230000001360 synchronised effect Effects 0.000 claims description 6
- 230000000694 effects Effects 0.000 abstract description 4
- 230000008569 process Effects 0.000 abstract description 3
- 238000000151 deposition Methods 0.000 abstract 2
- 238000005516 engineering process Methods 0.000 description 12
- 230000008901 benefit Effects 0.000 description 3
- 238000002360 preparation method Methods 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Composite Materials (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本发明提供一种用于深槽超结MOS器件的终端结构的制作方法,包括步骤:提供硅衬底,其上分别形成有超结结构和终端结构的深槽;在深槽内淀积第一多晶硅层,第一多晶硅层的掺杂类型与硅衬底相反;将第一多晶硅层中的掺杂杂质扩散到硅衬底中,在深槽周围形成杂质扩散区;将第一多晶硅层热氧化为氧化层,或者去除第一多晶硅层后再重新热生长氧化层,氧化层不填满深槽;在深槽内继续淀积第二多晶硅层并填满深槽,第二多晶硅层的掺杂类型与MOS器件的多晶硅栅极相同;在制作MOS器件的多晶硅栅极时,于终端结构的区域同步形成多晶硅场板。本发明的终端结构及其制作方法实现工艺和设计方法简单,与深槽超结MOS器件的工艺完全兼容,分压效果明显又节省芯片面积。
Description
技术领域
本发明涉及半导体制造技术领域,具体来说,本发明涉及一种用于深槽超结MOS器件的终端结构的制作方法。
背景技术
功率MOSFET以其输入阻抗高、损耗低、开关速度快、无二次击穿、安全工作区宽、动态性能好、易与前极耦合实现大电流化、转换效率高等特性被普遍用于中低功率变换和控制领域。虽然功率MOS器件在功率处理能力上已经得到了惊人的提高,但在高压领域中由于导通电阻Ron的原因,使得功率MOS器件的导通损耗随着耐压的提高而急速上升。为了提高耐压、降低导通损耗,一系列的新结构、新技术应运而生。而其中用来提高功率MOS器件性能的超结(Super Junction)技术在高压领域的作用非常显着,吸引了大批器件供应商投入资金研发,目前已经成功开发出平面冷MOS并且已经投入商业应用。
冷MOS(Cool MOS),又名Super Junction MOSFET(超结MOSFET),最先由成都电子科技大学陈星弼院士所发明,后转让给德国英飞凌公司。作为功率MOSFET领域里程碑的新型器件,Cool MOS打破了传统功率MOSFET的理论极限,于1998年问世并很快走向市场。
与普通高压MOSFET相比,Cool MOS由于采用新的耐压层结构,利用了超结的概念,在几乎保持功率MOSFET所有优点的同时,又有着极低的导通损耗,发热量非常低,另外还能够显着减小芯片面积,于是就称为Cool MOS。在此以600伏的功率晶体管为例,使用具有超结结构的Cool MOS的导通电阻只有相同面积的传统功率晶体管的20%。而且其输出电容、输入电容也同步降低,器件的工作频率特性得到了提高。
但是,传统的超结结构的制备中需要经过多次光刻、离子注入、推进以及外延生长,工艺复杂而且成本非常高昂。另外,依此方法形成的具有“糖葫芦”形状的超结结构具有接合面不均匀的缺点,这容易造成冷MOS器件工作时发生漏电现象,从而降低器件的电学性能。
为了克服传统的超结结构制造工艺复杂以及结构上的缺点,最近出现了工艺简单、可控性好的深槽超结结构。这一结构是通过恒定源扩散方法在沿着沟槽外围形成均匀的PN结,该超结结构可以通过超结两边的电荷平衡原理非常有效地提高功率MOS管的击穿电压,从而大幅降低功率MOS管的导通电阻。
关于上述新的深槽超结结构的详细内容可以参见申请号为201110087263.7的中国发明专利申请。
然而,当这一新的深槽超结结构用在实际功率器件上时,有时器件所受到的击穿电压会很高,因此使用终端结构(Termination Structure)来减小器件的表面电场,使击穿电压尽可能地接近平面结。所以,现有技术中需要重新设计一种符合这一新的深槽超结结构的终端结构。
发明内容
本发明所要解决的技术问题是提供一种用于深槽超结MOS器件的终端结构的制作方法,与深槽超结工艺相兼容。
为解决上述技术问题,本发明提供一种用于深槽超结MOS器件的终端结构的制作方法,包括步骤:
提供硅衬底,其上分别形成有超结结构和终端结构的深槽;
在所述深槽内淀积第一多晶硅层,所述第一多晶硅层的掺杂类型与所述硅衬底相反;
将所述第一多晶硅层中的掺杂杂质扩散到所述硅衬底中,在所述深槽周围形成杂质扩散区;
将所述第一多晶硅层热氧化为氧化层,所述氧化层未填满所述深槽;
在所述深槽内继续淀积第二多晶硅层并填满所述深槽,所述第二多晶硅层的掺杂类型与所述MOS器件的多晶硅栅极相同;
在制作所述MOS器件的多晶硅栅极时,于所述终端结构的区域同步形成多晶硅场板。
可选地,所述终端结构包括两个或两个以上深槽。
可选地,所述第一多晶硅层的掺杂类型为P型或N型,所述硅衬底的掺杂类型为N型或P型。
可选地,所述第一和/或第二多晶硅层是通过外延工艺形成的。
可选地,所述第一多晶硅层的厚度为3000埃。
本发明还提供一种用于深槽超结MOS器件的终端结构的制作方法,包括步骤:
提供硅衬底,其上分别形成有超结结构和终端结构的深槽;
在所述深槽内淀积第一多晶硅层,所述第一多晶硅层的掺杂类型与所述硅衬底相反;
将所述第一多晶硅层中的掺杂杂质扩散到所述硅衬底中,在所述深槽周围形成杂质扩散区;
去除所述第一多晶硅层,在所述深槽中热生长氧化层,所述氧化层未填满所述深槽;
在所述深槽内继续淀积第二多晶硅层并填满所述深槽,所述第二多晶硅层的掺杂类型与所述MOS器件的多晶硅栅极相同;
在制作所述MOS器件的多晶硅栅极时,于所述终端结构的区域同步形成多晶硅场板。
可选地,所述终端结构包括两个或两个以上深槽。
可选地,所述第一多晶硅层的掺杂类型为P型或N型,所述硅衬底的掺杂类型为N型或P型。
可选地,所述第一和/或第二多晶硅层是通过外延工艺形成的。
可选地,所述第一多晶硅层的厚度为3000埃。
与现有技术相比,本发明具有以下优点:
本发明的终端结构及其制作方法实现工艺和设计方法简单,并且与深槽超结MOS器件的工艺完全兼容。本发明比起在深槽内只填充氧化层的终端结构,其分压效果更加明显。由于本终端结构的深槽个数最少可以为两个,故而又能很大程度地节省芯片面积。
附图说明
本发明的上述的以及其他的特征、性质和优势将通过下面结合附图和实施例的描述而变得更加明显,其中:
图1为本发明一个实施例的用于深槽超结MOS器件的终端结构的制作方法的流程示意图;
图2为本发明另一个实施例的用于深槽超结MOS器件的终端结构的制作方法的流程示意图;
图3至图8为本发明一个实施例的用于深槽超结MOS器件的终端结构的制作过程的剖面结构示意图。
具体实施方式
下面结合具体实施例和附图对本发明作进一步说明,但不应以此限制本发明的保护范围。
图1为本发明一个实施例的用于深槽超结MOS器件的终端结构的制作方法的流程示意图。如图所示,该终端结构的制作方法可以包括:
执行步骤S101,提供硅衬底,硅衬底上分别形成有超结结构和终端结构的深槽;
执行步骤S102,在深槽内淀积第一多晶硅层,第一多晶硅层的掺杂类型与硅衬底相反;
执行步骤S103,将第一多晶硅层中的掺杂杂质扩散到硅衬底中,在深槽周围形成杂质扩散区;
执行步骤S104,将第一多晶硅层热氧化为氧化层,氧化层未填满深槽;
执行步骤S105,在深槽内继续淀积第二多晶硅层并填满深槽,第二多晶硅层的掺杂类型与MOS器件的多晶硅栅极相同;
执行步骤S106,在制作MOS器件的多晶硅栅极时,于终端结构的区域同步形成多晶硅场板。
图2为本发明另一个实施例的用于深槽超结MOS器件的终端结构的制作方法的流程示意图。如图所示,该终端结构的制作方法可以包括:
执行步骤S201,提供硅衬底,硅衬底上分别形成有超结结构和终端结构的深槽;
执行步骤S202,在深槽内淀积第一多晶硅层,第一多晶硅层的掺杂类型与硅衬底相反;
执行步骤S203,将第一多晶硅层中的掺杂杂质扩散到硅衬底中,在深槽周围形成杂质扩散区;
执行步骤S204,去除第一多晶硅层,在深槽中热生长氧化层,氧化层未填满深槽;
执行步骤S205,在深槽内继续淀积第二多晶硅层并填满深槽,第二多晶硅层的掺杂类型与MOS器件的多晶硅栅极相同;
执行步骤S206,在制作MOS器件的多晶硅栅极时,于终端结构的区域同步形成多晶硅场板。
图3至图8为本发明一个实施例的用于深槽超结MOS器件的终端结构的制作过程的剖面结构示意图。下面结合上述附图对本实施例的用于深槽超结MOS器件的终端结构的制作过程进行详细描述。
如图3所示,提供硅衬底301,硅衬底301上还形成有一层硅外延层302,用于制作半导体器件。硅衬底301和其上的外延层302的掺杂类型可以为N型或P型。在横向方向上,图3所示的剖面图可以划分为MOS器件区域304和终端结构区域305。在硅外延层302中分别形成有超结结构和终端结构的深槽303,其中左侧的两个深槽303属于MOS器件区域304,用于形成MOS器件两侧的超结结构;右侧的两个深槽303则属于终端结构区域305,用于形成MOS器件的终端结构。
终端结构区域305内的深槽303的数量和间距可以由超结结构的耐压与衬底浓度而定,例如深槽303也可以超过两个,例如三个、四个或者更多个,深槽303之间的间距也可以适当增减。
如图4所示,例如通过外延工艺等方式在深槽303内淀积第一多晶硅层306,厚度大致为3000埃。第一多晶硅层306的掺杂类型与硅衬底301和其上的外延层302相反。当硅衬底301和其上的外延层302的掺杂类型为N型时,第一多晶硅层306的掺杂类型为P型;而当硅衬底301和其上的外延层302的掺杂类型为P型时,第一多晶硅层306的掺杂类型为N型。
如图5所示,通过热处理的方式将第一多晶硅层306中的掺杂杂质扩散到硅外延层302中,在深槽303周围形成杂质扩散区307。
如图6所示,通过热氧化的方式将第一多晶硅层306全部转变为氧化层308,氧化层308未填满深槽303。或者也可以将第一多晶硅层306先全部去除,然后在深槽303中生长氧化层308,同样地,氧化层308未填满深槽303。总之,需要在深槽303内形成一层不至于全部填满深槽303的氧化层308。
如图7所示,例如通过外延工艺等方式在深槽303内继续淀积第二多晶硅层306’并填满深槽303。第二多晶硅层306’的掺杂类型需要与后续待制作的MOS器件的多晶硅栅极309的掺杂类型相同。
接着,如图8所示,可以继续传统的MOS工艺来完成MOS器件区域304内的两个深槽303之间的MOS器件的制作过程。在此MOS器件的制作过程中,在终端结构区域305上一起形成厚场氧310。而在制作MOS器件的多晶硅栅极309时,于终端结构区域305同步形成多晶硅场板311,完成本实施例的终端结构的制作过程。
本发明的终端结构及其制作方法实现工艺和设计方法简单,并且与深槽超结MOS器件的工艺完全兼容。本发明比起在深槽内只填充氧化层的终端结构,其分压效果更加明显。由于本终端结构的深槽个数最少可以为两个,故而又能很大程度地节省芯片面积。
本发明虽然以较佳实施例公开如上,但其并不是用来限定本发明,任何本领域技术人员在不脱离本发明的精神和范围内,都可以做出可能的变动和修改,因此本发明的保护范围应当以本发明权利要求所界定的范围为准。
Claims (10)
1.一种用于深槽超结MOS器件的终端结构的制作方法,包括步骤:
提供硅衬底,其上分别形成有超结结构和终端结构的深槽;
在所述深槽内淀积第一多晶硅层,所述第一多晶硅层的掺杂类型与所述硅衬底相反;
将所述第一多晶硅层中的掺杂杂质扩散到所述硅衬底中,在所述深槽周围形成杂质扩散区;
将所述第一多晶硅层热氧化为氧化层,所述氧化层未填满所述深槽;
在所述深槽内继续淀积第二多晶硅层并填满所述深槽,所述第二多晶硅层的掺杂类型与所述MOS器件的多晶硅栅极相同;
在制作所述MOS器件的多晶硅栅极时,于所述终端结构的区域同步形成多晶硅场板。
2.根据权利要求1所述的终端结构的制作方法,其特征在于,所述终端结构包括两个或两个以上深槽。
3.根据权利要求2所述的终端结构的制作方法,其特征在于,所述第一多晶硅层的掺杂类型为P型或N型,所述硅衬底的掺杂类型为N型或P型。
4.根据权利要求1至3中任一项所述的终端结构的制作方法,其特征在于,所述第一和/或第二多晶硅层是通过外延工艺形成的。
5.根据权利要求4所述的终端结构的制作方法,其特征在于,所述第一多晶硅层的厚度为3000埃。
6.一种用于深槽超结MOS器件的终端结构的制作方法,包括步骤:
提供硅衬底,其上分别形成有超结结构和终端结构的深槽;
在所述深槽内淀积第一多晶硅层,所述第一多晶硅层的掺杂类型与所述硅衬底相反;
将所述第一多晶硅层中的掺杂杂质扩散到所述硅衬底中,在所述深槽周围形成杂质扩散区;
去除所述第一多晶硅层,在所述深槽中热生长氧化层,所述氧化层未填满所述深槽;
在所述深槽内继续淀积第二多晶硅层并填满所述深槽,所述第二多晶硅层的掺杂类型与所述MOS器件的多晶硅栅极相同;
在制作所述MOS器件的多晶硅栅极时,于所述终端结构的区域同步形成多晶硅场板。
7.根据权利要求6所述的终端结构的制作方法,其特征在于,所述终端结构包括两个或两个以上深槽。
8.根据权利要求8所述的终端结构的制作方法,其特征在于,所述第一多晶硅层的掺杂类型为P型或N型,所述硅衬底的掺杂类型为N型或P型。
9.根据权利要求6至8中任一项所述的终端结构的制作方法,其特征在于,所述第一和/或第二多晶硅层是通过外延工艺形成的。
10.根据权利要求9所述的终端结构的制作方法,其特征在于,所述第一多晶硅层的厚度为3000埃。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201110138281.3A CN102214582B (zh) | 2011-05-26 | 2011-05-26 | 用于深槽超结mos器件的终端结构的制作方法 |
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---|---|
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Family
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (1)
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