CN102210101A - 高速pll时钟乘法器 - Google Patents

Abstract

本发明涉及实现采用自动限界算法锁定到宽范围输入基准信号的PLL单元的混合模式电子电路。

Description

高速PLL时钟乘法器

相关申请的交叉引用

本申请根据35U.S.C.119(e)要求共同所有的题为“高速PLL时钟乘法器”的2007年9月17日提交的美国临时专利申请No.60/973,152的优先权，该专利的公开内容通过引用全部结合于此。

发明背景

本发明涉及用于电子电路的锁相环，且更具体地涉及高速PLL时钟乘法器。

锁相环(PLL)是生成相位被锁定到输入或“基准”信号的相位的信号的电子反馈系统。这通过使用相位及频率检波器比较压控振荡器或分频器的输出与输入基准信号以通用负反馈配置来实现。然后，相位检波器输出用于使振荡器相位驱向输入基准信号的相位。因为单个集成电路可提供完整的锁相环构造块，该技术在各种电子应用中广泛使用。输出频率范围为从每秒不到一个周期到高达数个千兆赫兹(GHz)。

当PLL必须能够接受可极宽地变化的输入基准信号时会发生问题。所需要的是可适合于宽范围输入基准信号的稳定PLL电路。

附图简述

图1A和1B各自示出本发明实施例的框图。

图2是根据本发明实施例示出锁定和解锁检测算法的状态图。

图3A和3B是示出本发明实施例的自动限界(auto ranging)状态算法的状态图。

图4是根据本发明实施例示出监视计时器指示器的频率电压曲线图。

图5是根据本发明实施例的VCO输出的曲线图。

图6是根据本发明实施例的VCO输出的受限曲线的曲线图。

图7是可容纳本发明实施例的计算机系统的简化框图。

具体实施方式

本发明涉及包括模拟及数字组件两者的用于实现PLL 10单元的混合模式电子电路，其优选以CMOS半导体技术来实现。通过采用自动限界算法，PLL 10能够被锁定到宽范围输入基准信号，作为示例方式，其中的输入基准频率范围可从约22.5MHz到约148.5MHz。

现参考图1A和1B，所示本发明具有包括相位频率检波器(PFD)11、电荷泵12以及低通滤波器13的多个模拟组件，其中PFD 11被耦合到电荷泵12，电荷泵12又被耦合到低通滤波器13。滤波器输出被耦合到压控振荡器(VCO)14。

在一个实施例中，PFD 11具有范围在从约20到约40MHz的工作频率且具有发生重置时消除或最小化死区的可调节清除延迟。电荷泵具有范围在从约20到40MHz且线性度优于±5％的工作频率。将理解在其它实施例中可采用不同工作频率或线性度。VCO 14包括从550到1100MHz(或如果cntp＝avdd，在500MHz的频率下)振荡的四单元差分环振荡器。因为VCO从550到1100MHz中工作，在一实施例中输出时钟-Fout将比基准频率大7倍、14倍或28被。同样，将理解在其它实施例中可采用不同工作频率或倍增因子。

滤波器13的输出还被耦合到成对阈值比较器-CMPL 15和CMPH 16，其为工艺限制(process corners)而紧紧跟随VCO特性。CMPL 15和CMPH 16共享相同的几何尺寸并且在硅中实例化时优选放置成靠近VCO。更具体地，CMPL 15是向诸如自动限界FSM 17的数字组件指示期望的较低频率工作状态的VCO控制电压比较器。如果VCO 14控制电压(cntp)输出在正常工作范围中，CMPL 15的输出将为等于“1”的逻辑高。如果cntp电压太低(即，更靠近模拟接地)，CMPL 15的输出将为等于“0”的逻辑低。CMPH 16也是VCO控制电压比较器，但是，其向自动限界FSM 17表示较高频率工作状态。如果VCO 14控制电压(cntp)输出在正常工作范围中，CMPH将为等于“0”的逻辑低。如果cntp电压太高，CMPH将为等于“1”的逻辑高。将向PLL 10的数字部分给出该信息并与过采样算法一起使用以便实现可适合于宽范围输入基准信号的稳定PLL电路。

FSM 17控制分频器18和19，并基于与来自其它数字组件的输出以及模拟阈值比较器的输出相关联的值工作。其它数字组件包括输入频率分频器18、环分频器19、监视计数器20、数字锁定检测器21。输入分频器18接受可在例如在25MHz到400MHz之间变化的基准时钟信号。为了将VCO保持在其线性区域中，两个阈值比较器CMPL 15和CMPH 16向FSM(有限状态机)提供VCO工作下限和上限。

取决于PLL的所需输出工作范围，输入分频器18可对基准时钟信号分频或不分频。在表1的示例中示出输入分频器18可工作的不同分频比。

表1

在一个实施例中，输入频率分频器18具有M＝1/2/4/8的分频因子，且频率范围为从25到340MHz。由FSM 17来控制分频因子，但是出于可测试性目的，允许所选分频的超控(override)。

高频环分频器19提供PLL基准输出的反馈基准。环分频器19具有可调节分频因子N，其可将VCO频率除以例如20/25/30/40或50。特定实施例的实际分频因子视应用而定且通常是工程选择。图1B所示实施例中的环分频器19用具有允许较快操作的预定标级(prescaler stage)25的电路通过将高频常数除以28(N*P＝7*4)来实现。将认识到预定标级将导致丢失分频比。但是，在两个级中实现环分频器19有利地允许在两个级之间输出“额定PCLK”。对于“额定pclk”，在一实施例中，优选实现多重比以支持工作模式的最大数量。

PFD 11将输入频率分频器18的输出用作基准频率以检测与由环分频器19生成的PLL 10的反馈基准的相位或频率偏移。电荷泵12负责产生或吸收直接依赖于PFD 11的输出的恒流。低通滤波器13集成该恒流以生成经过滤的成比例电压输出，后者又施加到VCO 14。将VCO 14的输出施加到环分频器19，如上所述，环分频器19的输出被施加到PFD 11以及锁定检测器21。除以最大输入分频比(或因子)的分频器19的值提供PLL 10的倍增因子。因为输入基准频率的范围可从22.5MHz到148.5MHz，在一实施例中，主PLL功能是由倍增因子7来锁定的频率。

图2示出锁定检测器19的状态图。锁定检测器19决定PLL何时锁定到基准频率。该检测器是完全数字化的且其拥有两个计数器，Ns时钟计数器(Nsclkcounter)和Np时钟计数器(Npclkcounter)，其如图2所示地工作。第一计数器将由VCO频率来锁定且对基准时钟(输入分频器的输出)和反馈时钟沿(由环分频器的输出生成)之间的距离进行计数。第二计数器用第一计数器的结果和给定阈值(Thres 1)的比较结果来计数。如果在第二计数器达到阈值2(Thres 2)前第一计数器超过阈值1，将重置第二计数器。如果第二计数器达到Thres 2，我们宣称PLL从其到达Thres 2的时刻已被锁定，延迟小于Thres 1。这些阈值是完全可编程的，且提供各种电路实现和实施例的额外灵活性。

获得锁定情形后，我们对图2右侧所示的解锁情形应用相同原理。虽然第二计数器现在将具有阈值3(Thres 3)，其将大不如Thres 2，因为在宣称已发生PLL解除之前等待大量CLK周期是不期望的。举例而言，虽然锁定可需要例如64个时钟周期或更长，解除锁定情形优选可在两个或三个时钟周期内发生。对于该块的阈值而言；不需要固定thres 1、thres 2和thres 3，且可使用测试模式寄存器在外部调节(参见图1B)。在一个实施例中，第一计数器和第二计数器分别具有5位和8位长度。如本文所使用，短语“解锁情形”意味着基准时钟与反馈时钟在所选时间量内是异相的，如可在重置或以其它方式改变输入时钟频率的期间发生。

FSM 17通过使用由模拟比较器(CMPL 15和CMPH 16)、数字锁定检测器21和监视计数器20提供的信息来确定PLL工作范围，在一实施例中，监视计数器20包括14位计数器，其定义为了允许环在采取任何决定前得以稳定，FSM将等待的反馈循环数量。作为示例方式，在一实施例中监视计数器20的默认值是512。注意，在优选实施例中计数器是低电平有效。

现参考图3A和3B。在重置或启动情形下(参见图3A或图3B中的状态12)，PLL以输入时钟除以一以及清除计数器值设为零来开始。取决于配置来决定FSM 17的第一状态，即输入时钟是否应除以8、4或2。在具有多个输入情形的一些应用中，PLL可在任何上述状态下开始。在只有一个输入情形的其它实施例中，输入时钟分频器以其最大分频值开始。对于多个输入情形而言，这避免了由无效的比来分频。

然后FSM 17等待监视计时器20对定义的阈值作出反应，阈值不是固定的，且优选为是外部定义的。监视计时器20确保FSM 17将允许PLL环对第一状态作出反应的充足的时间。注意，监视计数器必须精确定义或设置成保证环将在期望PLL 10稳定且可采取决定时稳定。如果达到监视计数器阈值，且如果未锁定PLL 10，如锁定检测器21所指示，或者如果模拟比较器15和16的状态不在预期的分别的范围内，FSM 17将如下所指示地相应地作出反应：

-如果监视计数器完成，如果CMPL＝0，则所需VCO频率太低，输入时钟太低，则FSM减小输入分频比以增大频率并重新开始监视计数；

-如果监视计数器完成，如果CMPH＝1，则频率太高且FSM从第一状态开始，有可能输入时钟在无效范围中；

-如果监视计数器完成，如果CMPL＝1，CMPH＝0，且锁定检测器＝0，则PLL仍未被锁定，且FSM重新开始同一过程，因为期望PLL稳定时PLL并不稳定；

-如果监视计数器完成，且如果模拟比较器指示已达到稳定区域，且锁定检测器指示PLL被锁定，则FSM指示已实现自动限界锁定；以及

-对于任何其它输入组合，FSM在同一状态中保持不改变。

在FSM自动限界锁定情形下，如果输入改变成1110之外的任何值(监视计数器b_ok(watchdog countb_ok)、锁定pll_ok(lockpll_ok)、CMPL_ok、CMPH_ok)，PLL重新开始锁定过程。在替代实施例中，状态15和状态2之间、状态14和状态1之间、状态13和状态0、以及状态12和状态0之间的路径被移除。可作出该动作以便保证在丢失或改变输入时钟频率的情况下PLL完全恢复。

对4、2和1的分频比应用相同的所描述行为，直到FSM用正确分频比达到锁定为止。CMPH等于1的任何时候，FSM返回到开始状态(取决于配置)并重新开始该过程。如果在经历所有状态后，FSM不指示锁定情形，根据规范该输入范围(或输入时钟)是无效的且重新启动锁定算法直到遇到有效情形。

类似地，如图3B所说明的算法中所指示，与图3A所示算法相比时，状态15和状态1、状态13和状态0、以及状态12和状态0之间的路径被移除。同样，作出该动作是为了保证在丢失或改变输入时钟频率的情况下PLL完全恢复。因此要理解图3B所示算法对应于覆盖较小范围的输入频率和过采样因子的FSM。然后图3A和3B重新开始以上的自动限界顺序。

本发明允许监视计数器阈值的外部定义。如图1B所示，本发明还允许FSM的完全旁路以确保对输入分频器的分频比的手动控制。

阈值CMPH和CMPL比较经过滤的成比例电压和内部生成的基准电压，所说基准电压代表基于VCO过程的度量，并且为选定过程保证由PLL输入范围和过采样步骤数量来指示的最小VCO工作范围。优选地，将期望输出频率仍维持在等于过采样量的因子时，VCO范围被最小化。这对宽范围处理参数提供稳定的工作情形以及较容易的设计。

在一个实施例中，为65nm LP CMOS技术设计PLL。其使用由在450到850MHz之间振荡的四单元差分环振荡器制作的VCO，其中一个单元包括一个小延迟缓冲器。以该方式，振荡周期将等于各缓冲器延迟的四倍。作为示例，自动限界算法使PLL锁定在25MHz到340MHz范围中的基准频率。来自VCO的输出频率被反馈回来，并通过没有死区的三态相位频率检波器(PFD)和经分频的输入基准频率相比较。数字PFD对电荷泵下命令，电荷泵又将电荷传递到环滤波器或从环滤波器吸取电荷。

集成的环滤波器是具有原点处的极和用于稳定锁相环的极-零补偿的二阶低通滤波器。差分VCO体系结构和低通滤波器的大环带宽一起确保内部PLL相位噪声小。

锁定检测器和特定测试特征使得在复杂电路中集成PLL变得容易。锁定检测器优选配置有用于设置阈值的初始默认值。作为示例，在一实施例中，thres 1是具有默认值8的，通常足够指示允许的最大PLL相位跟踪误差的6位值，thres 2是具有初始值64的，指示用于确认锁定的Fbk循环的所需数量的8位值，而thres 3是具有默认值4的，指示用于确认锁定解除情形的Fbk循环的最大数量的4位值。在其它实施例中，各种阈值将具有与针对各应用要求优化的说明性实施例的以上指示不同的位长和初始值。

图4示出随时间的响应于输入时钟信号改变的PLL输出。监视计时器配置成给予足够的时间以便PLL锁定到新频率。如果数字锁定检测器检测到其输入的基准时钟和反馈时钟之间存在大的不同，其指示未锁定情形，这使得FSM重新开始锁定检测过程并重新启动监视计数器。作为示例方式，如果频率范围是100MHz，在该实例中，监视计时器优选为是10μs的周期的整数倍。

图5示出所有处理和电压范围上的VCO输出。对于现有技术中的VCO而言，针对各电压频率组合，要求校准以补偿过程变化，以便在所有范围中VCO呈线性，从而能够产生在所有工艺限制(corner process)中稳定的PLL。但是，该处理复杂且价格昂贵。通过采用算法在VCO间工作区域中选择VCO的线性部分，本发明实施例避免校准的需要，从而以该方式避免下部非线性效果(lower nonlinear effect)。

有利地，本发明实施例自动地选择各处理曲线的线性部分，如图6所示。第一基准电压CMPL表示对于选定的过程、输入时钟信号和工作电压而言，VCO线性工作区域的下限。第二基准电压CMPH代表VCO线性工作区域的上限。将观察到基于工艺限制(电流、电压、寄存器变化等)的线性工作范围导致具有恒定斜率和受控增益的输出。

图2示出某些所选频率的代表性工作模式和预期自动限界行为。

表2

附加地，PLL还支持再配置性以实现如表3所示的各种标准。为了能够实现这种支持，在环中加入由VCO偏置再配置性所示的灵活性(参见图1B中的测试<2>针脚)。

表3

有利地，变化电荷泵12的输入电流提供允许实现多种应用的环补偿。电荷泵输入电流编程可位于电荷泵12上或位于电荷泵的偏置发生器(未示出)上。参考图1B，以示例方式在表4中示出针对环补偿的电荷泵输入电流变化。

CPi偏置	注释
		20μA	LVDS_div28(默认)
22.5μA	SATA_div30
		15μA	USB_div20/HDMI_div20/SATA_div75
17.5μA	SATA_div25/DigRF_div24
		10μA	DigRF_div65
12.5μA	SATA_div75/DigRF_div65
		7.5μA	USB_div40
35μA	DigRF_div48

表4

以上方法和系统实施例可由引导计算机系统执行方法的动作和系统的功能的计算机程序制品来实现。各个这种计算机程序制品可包括引导计算机系统的处理器执行对应动作(包括创建各种数据结构和/或自写代码)的实现在计算机可读介质上的一组指令。图7示出是可容纳本发明实施例的计算机系统100的简化框图。图7仅作为实例示出包含本发明的实施例且不限制如权利要求所述的本发明的范围。本领域普通技术人员将认识到其他变化、修改和选择。在一个实施例中，计算机系统1000典型地包括监视器1010、计算机1020、用户输出设备1030、用户输入设备1040、通信接口1050等。

如图7所示，计算机1020可包括与多个外围设备经由总线系统1090通信的一个或多个处理器。这些外围设备可包括用户输出设备1030、用户输入设备1040、通信接口1050、以及如随机存取存储器(RAM)1070和磁盘驱动器1080的存储子系统。

用户输入设备1040包括用于向计算机系统1020输入信息的所有可能类型的设备和机制。这些可包括键盘、键区、集成到显示器中的触摸屏、以及其它类型的输入设备。在不同实施例中，用户输入设备1040通常实现为计算机鼠标、跟踪球、跟踪垫、操纵杆、无线遥控、绘画写字板等。用户输入设备1040通常允许用户通过诸如点击按钮等的命令来选择出现在监视器1010上的对象、图表、文字等。

用户输出设备1030包括用于从计算机系统1020输出信息的所有可能类型的设备和机制。这些可包括显示器(例如，监视器1010)、如音频输出设备的非可视显示等。

通信接口1050提供对其它通信网络和设备的接口。通信接口1050可用作从其它系统接收数据和向其它系统传输数据的接口。通信接口1050的实施例通常包括以太网卡、调制解调器(电话、卫星、电缆、ISDN)、(非同步)数字用户线路(DSL)单元、火线接口、USB接口等。例如，通信接口1050可耦合到计算机网络或火线总线等。在其它实施例中，可物理地在计算机1020的母板上集成通信接口1050，且可以是如软DSL等的软件程序。

在各种实施例中，计算机系统1000还可包括允许如HTTP、TCP/IP、RTP/RTSP协议等的网络上的通信的软件。在本发明的替代实施例中，可使用例如IPX、UDP等的其它通信软件和传输协议。

在某些实施例中，计算机1020包括作为(多个)处理器1060的来自Intel的一个或多个Xeon微处理器。此外，在一个实施例中，计算机1020包括如Linux的基于UNIX的操作系统。

RAM 1070和磁盘驱动器1080是配置成存储诸如本发明的计算机程序制品实施例的数据的有形计算机可读介质的示例，数据包括可执行计算机代码、人类可读代码等。其它类型的有形计算机可读介质包括软盘，可移除硬盘，如CD-ROM、DVD以及条形码的光学存储介质，如闪存、只读存储器(ROM)的半导体存储器，电池备用易失性存储器、网络化存储装置等。RAM 1070和磁盘驱动器1080可配置成存储提供本发明的各种功能的基本编程和数据结构。

提供本发明的功能的软件代码模块和指令可存储在RAM 1070和磁盘驱动器1080中。可由(多个)处理器1060来执行这些软件模块和指令。RAM 1070和磁盘驱动器1080还可提供用于存储根据本发明使用的数据的存储库。

RAM 1070和磁盘驱动器1080可包括数个存储器，存储器包含用于存储程序执行期间的指令和数据的主随机存取存储器(RAM)以及在其中存储固定指令的只读存储器(ROM)。RAM 1070和磁盘驱动器1080可包括提供程序和数据文件的永久(非易失性)存储的文件存储子系统。RAM 1070和磁盘驱动器1080还可包括如可移除闪存的可移除存储系统。

总线子系统1090提供用于使计算机系统1020的各种组件及子系统彼此自如通信的机制。尽管总线子系统1090被图示为单根总线，但是总线子系统的替换实施例可利用多根总线。

图7是能够实现本发明的计算机系统的代表图。许多其它硬件和软件配置适合于在本发明中使用对于本领域普通技术人员而言将是显而易见的。例如，计算机可以是桌面、便携式、支架、或写字板配置。另外，计算机可以是一系列网络化的计算机。此外，构想了如来自Intel公司的Pentium^TM或Itanium^TM，来自Advanced Micro Devices有限公司的Opteron^TM或AthlonXP^TM微处理器等的其它微处理器的使用。此外，构想了如来自微软公司的Windows

、WindowsXP

、WindowsNT

等、来自Sun Microsystems公司的Solaris、LINUX、UNIX，等的其它类型的操作系统。在又一实施例中，上述技术可在具有诸如可从MIPS Technologies公司获得的嵌入式微处理器的芯片或辅助处理板上实现。

因此，说明书和附图应当以说明性而非限制性的意义来对待。很明显，可作出各种修改和改变而不背离如权利要求所述的本发明的更宽泛的精神和范围。此外，本发明的技术、方法、计算机程序制品以及系统适合于与宽范围的用于检查、验证、编辑、修正、以及固定电路布局的EDA工具和方法学一起使用。因此，本发明的范围不应该参照以上描述确定，相反应该参照所附权利要求书及其全部范围或等效方案来确定。

Claims (13)

1.一种锁相环电路，包括：

模拟部分，其适配成生成响应于宽范围输入频率的压控振荡器的输出；以及

数字部分，其适配成选择性地过采样或不过采样所述压控振荡器频率以使得所述压控振荡器对多个输入频率维持在其线性工作区域中。

2.如权利要求1所述的锁相环电路，其特征在于，所述数字部分选择性地定标基准时钟以自动地将所述压控振荡器维持在其线性工作区域中。

3.如权利要求2所述的锁相环电路，其特征在于，所述模拟部分包括：

具有耦合到所述数字部分的输入的相位频率检波器(PFD)；

其输入耦合到所述PFD输出的电荷泵；

其输入耦合到所述电荷泵输出，且其输出耦合到所述压控振荡器及成对阈值比较器的低通滤波器。

4.如权利要求3所述的锁相环电路，其特征在于，所述成对比较器包括第一比较器和第二比较器，所述第一比较器向自动限界有限状态机指示较低频率工作状态且所述第二比较器向所述自动限界有限状态机表示较高频率工作状态。

5.如权利要求4所述的锁相环电路，其特征在于，所述第一比较器向所述有限状态机指示VCO控制电压(cntp)是否在其线性工作区域中。

6.如权利要求4所述的锁相环电路，其特征在于，所述第二比较器向所述有限状态机指示VCO控制电压(cntp)是否在其线性工作区域中。

7.如权利要求4所述的锁相环电路，其特征在于，所述第一和第二比较器跟踪所述压控振荡器的处理参数以便有效地产生对应于所有工艺限制上的所需范围的电压。

8.一种PLL电路的操作方法，包括：

接收遵循选定规范的第一时钟信号；以及

响应于成对模拟比较器、全编程数字锁定检测器以及监视计时器的输出操作有限状态机以便选择性地改变时钟分频器以将VCO维持在稳定工作区域中。

9.如权利要求8所述的方法，其特征在于，所述时钟分频器是输入时钟分频器。

10.如权利要求8所述的方法，其特征在于，所述时钟分频器是环时钟分频器。

11.如权利要求8所述的方法，其特征在于，所述监视计时器确定是否VCO已适时实现所期望的频率。

12.如权利要求8所述的方法，其特征在于，锁定检测器指示所述VCO是否被锁定。

13.如权利要求12所述的方法，其特征在于，如果所述VCO未基于监视器、锁定检测器以及比较器状况适时锁定，FSM重新开始自动限界算法。

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