CN104426537A - 用于评估控制环中的系统的性能的装置和方法 - Google Patents

用于评估控制环中的系统的性能的装置和方法 Download PDF

Info

Publication number
CN104426537A
CN104426537A CN201410453627.2A CN201410453627A CN104426537A CN 104426537 A CN104426537 A CN 104426537A CN 201410453627 A CN201410453627 A CN 201410453627A CN 104426537 A CN104426537 A CN 104426537A
Authority
CN
China
Prior art keywords
counter
value
circuit
phase
locked loop
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410453627.2A
Other languages
English (en)
Other versions
CN104426537B (zh
Inventor
M·K·卡恩
K·J·默尔瓦那
M·J·荻尼
N·K·可尔尼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Analog Devices Global ULC
Analog Devices International ULC
Original Assignee
Analog Devices Technology
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Analog Devices Technology filed Critical Analog Devices Technology
Publication of CN104426537A publication Critical patent/CN104426537A/zh
Application granted granted Critical
Publication of CN104426537B publication Critical patent/CN104426537B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R23/00—Arrangements for measuring frequencies; Arrangements for analysing frequency spectra
    • G01R23/02—Arrangements for measuring frequency, e.g. pulse repetition rate; Arrangements for measuring period of current or voltage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
    • H03L7/193—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number the frequency divider/counter comprising a commutable pre-divider, e.g. a two modulus divider
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
    • H03L7/1976—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

本发明涉及用于评估控制环中的系统的性能的装置和方法。一种监控电路，用于监控其中具有分频器的锁相环的性能，所述分频器包括至少第一计数器，所述监控电路包括：至少一个存储元件，其在锁相环工作时自系统事件起的预定时间之后捕获第一计数器的值；可变性计算器，其用于将计数器的值与所述计数器的前一值进行比较以计算变差；以及电路，其响应于变差的估计，用于输出状态信号。

Description

用于评估控制环中的系统的性能的装置和方法
技术领域
公开了用于监控诸如锁相环内的频率发生器的系统的性能的方法和装置。
背景技术
已知的是，通过将电压受控振荡器(VCO)作为锁相环(PLL)的部分工作，高频信号能够形成为参考时钟的频率倍增形式。需要知道，锁相环是否已经达到锁定状态，和/或环内部件的工作条件是否使得锁相环的控制函数能够维持锁定状态。
发明内容
本公开涉及用于监控计数器的状态以及通过观测计数器值的变化来判定控制环是否表现适当的方法和装置。
本文公开的是监控电路，所述监控电路用于监控其中具有分频器的锁相环的性能，所述分频器包括第一计数器，所述监控电路包括：至少一个存储元件，其在锁相环的工作中自系统事件起的预定时间之后捕获第一计数器的值；可变性计算器，其用于将计数器的值与所述计数器的前一值进行比较以计算变差；以及电路，其响应于变差的估计，用于输出状态信号。
可以在周期性的基础上观测计数器，或者可以在系统事件之后的固定时间间隔内观测计数器，诸如系统时钟的预定特征(例如，系统时钟的上升沿或下降沿)或者在计数器调整或复位到用于控制循环的初始值之后的预定时间。预定特征可视为“触发事件”，因为其标志着固定的或者预定的时间间隔的开始。
计数器可设置为锁相环的部分。然而，计数器可以设置为其它适合的闭环控制系统的部分，诸如时钟电路和/或延迟锁定环。
在一个实施方案中，提供了用于监控其中具有分频器的锁相环的性能的监控电路。所述分频器可以是整数分频器或者其可以是分数分频器。整数分频器具有第一计数器，而分数分频器包括至少第一和第二计数器。第一和第二计数器通常称为脉冲(P)计数器和跳过(S)计数器或称为程序(P)计数器和吞脉冲(S)计数器，并且监控电路有益地布置成监控P计数器的值。监控电路包括：至少一个存储元件，用于在锁相环工作中自系统事件起的预定时间之后捕获第一计数器的值；可变性计算器，其用于将第一计数器的值与计数器的前一值进行比较以计算变差；以及电路，其响应于变差的估计，用于输出状态信号。
在第二实施方案中，提供用于监控系统的电路，其中系统内的计数器对系统的参数进行计数，所述计数器响应于系统事件而周期性地复位，并且其中，自系统事件起的预定时间之后通过计数器计数的值的变差指示系统内的可变性，所述电路包括：存储元件，其用于存储计数器的至少一个值；可变性计算电路，其用于将计数器的值与计数器的前一值进行比较以通过计数器计数的值来检测变差；以及输出电路，其响应于可变性计算电路，用于输出指示系统状态的信号。
在另一实施方案中，提供了用于监控锁相环(PLL)的性能的方法，其中锁相环包括设置为分频器的部分的至少第一计数器，所述方法包括：自触发事件起的预定时间之后重复地获得第一计数器的值；检测计数器的值的变差；以及基于变差分析来指示PLL的状态。
本文中所描述的装置可以包括用于使计数器的采样与另一信号同步的同步电路。在具有预定标器的锁相环的实施方案中(当其可为单模态预定标器，或者其可以具有多个分模态或比率)，预定标器的输出可用作使计数器值的采样同步的信号。同步电路可以位于电路的模拟部分(例如，PLL)和数字实现的监控电路之间的边界处。
附图说明
现在将参照附图通过示例性的和非限制性的实施例的方式来描述实施方案，在附图中：
图1是现有技术的锁相环的示意图；
图2是作为锁相环的部分的分数N分频器的示意图的示意图，显示出与监控电路的连接；
图3是第一监控电路的电路图；
图4是第二监控电路的电路图；
图5是第三监控电路的电路图；
图6a至6f是示出图5的电路内的各信号的演进的时序图；以及
图7示出了能够用于使系统时钟的上升沿和下降沿进行时移的同步电路。
具体实施方式
已知的是振荡器能够用于利用锁相环来形成参考频率的倍数。锁相环体系结构的实施例显示于图1中。
在如图1所示的构造中，锁相环10包括相频检测器12，其具有第一输入14，第一输入14接收来自参考时钟16的参考频率Fref。相频检测器12具有第二输入18，其用于接收用于与参考频率Fref进行比较的信号。相频检测器12的输出，或者如图所示的输出20a和20b，提供给电荷泵22，以使电荷泵22从设置为低通滤波器24的部分的电容器添加或去除电荷。低通滤波器24的输出与电压受控振荡器28的频率控制输入26连接，电压受控振荡器28的输出与锁相环10的输出节点32连接，还与分频器36的输入34连接。分频器36的输出38与相频检测器12的第二输入18连接。
在使用时，分频器36将电压受控振荡器28的输出频率进行下分频，通过相频检测器将下分频的频率与参考频率进行比较，并且比较结果用来控制电荷泵22适当地从设置为低通滤波器24的部分的电容器注入或去除电荷。经滤波的电压随后提供给电压受控振荡器28的频率控制输入。
结果，反馈环形成为使得
F out N = F ref
其中：Fout是电压受控振荡器28的输出频率，N是分频器的分频比。
该布置在输出节点32处提供了固定频率输出。然而，这对于多个紧密间隔的信道频率需要以良好精度同步的通信或其他系统来可能不利。利用可编程整数分频比在这种系统中不会产生信道间隔方面的期望的性能并且还会产生涉及分频器速度和复杂度的问题。
通常使用的PLL拓扑结构是分数N同步器，其允许去除脉冲(也称为“吞脉冲”)从而同步非整数比。该技术的最现代化的实现是基于在两个分频比之间的变换或抖动。
因此，如果分频器具有N(其中N是整数)和N+1的分频比，并且其能够在这些之间自由地切换而使得计数器对于A振荡器循环以N分频且对于B振荡器循环以N+1分频，则平均分频比为：
N average = AN + B ( N + 1 ) A + B
该分频器称为分数分频器。随着PLL工作的频率增加，在计数器之前加上预定标器，但是计数器与预定标器之间的差别在更加现代化的设备中变得差别不大，使得当前的技术在计数器之前加有具有N和N+1分频比的双模数预定标器。
在重复的和非变换的基础上按N和N+1分频引入了分频比的周期性变化，其将本身显示为位于合成的中心频率任一边的边带中的频率尖峰。这是不期望的，因此分数N合成器的大多数实现抖动分频模数。西格玛-德尔塔能够用于对带外调制噪声进行整形。
图2示出了PLL环，其中参照图1描述的部件由与图1中所使用的附图标记相同的附图标记标识。
电压受控振荡器28的输出提供给双模数预定标器50，其可工作以根据在预定标器50的分频比输入52处接收到的控制信号按N或N+1对振荡器频率进行分频。来自预定标器50的预定标输出提供给分数分频器55的输入。
分数分频器55具有配置为实现吞脉冲的两个单独的计数器60和62。
按惯常做法，双模数计数器中的计数器，诸如分数分频器55，通常称为“S”计数器和“P”计数器。这些分别代表“吞脉冲”计数器和“程序”计数器。在其他术语中，这些称为A和B计数器。
在使用时，计数器60和62设定成相应的值S和P，P>S。这在每个工作循环开始时会发生。在工作循环开始时，预定标器50被控制而按第一分频比进行分频，第一分频比典型地为N+1。S计数器62尚未对已经被指示计数的S计数“点数”，并且P计数器60和S计数器62中的每一个分别在电压受控振荡器28的每个(N+1)振荡器输出循环之后增量或减量(取决于设计者如何选择实现计数器)。
因此，在S(N+1此)振荡器循环之后，S计数器62达到了其计数的末尾。
一旦S计数器62达到其计数的末尾，则由S计数器62提供给预定标器50的输出64改变值，然后，预定标器50切换到不同的分频比，例如，按N分频。
P计数器60对(P-S)次预定标器输出循环进行计数。因此，其对另外的(P-S)N次振荡器输出循环进行点数。
因此，在双模数预定标器50的一个工作循环中数完的振荡器循环的总数为
M＝S(N+1)+(P-S)N
＝PN+S
控制器70能够从一个循环到另一个循环改变P计数器60和S计数器62的值，控制器70提供西格玛-德尔塔调制以提供噪声整形。该技术对于本领域技术人员是已知的。
还观察到，对于已经实现频率锁定的PLL 10，如果从一个计数器循环的起始处开始，计数器用于对来自参考时钟16或者来自另一定时系统的脉冲进行点数，然后，在预定脉冲数或时间之后，如果PLL 10被锁定，每当进行该“锁定测试”时，程序计数器60中应当总是具有相同的值。该行为能够用于将PLL系统的状态指示器公式化，而使得：
1.如果程序计数器60的输出在连续锁定测试计数内变化小于阈值，则PLL 10进行频率锁定。
2.如果程序计数器的输出在连续锁定测试计数内变化大于阈值，则PLL 10未进行频率锁定。
该观测能够用于为PLL 10提供状态指示器。
如图所示，P计数器60的值可以提供给监控电路72的输入71，监控电路72在输出74处提供状态信号以指示PLL 10是否锁定或者未锁定。
PLL 10会由于多种原因而摆脱频率锁定。一个原因在于，控制器70已经指示频率变化，因此，P值和S值可能显著地变化。PLL 10的闭环具有由低通滤波器24确定的建立时间，与电荷泵22注入的电荷量以及VCO28的响应特性相结合，因此，PLL 10将变得不锁定，直到控制环稳定。
然而，其他原因可能导致PLL 10解锁。因此，例如，电源电压可能已经降落到可接受工作范围之外，电源上的噪声可能已经扰动了VCO 28，或者PLL 10的温度可能不恰当地工作，从而导致PLL 10以非期望方式表现。
P计数器60的表现能够以多种方式来观测。例如，在一个实施方案中，在测试计数或测试时间的末尾可以将P计数器60的值与P计数器60的前一值进行比较。前一值可以是通过紧前测试计数或时间所确定的值，但是如果提供了更多的保存计数器值的存储器，则无需这样。测试计数或时间可以从时钟运行，使得其小于参考时钟的一个循环，或者其可以超过参考时钟16的一个循环。
在图3中示出了用于观测P计数器60的监控电路。图3的监控电路是图2的监控电路72的实施例。图3的监控电路能够可替代地与图1的PLL 10相结合而实现。监控电路包括用于P计数器输出字的R位中的每一个的第一锁存器801至80R，其在数据输入82处接收来自程序计数器60的第一位至第R位中的相应一个并且响应于提供给第一锁存器801至80R的“时钟”输入84的锁存信号而将相应的位锁存。锁存器一起起作用以形成存储元件。锁存信号由测试计数器90来提供，测试计数器90在接收到控制器(未示出)发出的开始命令之后对系统时钟或参考频率Fref循环进行计数。测试计数器90对可编程的周期进行倒数，如下文结合图5将要描述的。
第一锁存器801至80R的输出Q传递到第二锁存器1001至100R。每个第一锁存器的Q输出86与对应的第二锁存器100的数据输入D连接。为P计数器60输出字的每位提供相应的锁存器801至80R以及1001至100R。多位比较器110能够比较第二锁存器1001至100R的输出。因此，第一锁存器801至80R的Q输出86可以提供给比较器110的第一多位输入，并且对应的第二锁存器1001至110R的Q输出106可以提供给比较器110的第二输入。比较器110可以对于每位实现为XOR门，使得其在位不同时确定为“1”，而在位相同时确定为“0”。比较器110中对于每位的比较的输出可以一起进行或(OR)运算，从而指示一个程序计数器60的值是否不同意前一个值。因此，图3的监控电路充当可变性计算器，其查找P计数器的连续值的变化。可变性计算器从一个循环到后续循环形成P计数器值的变差的估计。
当PLL 10工作以进行整数分频时，诸如图10的PLL 10，图3的布置特别适用。
图4示出了一种监控电路，其类似于图3的监控电路并且还充当可变性计算器，但是比较器110已经由差形成电路替代，诸如具有求和输入和减法输入的求和器120。该监控电路能够形成程序计数器60的一个值与后一值之间的差。监控电路能够用于对在整数分频模式下工作的PLL 10(诸如图1的PLL 10)或者在分数分频模式下工作的PLL 10(诸如图2的PLL)在多个测试循环上检查程序计数器60。图4的监控电路是图2的监控电路72的实施例。求和器120的输出可以提供给积分器130，积分器130布置成对求和器120的输出求积分。在数字实现中，积分器130可以设置为累积器电路，其被测试计数器90周期性地复位，然后，将求和器120的输出值与在前一更新循环中累积器已经计数过的值相加。
如果积分器130用于在相对少的锁定测试循环上积分或者如果设计者决定采取措施来停止计数器超过“溢流”值进行计数，则积分器130可以形成为相对小的计数器。
图3的比较器110或者图4的积分器130的输出可用于提供状态信号。
然而，如果使用较小的计数器，则观测周期可以延长超过最大测量时间，例如因为在该方法中测量时间短于PLL 10的反馈环的建立时间。
在这种情形下，图4的监控电路能够扩展以对多个锁定测试循环的结果进行累计。
图5示出了在参照图3和图4描述的监控电路上构建的监控电路。因此，如参照图4所描述的，分数分频器55的程序计数器60的输出提供给第一锁存器80，从而与一个或多个PLL锁定循环的开始相比将计数器值锁存在预定采样时间。进行连续的测量，并且来自第一锁存器80的锁存值传递给第二锁存器100，并且当前值与在前的程序计数器60的值之间的差由求和器120生成(但是求和器120称为“求和器”，是因为其将第一值与负的第二值相加，即该电路还可称为差形成电路或减法器)。求和器120的输出，表示当前计数器60测量与在前的P计数器60测量之间的差值，被提供给积分器130，在图5中积分器130显示为通过另一求和器132和锁存器134形成，使得求和器132能够形成锁存器134的当前输出值之和并且将其与求和器120的输出求和，并且锁存器134能够保存得到的和。积分器130的输出表示在J个时钟循环的可编程累积窗内连续测量循环之间的差值的积分，使得累积窗具有持续时间T1＝J×T，其中T是参考时钟的时钟周期。通过计数器和比较电路150来确定累积窗的长度。计数器和比较电路150包括求和器152，其布置成在求和器的一个输入处接收多位锁存器154的输出，并且在求和器152的另一输入处接收表示单位的值。因此，求和器152开始形成代表锁存器154中所保存的值的增量的值。该增量值通过多路复用器156提供给锁存器154。多路复用器156能够被控制以将求和器152的输出传递到锁存器154，从而使计数器和比较电路150计数，或者将零提供给锁存器154，从而将计数和比较电路150复位。锁存器154中所保存的数字值也提供给比较器160，比较器160将当前计数器值与代表累积循环长度的输入字进行比较。输入字能够经由多路复用器164提供以使两位控制字能够在四个预定累积窗长度中的任一个之间进行选择。
在测试电路中，累积窗长度基本是经过二进制加权。第一累积窗长度近似为155纳秒。下一累积窗长度近似为308纳秒。第三累积窗长度近似为616纳秒，并且第四累积窗长度近似为1230纳秒。这些时间仅通过实施例给出，并且系统设计者自由选择他们所期望的任意时间、他们认为适当的任意数量的预定时间、或者能够通过将累积窗长度值加载到与比较器160的输入之一连接的寄存器中来自由地确定累积窗时间。期望计数器在累积窗内更新J次。在每个累积窗结束时，比较器160确定使得累积值传递到下一级的信号。这能够通过对后续的积分器180定时钟来进行，如图5所示。后续的积分器180包括在与锁存器182相关联的反馈环内的求和器184。因此，其工作与积分器130基本相同。
积分器180在多个观测窗(即，K个窗)内进行积分，如包括锁存器202和求和器204的计数器电路200所进行的计数，求和器204的工作方式类似于参照计数器和比较电路140所描述的工作方式。因此，在时间段T2＝J×K×T内进行锁定测试。锁存器202的输出提供给比较器206，比较器206接收表示要观测的累积窗的数量的预定数量。因此，计数器200可寻求在通过模数形成电路222将求和器182的输出传递到比较器220之前观测合计达到2.47微秒、4.92微秒、9.84微秒和19.68微秒的有价值数据的2、4、8或16个累积窗，当然其他累积周期是可能的。在观测窗时间结束时，通过诸如复位销的适当机构将锁存器182复位，或者提供附加的电路系统以将其加载到复位值。比较器220比较连续的程序计数器60值之间的累积差，并且将该累积差与阈值进行比较。在图5所示的实施例中，阈值是y，在该实施例中，y＝1，但是可以使用其他值，并且其他值可以是可编程的。比较结果传递给输出224，在该实施例中，输出224输出数字“1”以表明PLL 10被锁定且良好，或者输出“0”以表明PLL未被锁定。该信号是状态信号。因此，相同的电路能够给出PLL 10被锁定或者PLL 10未被锁定的明确指示。图5的监控电路是图2的监控电路72的实施例，并且图5的输出224能够对应于图2的输出74。
图6a至6f是更详细地示出图5所示的电路的工作的时序图。
图6a示出了用于图5的监控电路的定时控制的时钟信号。在监控电路的一个实施例中，时钟具有大约52 MHz的频率，使得计数8个时钟将给出大约155纳秒的定时窗，16个时钟循环将给出208纳秒的定时窗，等等。因此，计数器和比较电路150的计数器的值如图6b所示示意性地增加，直至其达到提供给比较器160的值时为止。当比较器160的输出变得确定时，其使得多路复用器156选择“0”作为锁存器154的下一输入，使得计数器和比较电路150中的计数器变得复位，如图6b所示。因此，能够对周期T1＝J×T点数。
在计数器和比较电路150的计数器所点数的每个时间段结束时，P计数器60从计数器值的一个采样瞬时到下一采样瞬时的以及通过锁存器134和求和器132累积的积分值被定时输入到锁存器182中，如图6c所示。
图6d示出了观测窗计数器200的值，观测窗计数器200对计数器和比较电路150已经完累积和转储循环的次数进行计数，从而对观测窗时间T2＝J×K×T进行计数。
图6e示出了模数形成电路222中的值，并且图6F示出了电路的输出。
图6a至6f对应于PLL未锁定而开始，然后锁定，从而比较器22的输出从“0”变换成“1”。如果需要，利用选通比较器220和通过计数器/定时器电路(未显示)延迟到选通比较器220的时钟确定，可以延迟状态信号的确定，在该实施例中状态信号是锁定检测信号。
还可以使用在检查从一个循环到下一循环P计数器值的差数之前对时钟脉冲数进行灵活计数的其他电路。
可能需要将捕获P计数器值与捕获预定标器输出同步。用于实现这点的同步电路显示在图7中。同步电路包括多位寄存器260，在该实施例中，该多位寄存器260实现为D型寄存器。P计数器60的多位输出提供给寄存器260的多位数据输入。在时钟输入263处接收到上升沿时通过寄存器260对在数据输入262处的数据锁存并且提供给多位“Q”输出264。
能够通过参考时钟直接提供时钟输入263的上升沿。可替代地，利用如图7所示的另一锁存器270，参考时钟的高状态与低状态之间的变换能够与预定标器输出的诸如上升沿的变换同步。锁存器270是D型锁存器。参考时钟提供给锁存器的D(数据)输入272，并且预定标器50(图2)的输出作为输入提供给时钟输入274。锁存器270的Q输出276提供给锁存器263的时钟输入。且预定标器输出处于比参考时钟高的频率(按因子P)，因此，寄存器270的作用是在其输出276处呈现具有参考时钟16(图2)的频率的同步信号，但是同步信号的上升沿和下降沿与预定标器输出的上升沿在时间上对准。
该方法使能在预定标器50的输出频率处实现定时，同时仍允许锁定检查电路在与系统时钟相关联的更低的频率下工作。
使用预定标器输出来调节同步信号、边缘的定时，意味着，在系统建立的同时，预定标器输出也正在建立。这意味着，在未建立状态下，评估锁定条件的计数周期也略微地变化，这能够提高系统检测PLL的未锁定条件的灵敏度。
本文所描述的电路允许两个积分器电路130和180与两个计数器电路(计数器和比较电路150和200)联合起作用以允许在宽的时间范围内监控PLL性能。通过两个计数器电路的编程实现的这种灵活性允许监控时间根据PLL的工作模式而变化。因此，当假设PLL在名义上恒定的频率下工作时，观测窗和/或累积窗可以设定成减小的值，使得PLL锁定指示信号规律地更新。然而，当请求频率变化时，PLL的参数会是已知的，以使得重新建立锁定需要花费最少量的时间。在这种情形下，累积窗和观测窗时间可以根据需要延长以降低在PLL建立的同时得到虚假的“锁定”信号的风险。期望较长的累积时间得到较大的精度，因此虚假“锁定”指示的风险较低。因此，可以提供紧凑的数字电路，其能够以低成本来实现，用于通过观测分数端分频器电路内的程序计数器随时间的变化来监控PLL性能。应当注意的是，此处所描述的电路不限于仅检查程序计数器，可以监控反馈电路内的其他计数器的性能以从反馈电路的工作循环内的既定点以规律的时间点来确定那些计数器的变化。基于PLL的频率合成器适合于在多种电路内使用，典型的实施例是在无线电或蜂窝电话中使用。
虽然所描述的实施方案与检查P计数器的值有关，但是任一个或两个计数器的值可以被监控且用于产生状态信号。此外，电路能够适于与多种PLL体系结构一起工作，包括那些具有整数分频器的PLL体系结构。这种PLL电路通常见于通信设备，诸如无线电/无线接收器以及无线电/无线发射器和移动电话。

Claims (18)

1.用于监控其中具有分频器的锁相环的性能的监控电路，所述分频器包括第一计数器，所述监控电路包括：至少一个存储元件，其配置成在所述锁相环工作中自系统事件起预定时间之后捕获所述第一计数器的值；以及可变性计算器，其配置成将所述计数器的值与所述计数器的前一值进行比较以计算变差；以及电路，其响应于变差的估计且配置成输出状态信号。
2.如权利要求1所述的监控电路，其中所述分频器是包括第一和第二计数器的分数分频器，并且所述监控电路响应于所述第一计数器的值。
3.如权利要求1所述的监控电路，其中所述系统事件是在所述控制环的循环开始时所述第一计数器复位或者加载成初始值、或者参考或另一时钟信号的接收。
4.如权利要求1所述的监控电路，其中所述至少一个存储元件包括用于锁存所述第一计数器的输出的至少一个锁存器。
5.如权利要求4所述的监控电路，其中所述监控电路包括两个串联连接的锁存器，并且所述可变性计算器包括用于形成表示所述锁存器所保存的差值的第一值的减法器。
6.如权利要求5所述的监控电路，其中所述可变性计算器根据所述锁相环的性能的多次观测来形成所述第一值之和，并且所述和与阈值比较以获得所述锁相环的状态信号。
7.如权利要求6所述的监控电路，其中所述状态信号启动所述锁相环的正确工作和/或所述锁相环的不正确工作。
8.如权利要求6所述的监控电路，还包括用于确定所述控制环的工作循环的数量的至少一个计数器或定时器，并且监控所述环以用于确定所述控制环被监控的持续时间。
9.包括如权利要求1所述的监控电路的通信设备。
10.如权利要求1所述的监控电路，其中系统时钟的变换与所述锁相环内的分频器或预定标器的变换同步。
11.如权利要求1所述的监控电路，其中所述可变性计算器形成了在第一时钟脉冲数或第一时间段上的变差之和。
12.如权利要求11所述的监控电路，其中通过观测窗来监控所述可变性计算器的输出，并且将所述可变性计算器的最大模数输出与阈值进行比较。
13.用于监控系统的电路，其中所述系统内的计数器对所述系统的参数进行计数，所述计数器响应于系统事件而周期性地复位，并且其中在自所述系统事件起的预定时间之后通过所述计数器计数的值的变差表示所述系统内的可变性，所述电路包括：存储元件，其用于存储所述计数器的至少一个值；可变性计算电路，其用于将所述计数器的值与所述计数器的前一值进行比较以通过所述计数器计数的所述值来检测变差；以及输出电路，其响应于所述可变性计算电路，用于输出指示所述系统的状态的信号。
14.监控锁相环的性能的方法，其中所述锁相环包括设置为分数分频器的部分的至少第一计数器，所述方法包括：自触发事件起的预定时间之后重复地获得所述第一计数器的值；查找所述计数器的所述值的变差，以及基于所述变差的分析来输出所述PLL的状态。
15.如权利要求14所述的方法，其中查找所述第一计数器的所述值的变差包括：将第A个计数器值与第(A-1)个计数器值进行比较J次，其中A是整数，并且处理那些J次比较以获得度量可变性。
16.如权利要求15所述的方法，其中所述J次比较被求和K次，求和的结果与值的范围进行比较以确定所述锁相环的状态。
17.如权利要求15所述的方法，其中J是可调节的。
18.用于提供锁相环的状态指示的装置，包括用于监控作为时间的函数的多模数预定标器的计数器的输出以及基于所述计数器的所述输出来产生状态信号的电路。
CN201410453627.2A 2013-09-06 2014-09-05 用于评估控制环中的系统的性能的装置和方法 Active CN104426537B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/020,404 US9594100B2 (en) 2013-09-06 2013-09-06 Apparatus and method for evaluating the performance of a system in a control loop
US14/020,404 2013-09-06

Publications (2)

Publication Number Publication Date
CN104426537A true CN104426537A (zh) 2015-03-18
CN104426537B CN104426537B (zh) 2019-04-16

Family

ID=52478674

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410453627.2A Active CN104426537B (zh) 2013-09-06 2014-09-05 用于评估控制环中的系统的性能的装置和方法

Country Status (3)

Country Link
US (1) US9594100B2 (zh)
CN (1) CN104426537B (zh)
DE (1) DE102014112124B4 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2017068629A1 (ja) * 2015-10-19 2018-02-01 三菱電機株式会社 ロック検出装置、周波数シンセサイザ及び半導体装置

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9479181B1 (en) * 2014-07-24 2016-10-25 Altera Corporation Reference clock architecture for integrated circuit device
JP6666551B2 (ja) * 2016-04-07 2020-03-18 富士通株式会社 コンデンサ寿命診断装置、コンデンサ寿命診断方法及びプログラム
DE102017113730A1 (de) 2017-06-21 2018-12-27 Infineon Technologies Ag Radar-frontend mit hf-oszillator-überwachung
CN110581709B (zh) * 2019-08-30 2021-01-12 浙江大学 一种基于多级同步的零延时锁相环频率综合器
CN117498856B (zh) * 2024-01-03 2024-03-26 苏州萨沙迈半导体有限公司 异构双模冗余定时器、芯片以及车辆

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0641082A2 (en) * 1993-08-23 1995-03-01 Nec Corporation PLL frequency synthesizer and PLL frequency synthesizing method capable of obtaining high-speed lock-up and highly-reliable oscillation
CN1917372A (zh) * 2005-08-19 2007-02-21 英飞凌科技股份公司 检测锁相环路的锁定条件的电路装置和方法
CN1940584A (zh) * 2005-09-27 2007-04-04 国际商业机器公司 能够检测频率锁定的信息处理系统和方法
US8073042B1 (en) * 2005-04-13 2011-12-06 Cypress Semiconductor Corporation Recursive range controller
US20120098570A1 (en) * 2010-10-26 2012-04-26 Xiaoyue Wang Pll dual edge lock detector

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8456206B2 (en) 2011-06-20 2013-06-04 Skyworks Solutions, Inc. Phase-locked loop lock detect

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0641082A2 (en) * 1993-08-23 1995-03-01 Nec Corporation PLL frequency synthesizer and PLL frequency synthesizing method capable of obtaining high-speed lock-up and highly-reliable oscillation
US8073042B1 (en) * 2005-04-13 2011-12-06 Cypress Semiconductor Corporation Recursive range controller
CN1917372A (zh) * 2005-08-19 2007-02-21 英飞凌科技股份公司 检测锁相环路的锁定条件的电路装置和方法
CN1940584A (zh) * 2005-09-27 2007-04-04 国际商业机器公司 能够检测频率锁定的信息处理系统和方法
US20120098570A1 (en) * 2010-10-26 2012-04-26 Xiaoyue Wang Pll dual edge lock detector

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2017068629A1 (ja) * 2015-10-19 2018-02-01 三菱電機株式会社 ロック検出装置、周波数シンセサイザ及び半導体装置

Also Published As

Publication number Publication date
CN104426537B (zh) 2019-04-16
US20150073739A1 (en) 2015-03-12
DE102014112124B4 (de) 2019-07-11
US9594100B2 (en) 2017-03-14
DE102014112124A1 (de) 2015-03-12

Similar Documents

Publication Publication Date Title
CN104426537A (zh) 用于评估控制环中的系统的性能的装置和方法
TWI404073B (zh) 數位至時間轉換器與數位至時間轉換方法
US7750618B1 (en) System and method for testing a clock circuit
US8378724B2 (en) Controlling a frequency locked loop
CN109639271B (zh) 锁定指示电路及其构成的锁相环
US8456242B2 (en) Frequency locked loop
KR100884983B1 (ko) 표준 셀 라이브러리의 성능 개선을 위한 측정 장치
US9654121B1 (en) Calibration method and apparatus for phase locked loop circuit
US7443247B2 (en) Circuit arrangement for detection of a locking condition for a phase locked loop, and a method
US7719368B1 (en) Configurable reset circuit for a phase-locked loop
US11418204B2 (en) Phase lock loop (PLL) with operating parameter calibration circuit and method
US20060067454A1 (en) Circuit arrangement and method for determining a frequency drift in a phase locked loop
CN106470025A (zh) Pwm信号生成器和具有其的开关电源装置
EP2351237B1 (en) Method and device for estimating parameters of a system for spreading the spectrum of a clock signal
US7532040B1 (en) Programmable sensitivity frequency coincidence detection circuit and method
US7869555B2 (en) Digital word representative of a non-integer ratio between the respective periods of two signals
US7095353B2 (en) Frequency to digital conversion
Li et al. An Event-Driven-Based Behavioral Modeling for Fractional-N CP-PLL
CN107342767B (zh) 判断锁相环锁定状态的方法和装置
JP2013197692A (ja) Ｐｌｌクロック発生回路
US9784770B2 (en) Devices and methods of measuring gain of a voltage-controlled oscillator
CN113193868A (zh) 锁相检测装置和锁相检测方法、锁相环
CN108183709B (zh) 一种cpt原子钟频率驯服控制方法及设备
Yau et al. An efficient all-digital phase-locked loop with input fault detection
US9893878B1 (en) On-chip jitter measurement for clock circuits

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CP01 Change in the name or title of a patent holder
CP01 Change in the name or title of a patent holder

Address after: Limerick

Patentee after: Analog Devices Global Unlimited Co.

Address before: Limerick

Patentee before: Analog Devices Global

CP02 Change in the address of a patent holder
CP02 Change in the address of a patent holder

Address after: Limerick

Patentee after: Analog Devices Global

Address before: Bermuda (UK) Hamilton

Patentee before: Analog Devices Global

TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20210629

Address after: Limerick

Patentee after: ANALOG DEVICES INTERNATIONAL UNLIMITED Co.

Address before: Limerick

Patentee before: Analog Devices Global Unlimited Co.