DE102014112124A1

DE102014112124A1 - Vorrichtung und verfahren zum auswerten der leistung einessystems in einer regelschleife

Info

Publication number: DE102014112124A1
Application number: DE201410112124
Authority: DE
Inventors: Muhammad Kalimuddin Khann; Kenneth J. Mulvaney; Michael J. Deeney; Niall Kevin Kearney
Original assignee: Analog Devices Technology
Current assignee: Analog Devices International ULC
Priority date: 2013-09-06
Filing date: 2014-08-25
Publication date: 2015-03-12
Anticipated expiration: 2034-08-26
Also published as: US20150073739A1; US9594100B2; CN104426537B; DE102014112124B4; CN104426537A

Abstract

Eine Überwachungsschaltung zum Überwachen der Leistung eines Phasenregelkreises, die darin einen Dividierer aufweist, wobei der Dividierer wenigstens einen ersten Zähler umfasst, wobei die Überwachungsschaltung Folgendes umfasst: wenigstens ein Speicherelement zum Erfassen eines Wertes des ersten Zählers nach einer vorbestimmten Zeit von einem Systemereignis im Betrieb des Phasenregelkreises an, einen Variabilitätsrechner zum Vergleichen eines Wertes des Zählers mit einem vorhergehenden Wert des Zählers, um eine Abweichung zu berechnen, und eine Schaltung, die auf den Abweichungsschätzwert ansprechen kann, um ein Statussignal auszugeben.

Description

ERFINDUNGSGEBIET
Es werden ein Verfahren und eine Vorrichtung zum Überwachen der Leistung eines Systems offenbart, wie zum Beispiel eines Frequenzgenerators in einem Phasenregelkreis.
ALLGEMEINER STAND DER TECHNIK
Es ist bekannt, dass ein Hochfrequenzsignal als eine frequenzvervielfachte Version eines Referenztaktes mittels eines spannungsgesteuerten Oszillators (VCO, Voltage Controlled Oscillator) gebildet werden kann, der als Teil eines Phasenregelkreises (PLL, Phase Locked Loop) arbeitet. Es ist wünschenswert, zu wissen, ob der Phasenregelkreis den eingerasteten Status erreicht hat und/oder ob die Betriebsbedingungen für Komponenten innerhalb der Schleife derart sind, dass die Regelfunktion des Phasenregelkreises den eingerasteten Status aufrechterhalten kann.
KURZE DARSTELLUNG DER ERFINDUNG
Diese Erfindung bezieht sich auf ein Verfahren und eine Vorrichtung zum Überwachen des Status eines Zählers und, durch Beobachten von Änderungen im Zählerwert, zum Bestimmen, ob ein Regelkreis angemessen funktioniert.
Hierin wird eine Überwachungsschaltung zum Überwachen der Leistung eines Phasenregelkreises offenbart, die darin einen Dividierer aufweist, wobei der Dividierer einen ersten Zähler umfasst, wobei die Überwachungsschaltung Folgendes umfasst: wenigstens ein Speicherelement zum Erfassen eines Wertes des ersten Zählers nach einer vorbestimmten Zeit von einem Systemereignisses im Betrieb des Phasenregelkreises an, einen Variabilitätsrechner zum Vergleichen eines Wertes des Zählers mit einem vorhergehenden Wert des Zählers, um eine Abweichung zu berechnen, und eine Schaltung, die auf den Abweichungsschätzwert ansprechen kann, um ein Statussignal auszugeben.
Der Zähler wird zur Verwendung in einem Regelkreis möglicherweise auf einer periodischen Basis oder zu festen Zeitintervallen nach einem Systemereignis beobachtet, wie zum Beispiel nach einem vorbestimmten Merkmal eines Systemtakts (z. B. seiner ansteigenden Flanke oder seiner abfallenden Flanke) oder einer vorbestimmten Zeit nach dem Setzen oder Rücksetzen des Zählers auf einen Anfangswert. Das vorbestimmte Merkmal wird möglicherweise als ein „Triggerereignis“ betrachtet, weil es den Beginn des festen oder anders vorbestimmten Zeitintervalls markiert.
Der Zähler wird möglicherweise als Teil eines Phasenregelkreises bereitgestellt. Allerdings wird der Zähler möglicherweise als ein Teil von anderen geeigneten Regelungssystemen bereitgestellt, wie zum Beispiel von Taktgeberschaltungen und/oder Verzögerungsschleifen.
In einer Ausführungsform wird eine Überwachungsschaltung zum Überwachen der Leistung eines Phasenregelkreises offenbart, die darin einen Dividierer aufweist. Der Dividierer ist möglicherweise ein Integer-Dividierer, oder er ist möglicherweise ein Fractional-Dividierer. Ein Integer-Dividierer weist einen ersten Zähler auf, wohingegen ein Fractional-Dividierer wenigstens einen ersten und zweiten Zähler umfasst. Der erste und zweite Zähler werden häufig als Puls-(P) und Skip-(S)Zähler oder als Programm-(P) und Swallow-(S)Zähler bezeichnet, und die Überwachungsschaltung ist vorteilhafterweise dazu ausgelegt, den Wert des P-Zählers zu überwachen. Die Überwachungsschaltung umfasst Folgendes: wenigstens ein Speicherelement zum Erfassen eines Wertes des ersten Zählers nach einer vorbestimmten Zeit von einem Systemereignis im Betrieb des Phasenregelkreiseses an, einen Variabilitätsrechner zum Vergleichen eines Wertes des ersten Zählers mit einem vorhergehenden Wert des Zählers, um eine Abweichung zu berechnen, und eine Schaltung, die auf den Abweichungsschätzwert ansprechen kann, um ein Statussignal auszugeben.
In einer zweiten Ausführungsform wird eine Schaltung zum Überwachen eines Systems bereitgestellt, bei der ein Zähler innerhalb des Systems einen Parameter des Systems zählt, wobei der Zähler periodisch als Reaktion auf ein Systemereignis rückgesetzt wird und wobei die Abweichung in einem Wert, der vom Zähler nach einer vorbestimmten Zeit vom Systemereignis an gezählt wird, Variabilität innerhalb des Systems angibt, wobei die Schaltung Folgendes umfasst: Speicherelemente zum Speichern wenigstens eines Werts des Zählers, eine Variabilität berechnende Schaltung zum Vergleichen eines Wertes des Zählers mit einem vorhergehenden Wert des Zählers, um Abweichungen in dem vom Zähler gezählten Wert zu bestimmen, und eine Ausgabeschaltung, die auf die Variabilität berechnende Schaltung ansprechen kann, um ein Signal zur Angabe eines Status des Systems auszugeben.
In einer weiteren Ausführungsform wird ein Verfahren zum Überwachen der Leistung eines Phasenregelkreises (PLL) bereitgestellt, wobei der Phasenregelkreis wenigstens einen ersten Zähler, der als Teil eines Dividierers bereitgestellt wird, enthält, wobei das Verfahren Folgendes umfasst: das wiederholte Beziehen eines Wertes des ersten Zählers nach einer vorbestimmten Zeit von einem Triggerereignis an, das Detektieren von Abweichungen im Wert des Zählers und die Angabe des Status des PLL auf Basis einer Analyse der Abweichungen.
Eine Vorrichtung, wie sie hier beschrieben wird, enthält möglicherweise eine Synchronisierungsschaltung, um die Abtastung des Zählers mit einem anderen Signal zu synchronisieren. In einer Ausführungsform eines Phasenregelkreises, der einen Vorteiler aufweist (wobei er möglicherweise ein Einmodus-Vorteiler ist, oder er weist möglicherweise mehrere Divisionsmodi oder -verhältnisse auf), wird möglicherweise die Ausgabe des Vorteilers als ein Signal zum Synchronisieren der Abtastung des Zählerwertes verwendet. Die Synchronisierungsschaltung befindet sich möglicherweise an einer Grenze zwischen einem analogen Teil der Schaltung, zum Beispiel dem PLL, und einer digital umgesetzten Überwachungsschaltung.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Durch veranschaulichende und nicht einschränkende Beispiele werden jetzt Ausführungsformen unter Bezugnahme auf die zugehörigen Zeichnungen beschrieben werden:
1 ist eine schematische Darstellung eines Phasenregelkreises nach dem Stand der Technik;
2 ist eine schematische Darstellung eines Fractional-N-Dividierers als Teil eines Phasenregelkreises, die eine Verbindung zu einer Überwachungsschaltung zeigt;
3 ist ein Schaltplan einer ersten Überwachungsschaltung;
4 ist ein Schaltplan einer zweiten Überwachungsschaltung;
5 ist ein Schaltplan einer dritten Überwachungsschaltung;
die 6a bis 6f sind Zeitdiagramme, die die Entwicklung verschiedener Signale innerhalb der Schaltung aus 5 zeigen; und
7 zeigt eine Synchronisierungsschaltung, die verwendet werden kann, um die ansteigenden und die abfallenden Flanken eines Systemtakts zeitlich zu verschieben.
BESCHREIBUNG EINIGER AUSFÜHRUNGSFORMEN
Es ist bekannt, dass Oszillatoren verwendet werden können, um durch Verwendung eines Phasenregelkreises die Vielfachen einer Referenzfrequenz zu bilden. Ein Beispiel für eine Phasenregelkreisarchitektur wird in 1 gezeigt.
In der Konfiguration, wie sie in 1 gezeigt wird, umfasst ein Phasenregelkreis 10 einen Phasenfrequenzdetektor (PFD) 12, der einen ersten Eingang 14 aufweist, der eine Referenzfrequenz F_ref aus einem Referenztakt 16 aufnimmt. Der Phasenfrequenzdetektor 12 weist einen zweiten Eingang 18 auf, der verwendet wird, um ein Signal zum Vergleich mit der Referenzfrequenz F_ref aufzunehmen. Ein Ausgang 20, oder, wie hier gezeigt wird, die Ausgänge 20a und 20b, des Phasenfrequenzdetektors 12 werden einer Ladungspumpe 22 bereitgestellt, um zu bewirken, dass die Ladungspumpe 22 Ladung einem Kondensator, der als Teil eines Tiefpassfilters (LPF, low pass filter) 24 bereitgestellt wird, entweder zuführt oder von ihm abführt. Ein Ausgang des Tiefpassfilters 24 ist mit einem Frequenzsteuereingang 26 eines spannungsgesteuerten Oszillators 28 verbunden, dessen Ausgang mit einem Ausgangsknoten 32 des Phasenregelkreises 10 und ebenso mit einem Eingang 34 eines Frequenz-Dividierers 36 verbunden ist. Ein Ausgang 38 des Frequenz-Dividierers 36 ist mit dem zweiten Eingang 18 des Phasenfrequenzdetektors 12 verbunden.
Im Betrieb dividiert der Dividierer 36 die Ausgangsfrequenz des spannungsgesteuerten Oszillators 28 herunter, die herunterdividierte Frequenz wird vom Phasenfrequenzdetektor mit der Referenzfrequenz verglichen, und das Ergebnis des Vergleichs wird verwendet, um die Ladungspumpe 22 so zu steuern, dass sie Ladung, soweit erforderlich, in einen Kondensator, der als Teil des Tiefpassfilters 24 bereitgestellt wird, injiziert oder von diesem abführt. Die gefilterte Spannung wird dann dem Frequenzsteuereingang des spannungsgesteuerten Oszillators 28 bereitgestellt.
Als Folge davon wird eine Rückkopplungsschleife gebildet, so dass
wobei gilt: F_out ist die Ausgangsfrequenz des spannungsgesteuerten Oszillators 28 und N ist das Divisionsverhältnis des Dividierers.
Eine derartige Anordnung stellt einen Ausgang mit fester Frequenz am Ausgangsknoten 32 bereit. Allerdings ist dies für Kommunikations- oder andere Systeme möglicherweise nicht zweckmäßig, bei denen eine Anzahl von eng beieinander liegenden Kanalfrequenzen mit hoher Genauigkeit synthetisiert werden müssen. Die Verwendung von programmierbaren Integer-Divisionsverhältnissen ergibt in derartigen Systemen möglicherweise hinsichtlich des Kanalabstands nicht die verlangte Leistung und führt möglicherweise auch zu Problemen im Umfeld von Dividierergeschwindigkeit und -komplexität.
Eine üblicherweise verwendete PLL-Topologie ist ein Fractional-N-Synthetisizer, der gestattet, dass Impulse entfernt werden (auch bekannt als „swallow“, verschlucken), um so Nicht-Integer-Verhältnisse zu synthetisieren. Die meisten modernen Umsetzungsformen dieser Technik basieren auf Umschalten oder Dithering zwischen zwei Divisionsverhältnissen.
Falls der Dividierer somit die Divisionsverhältnisse von N (wobei N eine Integer-Zahl ist) und N + 1 aufweist und er frei zwischen diesen umgeschaltet werden kann, so dass der Dividierer für A Oszillatorzyklen durch N dividiert und für B Oszillatorzyklen durch N + 1, dann beträgt das mittlere Divisionsverhältnis: N_Mittel = AN + B(N +1) / A + B
Ein derartiger Dividierer ist als ein Fractional-Dividierer bekannt. Als sich die Frequenzen für PLL-Operationen erhöhten, wurde bekannt, dem Zähler einen Vorteiler voranzustellen, jedoch ist die Unterscheidung zwischen dem Zähler und dem Vorteiler in modernen Einrichtungen weniger deutlich geworden, so dass die aktuelle Technologie einen Dual-Modulus-Vorteiler aufweist, der Divisionsverhältnisse von N und N + 1 aufweist, die einem Zähler vorangestellt sind.
Das Dividieren durch N und N + 1 auf sich wiederholender und sich nicht ändernder Basis bringt eine periodische Änderung in das Divisionsverhältnis ein, die sich als eine Frequenzspitze in einem Seitenband äußern kann, das sich auf jeder Seite der synthetisierten Mittelfrequenz befindet. Dies ist nicht erwünscht, also wird bei den meisten Umsetzungsformen eines Fractional-N-Synthesizers Dithern des Divisions-Modulus eingesetzt. Delta-Sigma-Techniken können verwendet werden, um das Außerband-Modulationsrauschen zu formen.
2 zeigt eine PLL-Schleife, bei der Teile, die in Bezug auf 1 beschrieben worden sind, durch die gleichen Referenznummern, wie sie in 1 verwendet werden, gekennzeichnet werden.
Ein Ausgang des spannungsgesteuerten Oszillators 28 wird einem Dual-Modulus-Vorteiler 50 bereitgestellt, der dazu betrieben werden kann, die Oszillatorfrequenz durch N oder N + 1 zu dividieren, abhängig von einem Steuersignal, das an einem Divisionsverhältniseingang 52 des Vorteilers 50 aufgenommen wird. Die vorgeteilte Ausgabe aus dem Vorteiler 50 wird einem Eingang des Fractional-Dividierers 55 bereitgestellt.
Der Fractional-Dividierer 55 weist zwei einzelne Zähler 60 und 62 auf, die dazu ausgelegt sind, Puls-Swallowing umzusetzen.
Häufig werden die Zähler in einem Dual-Modulus-Zähler, wie zum Beispiel dem Fractional-Dividierer 55, gemeinhin als ein „S“-Zähler und ein „P“-Zähler bezeichnet. Dies steht für „Swallow“-Zähler bzw. für „Programm“-Zähler. In anderen Terminologien sind sie als A- und B-Zähler bekannt.
Im Betrieb werden die Zähler 60 und 62 auf entsprechende Werte S und P gesetzt, mit P > S. Dies geschieht möglicherweise zu Beginn jedes Betriebszyklus. Zu Beginn eines Betriebszyklus wird der Vorteiler 50 gesteuert, so dass er durch ein erstes Divisionsverhältnis dividiert, welches typischerweise N + 1 beträgt. Der S-Zähler 62 hat die S-Zählungen nicht „ausgezählt“, die er angewiesen wurde zu zählen, und jeder der P- und S-Zähler 60 bzw. 62 wird nach jedem (N + 1) Oszillatorausgabezyklus des spannungsgesteuerten Oszillators 28 inkrementiert oder dekrementiert (abhängig davon, wie ein Entwickler entschieden hat, die Zähler umzusetzen).
Somit erreicht der S-Zähler 62 das Ende seiner Zählung nach S(N + 1) Oszillatorzyklen.
Sobald der S-Zähler 62 das Ende seiner Zählung erreicht, ändert die vom S-Zähler 62 dem Vorteiler 50 bereitgestellte Ausgabe 64 den Wert, und dann schaltet der Vorteiler 50 auf ein anderes Divisionsverhältnis um, z. B. Division durch N.
Der P-Zähler 60 zählt für (P – S) Ausgabezyklen des Vorteilers. Somit zählt er weitere (P – S)N Oszillatorausgabezyklen aus.
Somit beträgt die Gesamtanzahl der Oszillatorzyklen, die in einem Betriebszyklus des Dual-Modulus-Vorteilers 50 ausgezählt werden: M = S(N + 1) + (P – S)N = PN + S
Die Werte der P- und S-Zähler 60 bzw. 62 können von einem Controller 70 von Zyklus zu Zyklus variiert werden, der eine Delta-Sigma-Modulation bereitstellt, um Rauschformung bereitzustellen. Diese Technik ist Fachleuten bekannt.
Auch ist zu beobachten, dass bei einem PLL 10, der den eingerasteten Frequenzbereich erreicht hat, falls der Start vom Anfang eines Zählerzyklus erfolgt, dann ein anderer Zähler verwendet wird, um die Impulse aus dem Referenztakt 16 oder aus einem weiteren Zeitsystem auszuzählen, dann sollte nach einer vorbestimmten Anzahl von Impulsen oder Zeit der Programmzähler 60, jedes Mal, wenn diese „Einrast-Prüfung“ durchgeführt wird, falls der PLL 10 eingerastet ist, immer den gleichen Wert darin aufweisen. Dieses Verhalten kann ausgenutzt werden, um eine Statusangabe des PLL-Systems zu formulieren, so dass:

1. Falls eine Ausgabe des Programmzählers 60 über aufeinander folgende Einrast-Prüfzählungen um weniger als einen Schwellenwert variiert, dann befindet sich der PLL 10 im eingerasteten Frequenzbereich.
2. Falls die Ausgabe des Programmzählers über aufeinander folgende Einrast-Prüfzählungen um mehr als einen Schwellenwert variiert, dann ist der PLL 10 nicht im eingerasteten Frequenzbereich.

Diese Beobachtung kann verwendet werden, um eine Statusangabe für den PLL 10 bereitzustellen.
Wie gezeigt wird, wird der Wert des P-Zählers 60 möglicherweise einem Eingang 71 einer Überwachungsschaltung 72 bereitgestellt, die ein Statussignal an einem Ausgang 74 bereitstellt, um anzugeben, ob der PLL 10 eingerastet ist oder nicht.
Der PLL 10 bewegt sich möglicherweise aus mehreren Gründen aus dem eingerasteten Frequenzbereich hinaus. Ein Grund ist, dass eine Frequenzänderung vom Controller 70 angewiesen worden ist und sich die P- und S-Werte möglicherweise demzufolge erheblich geändert haben. Die Regelschleife des PLL 10 weist eine Einschwingzeit auf, wie sie vom Tiefpassfilter 24, kombiniert mit der von der Ladungspumpe 22 injizierten Ladungsmenge und der Antwortcharakteristik des VCO 28, bestimmt wird, und folglich bleibt der PLL 10 nicht eingerastet, bis die Regelschleife einschwingt.
Allerdings können andere Gründe bewirken, dass der PLL 10 nicht eingerastet bleibt. Zum Beispiel ist somit die Versorgungsspannung möglicherweise soweit abgefallen, dass sie außerhalb eines zulässigen Betriebsbereichs liegt, Rauschen auf der Versorgung hat möglicherweise den VCO 28 gestört oder der PLL 10 wird bei einer ungeeigneten Temperatur betrieben, wodurch sich der PLL 10 auf unerwartete Weisen verhält.
Das Verhalten des P-Zählers 60 kann auf mehrere Arten beobachtet werden. In einer Ausführungsform wird möglicherweise zum Beispiel der Wert des P-Zählers 60 am Ende einer Prüfzählung oder einer Prüfzeit mit einem vorhergehenden Wert des P-Zählers 60 verglichen. Der vorhergehende Wert ist möglicherweise der Wert, wie er in einer unmittelbar vorhergehenden Prüfzählung oder -zeit bestimmt worden ist, muss es aber nicht sein, falls mehr Speicher zum Halten von Zählerwerten bereitgestellt wird. Die Prüfzählung oder die Prüfzeit wird möglicherweise von einem Takt betrieben, so dass sie geringer als ein Zyklus des Referenztakts ist, oder sie überschreitet möglicherweise einen Zyklus des Referenztakts 16.
Eine Überwachungsschaltung zum Beobachten des P-Zählers 60 wird in 3 gezeigt. Die Überwachungsschaltung aus 3 ist ein Beispiel für die Überwachungsschaltung 72 aus 2. Die Überwachungsschaltung aus 3 kann alternativ in Verbindung mit der PLL 10 aus 1 umgesetzt werden. Für jedes der R Bits des P-Zähler-Ausgangsworts umfasst die Überwachungsschaltung erste Latches 80 ₁ bis 80 _R, die ein entsprechendes des ersten bis R-ten Bits vom Programmzähler 60 an einem Dateneingang 82 aufnehmen und das entsprechende Bit als Reaktion auf ein Latch-Signal latchen, das an einem „Takt-“ Eingang 84 der ersten Latches 80 ₁ bis 80 _R bereitgestellt wird. Die Latches wirken zusammen, um ein Speicherelement zu bilden. Das Latch-Signal wird von einem Prüfzähler 90 bereitgestellt, der Systemtaktzyklen oder Zyklen der Referenzfrequenz F_ref zählt, nachdem er einen von einem Controller (nicht dargestellt) abgesetzten Startbefehl aufgenommen hat. Der Prüfzähler 90 zählt eine Periode herunter, die programmierbar ist, wie später in Bezug auf 5 beschrieben werden wird.
Die Ausgänge Q der ersten Latches 80 ₁ bis 80 _R werden an zweite Latches 100 ₁ bis 100 _R weitergeleitet. Somit ist der Q-Ausgang 86 jedes ersten Latches mit einem Dateneingang D des zugehörigen zweiten Latches 100 verbunden. Ein entsprechendes Latch 80 ₁ bis 80 _R und 100 ₁ bis 100 _R wird für jedes Bit des Ausgangsworts des P-Zählers 60 bereitgestellt. Die Ausgänge der zweiten Latches 100 ₁ bis 100 _R können durch einen Mehrbit-Komparator 110 verglichen werden. Somit wird der Q-Ausgang 86 der ersten Latches 80 ₁ bis 80 _R möglicherweise einem ersten Mehrbit-Eingang des Komparators 110 bereitgestellt, und ein Q-Ausgang 106 der zugehörigen zweiten Latches 100 ₁ bis 110 _R wird möglicherweise dem zweiten Eingang des Komparators 110 bereitgestellt. Der Komparator 110 wird möglicherweise für jedes Bit als ein XOR-Gatter umgesetzt, so dass er eine „1“ feststellt, falls die Bits unterschiedlich sind, und eine „0“, falls die Bits gleich sind. Die Ausgaben eines Vergleichs für jedes Bit im Komparator 110 werden möglicherweise ODER-verknüpft, um anzugeben, ob ein Wert des Programmzählers 60 sich von einem vorhergehenden unterscheidet. Somit funktioniert die Überwachungsschaltung aus 3 als ein Variabilitätsrechner, der nach Änderungen in aufeinander folgenden Werten des P-Zählers sucht. Der Variabilitätsrechner bildet einen Abweichungsschätzwert des P-Zählerwerts von einem Zyklus zu einem anschließenden Zyklus.
Die Anordnung aus 3 ist besonders zur Verwendung geeignet, wenn der PLL 10 betrieben wird, um eine Integer-Division durchzuführen, wie zum Beispiel der PLL 10 aus 10.
4 zeigt eine Überwachungsschaltung, die der Überwachungsschaltung aus 3 ähnelt und die ebenfalls als ein Variabilitätsrechner funktioniert, bei der jedoch der Komparator 110 durch eine Differenzbildungsschaltung ersetzt worden ist, wie zum Beispiel einen Summierer 120, der einen Summiereingang und einen Subtrahiereingang aufweist. Diese Überwachungsschaltung kann eine Differenz zwischen einem Wert des Programmzählers 60 und einem nachfolgenden bilden. Die Überwachungsschaltung kann zum Untersuchen des Programmzählers 60 über mehrere Prüfzyklen für einen im Integer-Divisionsmodus betriebenen PLL 10, wie zum Beispiel den PLL 10 aus 1, oder einen im Fractional-Divisionsmodus betriebenen, wie zum Beispiel den PLL aus 2, verwendet werden. Die Überwachungsschaltung aus 4 ist ein Beispiel für die Überwachungsschaltung 72 aus 2. Die Ausgabe des Summierers 120 wird möglicherweise einem Integrierer 130 bereitgestellt, der dazu ausgelegt ist, die Ausgabe des Summierers 120 zu integrieren. In einer digitalen Umsetzungsform wird der Integrierer 130 möglicherweise als eine Akkumulatorschaltung bereitgestellt, die periodisch vom Prüfzähler 90 rückgesetzt wird, und dann den Ausgabewert des Summierers 120 zu einem Wert addiert, den der Akkumulator in einem vorherigen Aktualisierungszyklus gezählt hat.
Der Integrierer 130 wird möglicherweise als ein relativ kleiner Zähler gebildet, falls er verwendet wird, um über relativ wenige Einrast-Prüfzyklen zu integrieren oder falls der Entwickler entscheidet, dafür zu sorgen, den Zähler daran zu hindern, über „Überlauf-“ Werte hinaus zu zählen.
Die Ausgabe des Komparators 110 aus 3 oder des Integrierers 130 aus 4 werden möglicherweise verwendet, um ein Statussignal bereitzustellen.
Allerdings wird die Beobachtungsperiode möglicherweise über die maximale Messzeit hinaus erweitert, falls ein kleiner Zähler verwendet wird, zum Beispiel weil die Messzeit in diesem Ansatz kleiner als eine Einschwingzeit für die Rückkopplungsschleife des PLL 10 ist.
Unter solchen Umständen kann die Überwachungsschaltung aus 4 erweitert werden, um die Ergebnisse mehrerer Einrast-Prüfzyklen zu akkumulieren.
5 zeigt eine Überwachungsschaltung, die auf den in Bezug auf die 3 und 4 beschriebenen Überwachungsschaltungen aufbaut. Wie in Bezug auf 4 beschrieben worden ist, wird somit die Ausgabe des Programmzählers 60 des Fractional-Dividierers 55 ersten Latches 80 bereitgestellt, um so den Zählerwert zu einem vorbestimmten Abtastzeitpunkt im Vergleich mit einem Startzeitpunkt eines oder mehrerer PLL-Einrast-Zyklen zu latchen. Es werden aufeinander folgende Messungen vorgenommen, und der gelatchte Wert aus den ersten Latches 80 wird an die zweiten Latches 100 weitergeleitet, und eine Differenz zwischen dem aktuellen Wert und einem vorhergehenden Wert des Programmzählers 60 wird vom Summierer 120 generiert (obwohl der Summierer 120 als ein „Summierer“ bezeichnet worden ist, weil er einen ersten Wert zu einem negierten zweiten Wert addiert, wird die Schaltung möglicherweise auch als eine Differenzbildungsschaltung oder ein Subtrahierer bezeichnet). Eine Ausgabe des Summierers 120, die eine Differenz zwischen einer aktuellen und einer vorhergehenden Messung des P-Zählers 60 darstellt, wird einem Integrierer 130 zugeführt, der in 5 so gezeigt wird, dass er von einem weiteren Summierer 132 und einem Latch 134 gebildet wird, so dass der Summierer 132 die Summe des aktuellen Ausgabewerts des Latches 134 bilden und sie mit der Ausgabe des Summierers 120 summieren kann, und die sich ergebende Summe kann vom Latch 134 gehalten werden. Die Ausgabe des Integrierers 130 stellt das Integral der Differenz zwischen aufeinander folgenden Messzyklen über ein programmierbares Akkumulationsfenster von J Taktzyklen dar, so dass das Akkumulationsfenster eine Dauer von T₁ = J × T aufweist, wobei T eine Taktperiode eines Referenztakts ist. Die Dauer des Akkumulationsfensters wird von einer Zähler- und Vergleichsschaltung 150 bestimmt. Die Zähler- und Vergleichsschaltung 150 umfasst einen Summierer 152, der dazu ausgelegt ist, eine Ausgabe eines Multibit-Latches 154 an einem Eingang des Summierers und einen Wert, der Eins darstellt, an einem weiteren Eingang des Summierers 152 aufzunehmen. Somit kommt der Summierer 152 dahin, einen Wert zu bilden, der ein Inkrement des im Latch 154 gehaltenen Wertes darstellt. Dieser inkrementierte Wert wird dem Latch 154 mittels eines Multiplexers 156 zugeführt. Der Multiplexer 156 kann so gesteuert werden, dass er entweder die Ausgabe des Summierers 152 zum Latch 154 weiterleitet, wodurch bewirkt wird, dass die Zähler- und Vergleichsschaltung 150 zählt, oder dass er eine Null zum Latch 154 weiterleitet, wodurch die Zähler- und Vergleichsschaltung 150 rückgesetzt wird. Der vom Latch 154 gehaltene digitale Wert wird auch einem Komparator 160 bereitgestellt, der den aktuellen Zählerwert mit einem Eingangswort vergleicht, das eine Länge des Akkumulationszyklus darstellt. Das Eingangswort kann über einen Multiplexer 164 bereitgestellt werden, so dass ein Zwei-Bit-Steuerwort zwischen jeder von vier vorbestimmten Längen des Akkumulationsfensters auswählen kann.
In einer Prüfschaltung wurden die Längen des Akkumulationsfensters im Wesentlichen binär gewichtet. Eine erste Länge des Akkumulationsfensters betrug ungefähr 155 Nanosekunden. Die nächste Länge des Akkumulationsfensters betrug ungefähr 308 Nanosekunden. Eine dritte Länge des Akkumulationsfensters betrug ungefähr 616 Nanosekunden, und eine vierte Länge des Akkumulationsfensters betrug ungefähr 1230 Nanosekunden. Diese Zeiten werden lediglich als Beispiel genannt, und es steht einem Systementwickler frei, alle Zeiten zu wählen, die ihm wünschenswert erscheinen, alle Anzahlen von vorbestimmten Zeiten, die er für angemessen hält, oder möglicherweise kann die Akkumulationsfensterzeit frei bestimmt werden, indem ein Wert der Länge des Akkumulationsfensters in ein Register geladen wird, das mit einem der Eingänge des Komparators 160 verbunden ist. Es wird erwartet, dass der Zähler J-mal während des Akkumulationsfensters aktualisiert wird. Am Ende jedes Akkumulationsfensters stellt der Komparator 160 ein Signal fest, das bewirkt, dass der akkumulierte Wert an eine folgende Stufe weitergeleitet wird. Wie in 5 gezeigt wird, kann dies durch Taktung eines anschließenden Integrierers 180 durchgeführt werden. Der anschließende Integrierer 180 umfasst einen Summierer 184 innerhalb einer Rückkopplungsschleife, die mit einem Latch 182 verknüpft ist. Somit ist sein Betrieb im Wesentlichen der gleiche wie der des Integrierers 130.
Der Integrierer 180 integriert über eine Anzahl von Beobachtungsfenstern, d. h. über K Fenster, wie sie von einer Zählerschaltung 200 hochgezählt werden, die einen
Latch 202 und einen Summierer 204 umfasst, die auf eine Art und Weise betrieben wird, die der in Hinsicht auf die Zähler- und Vergleichsschaltung 150 beschriebenen ähnelt. Somit wird die Einrast-Prüfung über einen Zeitraum T₂ = J × K × T durchgeführt. Die Ausgabe des Latches 202 wird einem Komparator 206 zugeführt, der eine vorbestimmte Anzahl aufnimmt, die die Anzahl der Akkumulationsfenster darstellt, die beobachtet werden sollen. Somit strebt der Zähler 200 möglicherweise an, 2, 4, 8 oder 16 Akkumulationsfenster, die sich auf Daten von 2,47, 4,92, 9,84 und 19,68 Mikrosekunden belaufen, bevor er die Ausgabe des Summierers 182 an einen Komparator 220 mittels einer Modulusbildungsschaltung 222 weiterleitet, andere Akkumulationsperioden sind natürlich möglich. Am Ende der Beobachtungsfensterzeit wird der Latch 182 durch einen geeigneten Mechanismus rückgesetzt, wie zum Beispiel über einen Rücksetz-Pin oder durch das Bereitstellen einer zusätzlichen Schaltungsanordnung, um ihn auf einen Rücksetzwert zu laden. Der Komparator 220 vergleicht die akkumulierte Differenz zwischen aufeinander folgenden Werten des Programmzählers 60 und vergleicht dies mit dem Schwellenwert. Bei dem in 5 gezeigten Beispiel ist der Schwellenwert y, und in diesem Beispiel ist y = 1, jedoch werden möglicherweise andere Werte verwendet und sind möglicherweise programmierbar. Das Ergebnis des Vergleichs wird an einen Ausgang 224 weitergeleitet, der in diesem Beispiel eine digitale „1“ ausgibt, um zu zeigen, dass der PLL 10 eingerastet und gesund ist, oder der eine „0“ ausgibt, um zu zeigen, dass der PLL nicht eingerastet ist. Dieses Signal ist ein Statussignal. Somit kann die gleiche Schaltung eine eindeutige Angabe machen, ob der PLL 10 eingerastet ist oder ob der PLL 10 nicht eingerastet ist. Die Überwachungsschaltung aus 5 ist ein Beispiel für die Überwachungsschaltung 72 aus 2, und der Ausgang 224 aus 5 kann dem Ausgang 74 aus 2 entsprechen.
Die 6a bis 6f sind Zeitdiagramme, die den Betrieb der in 5 gezeigten Schaltung genauer zeigen.
6a zeigt Taktsignale, die zur zeitlichen Steuerung der Überwachungsschaltung aus 5 verwendet werden. In einem Beispiel für die Überwachungsschaltung wies der Takt eine Frequenz von etwa 52 MHz auf, so dass das Zählen von 8 Takten ein Zeitfenster von etwa 155 Nanosekunden ergab, 16 Taktzyklen ergaben 208 Nanosekunden und so weiter. Somit inkrementiert sich der Wert des Zählers der Zähler- und Vergleichsschaltung 150, wie schematisch in 6b gezeigt wird, bis zu dem Zeitpunkt, an dem er den dem Komparator 160 zugeführten Wert erreicht. Wenn die Ausgabe des Komparators 160 festgestellt wird, bewirkt sie, dass der Multiplexer 156 „0“ als die nächste Eingabe für den Latch 154 auswählt, so dass der Zähler in der Zähler- und Vergleichsschaltung 150 rückgesetzt wird, wie in 6b gezeigt wird. Somit kann eine Periode T₁ = J × T ausgezählt werden.
Am Ende jedes Zeitraums, wie vom Zähler der Zähler- und Vergleichsschaltung 150 ausgezählt wird, wird der integrierte Wert des P-Zählers 60 – von einem Abtastzeitpunkt des Zählerwerts zum nächsten und so wie er vom Latch 134 und dem Summierer 132 akkumuliert worden ist – in den Latch 182 getaktet, wie durch 6c dargestellt wird.
6d zeigt den Wert des Beobachtungsfensterzählers 200, während er die Male zählt, die die Zähler- und Vergleichsschaltung 150 einen Akkumulations- und Dump-Zyklus abgearbeitet hat, und dadurch eine Beobachtungsfensterzeit T₂ = J × K × T lang zählt.
6e zeigt den Wert in der Modulusbildungsschaltung 222, und 6f zeigt die Ausgabe der Schaltung.
Die 6a bis 6f entsprechen einem PLL, der zu Anfang nicht eingerastet ist, und dann einrastet, so dass die Ausgabe des Komparators 220 von „0“ nach „1“ umschaltet. Falls verlangt, wird die Feststellung des Statussignals, das in diesem Beispiel ein Signal „Einrasten detektiert“ ist, möglicherweise verzögert, indem ein gestrobter Komparator 220 verwendet wird und indem die Feststellung des Taktes für den gestrobten Komparator 220 von einer Zähler-/Zeitgeberschaltung (nicht dargestellt) verzögert wird.
Es werden möglicherweise auch andere Schaltungen zur flexiblen Zählung einer Anzahl von Taktimpulsen vor dem Untersuchen der Anzahl von Differenzen in den P-Zählerwerten von einem Zyklus zu einem nächsten verwendet.
Möglicherweise wird verlangt, das Erfassen des P-Zählerwerts mit dem des Vorteilerausgangs zu synchronisieren. Eine Synchronisierungsschaltung, um dies zu erreichen, wird in 7 gezeigt. Die Synchronisierungsschaltung umfasst ein Mehrbit-Register 260, das in diesem Beispiel als ein D-Register umgesetzt ist. Die Mehrbit-Ausgabe des P-Zählers 60 wird dem Mehrbit-Dateneingang des Registers 260 bereitgestellt. Die Daten am Dateneingang 262 werden vom Register 260 bei der Aufnahme einer ansteigenden Flanke an einem Takteingang 263 gelatcht und am Mehrbit- „Q“ Ausgang 264 gezeigt.
Die ansteigende Flanke für den Takteingang 263 kann direkt vom Referenztakt bereitgestellt werden. Alternativ kann der Übergang zwischen High- und Low-Zustand des Referenztakts mit Umschaltungen, wie zum Beispiel ansteigenden Flanken, des Vorteilerausgangs durch Verwenden eines weiteren Latches 270 synchronisiert werden, wie in 7 gezeigt wird. Der Latch 270 ist ein D-Latch. Der Referenztakt wird einem D-(Daten-)Eingang 272 des Latches zugeführt, und die Ausgabe des Vorteilers 50 (2) wird am Takteingang 274 als eine Eingabe bereitgestellt. Die Q-Ausgabe 276 des Latches 270 wird am Takteingang des Latches 263 bereitgestellt. Der Vorteilerausgang weist eine höhere Frequenz als der Referenztakt auf (um den Faktor P), und somit ist die Wirkungsweise des Registers 270, ein synchronisiertes Signal an seinem Ausgang 276 zu zeigen, das die Frequenz des Referenztakts 16 (2) aufweist, bei dem aber die ansteigenden und abfallenden Flanken des synchronisierten Signals zeitweise mit den ansteigenden Flanken des Vorteilerausgangs abgeglichen sind.
Dieser Ansatz ermöglicht es, dass zeitliche Abstimmung an der Ausgangsfrequenz des Vorteilers 50 erreicht wird, während er der Schaltungsanordnung zur Einrast-Prüfung immer noch gestattet, bei der viel niedrigeren Frequenz, die mit dem Systemtakt verknüpft ist, zu arbeiten.
Die Verwendung des Vorteilerausgangs zum Einstellen der zeitlichen Abstimmung des synchronisierten Signals und der Flanken bedeutet, dass der Vorteilerausgang ebenfalls einschwingt, während das System einschwingt. Dies bedeutet, das sich in einem nicht eingeschwungenen Zustand die Zählperiode, über die der Einrast-Zustand ausgewertet wird, ebenfalls geringfügig ändert, und dies kann die Empfindlichkeit des Systems erhöhen, den nicht eingerasteten Zustand einer PLL zu detektieren.
Die hier beschriebenen Schaltungen gestatten, dass zwei Integrierschaltungen 130 und 180 im Einklang mit zwei Zählerschaltungen (Zähler- und Vergleichsschaltungen 150 und 200) wirken, damit die Überwachung der PLL-Leistung über eine große Bandbreite von Zeiten gestattet wird. Diese Flexibilität durch Programmieren der beiden Zählerschaltungen gestattet, dass die Überwachungszeit abhängig vom PLL-Betriebsmodus variiert wird. Wenn somit der PLL bei einer konstanten Nennfrequenz betrieben werden soll, werden das Beobachtungsfenster und/oder die Akkumulationsfenster möglicherweise auf reduzierte Werte eingestellt, so dass das Angabesignal für das PLL-Einrasten regelmäßig aktualisiert wird. Wenn allerdings eine Frequenzänderung angefordert wird, sind die Parameter des PLL möglicherweise bekanntermaßen derart, dass es eine Minimalzeit erfordert, um ein Einrasten wiederherzustellen. Unter solchen Umständen werden die Zeiten für das Akkumulationsfenster und das Beobachtungsfenster möglicherweise erweitert, falls verlangt wird, das Risiko zu reduzieren, dass ein falsches Signal „eingerastet“ gegeben wird, während der PLL einschwingt. Es wäre zu erwarten, dass längere Akkumulationszeiten eine größere Genauigkeit und demzufolge ein geringeres Risiko von falscher Angabe „eingerastet“ ergeben. Es ist somit möglich, eine kompakte digitale Schaltung, die zu niedrigen Kosten umgesetzt werden kann, zum Überwachen von PLL-Leistung durch Beobachten der Änderung des Programmzählers in einer Fractional-Dividiererschaltung über der Zeit bereitzustellen. Es sei angemerkt, dass die hier beschriebene Schaltung nicht nur auf das Untersuchen des Programmzählers eingeschränkt ist und dass die Leistung anderer Zähler in Rückkopplungsschaltungen möglicherweise überwacht wird, um die Abweichung dieser Zähler zu regelmäßigen Zeitpunkten, von einem gegebenen Punkt in einem Betriebszyklus der Rückkopplungsschaltung an, zu bestimmen. Der auf einer PLL basierende Frequenz-Synthesizer ist zur Verwendung in vielen Schaltungen geeignet, ein typisches Beispiel ist die Verwendung in einem Funk- oder einem Mobiltelefon.
Obwohl die beschriebenen Ausführungsformen auf das Prüfen des Werts des P-Zählers bezogen waren, könnten der Wert eines oder beider Zähler überwacht werden und zum Generieren eines Statussignals verwendet werden. Weiterhin kann die Schaltung dazu angepasst werden, mit vielen PLL-Architekturen zu arbeiten, einschließlich derjenigen mit Integer-Dividierern. Solche PLL-Schaltungen sind häufig in Kommunikationseinrichtungen zu finden, wie zum Beispiel Funk-/Drahtlos-Empfänger und Funk-/Drahtlos-Sender und Mobiltelefone.

Claims

Überwachungsschaltung zum Überwachen der Leistung eines Phasenregelkreises (Phase Locked Loop-PLL), die darin einen Dividierer aufweist, wobei der Dividierer einen ersten Zähler umfasst, wobei die Überwachungsschaltung Folgendes umfasst: wenigstens ein Speicherelement, das dazu ausgelegt ist, einen Wert des ersten Zählers nach einer vorbestimmten Zeit von einem Systemereignis im Betrieb des Phasenregelkreiseses an zu erfassen, einen Variabilitätsrechner, der dazu ausgelegt ist, einen Wert des Zählers mit einem vorhergehenden Wert des Zählers zu vergleichen, um eine Abweichung zu berechnen, und eine Schaltung, die auf den Abweichungsschätzwert ansprechen kann, die dazu ausgelegt ist, ein Statussignal auszugeben.
Überwachungsschaltung nach Anspruch 1, in der der Dividierer ein Fractional-Dividierer ist, der einen ersten und zweiten Zähler umfasst, und die Überwachungsschaltung auf einen Wert des ersten Zählers ansprechen kann.
Überwachungsschaltung nach Anspruch 1 oder 2, in der das Systemereignis ein Rücksetzen oder Laden des ersten Zählers auf einen Anfangswert zu Beginn eines Zyklus der Regelschleife ist oder das Aufnehmen eines Referenz- oder eines weiteren Taktsignals.
Überwachungsschaltung nach Anspruch 1, 2 oder 3, in der das wenigstens eine Speicherelement wenigstens einen Latch zum Latchen einer Ausgabe des ersten Zählers umfasst.
Überwachungsschaltung nach Anspruch 4, in der die Überwachungsschaltung zwei in Reihe verbundene Latches umfasst und der Variabilitätsrechner einen Subtrahierer zum Bilden eines ersten Werts umfasst, der die Differenz in von den Latches gehaltenen Werten darstellt.
Überwachungsschaltung nach Anspruch 5, in der der Variabilitätsrechner eine Summe der ersten Werte aus mehreren Beobachtungen der Leistung des Phasenregelkreises bildet und die Summe mit einem Schwellenwert verglichen wird, um ein Statussignal für den Phasenregelkreis abzuleiten.
Überwachungsschaltung nach Anspruch 6, in der das Statussignal korrekten Betrieb des Phasenregelkreises und/oder nicht korrekten Betrieb des Phasenregelkreises initiiert.
Überwachungsschaltung nach den Ansprüchen 6 oder 7, die weiterhin wenigstens einen Zähler oder eine Zeit zum Bestimmen einer Anzahl von Betriebszyklen der Regelschleife, auf die die Schleife überwacht wird, oder zum Bestimmen einer Dauer, auf die die Regelschleife überwacht wird, umfasst.
Kommunikationseinrichtung, die eine Überwachungsschaltung nach einem beliebigen vorhergehenden Anspruch enthält.
Überwachungsschaltung nach einem beliebigen vorhergehenden Anspruch, in der Umschaltungen eines Systemtakts mit Umschaltungen eines Dividierers oder eines Vorteilers innerhalb des Phasenregelkreises synchronisiert werden.
Überwachungsschaltung nach einem beliebigen vorhergehenden Anspruch, in der der Variabilitätsrechner eine Summe von Abweichungen über einer ersten Anzahl von Taktimpulsen oder über einen ersten Zeitraum bildet.
Überwachungsschaltung nach Anspruch 11, in der die Ausgabe des Variabilitätsrechners über ein Beobachtungsfenster überwacht wird und eine maximale Modulus-Ausgabe des Variabilitätsrechners mit einem Schwellenwert verglichen wird.
Schaltung zum Überwachen eines Systems, bei der ein Zähler innerhalb des Systems einen Parameter des Systems zählt, wobei der Zähler periodisch, als Reaktion auf ein Systemereignis rückgesetzt wird und wobei Abweichung in einem Wert, der vom Zähler nach einer vorbestimmten Zeit vom Systemereignis an gezählt wird, Variabilität innerhalb des Systems angibt, wobei die Schaltung Folgendes umfasst: Speicherelemente zum Speichern wenigstens eines Wertes des Zählers, eine Variabilität berechnende Schaltung zum Vergleichen eines Wertes des Zählers mit einem vorhergehenden Wert des Zählers, um Abweichungen beim vom Zähler gezählten Wert zu detektieren, und eine Ausgangsschaltung, die auf die Variabilität berechnende Schaltung ansprechen kann, um ein Signal zur Angabe eines Status des Systems auszugeben.
Verfahren zum Überwachen der Leistung eines Phasenregelkreises, wobei der Phasenregelkreis wenigstens einen ersten Zähler enthält, der als Teil eines Fractional-Dividierers bereitgestellt wird, wobei das Verfahren Folgendes umfasst: das wiederholte Beziehen eines Werts des ersten Zählers nach einer vorbestimmten Zeit von einem Triggerereignis an, das Suchen nach Abweichungen im Wert des Zählers und das Ausgeben des Status des PLL auf Basis einer Analyse der Abweichungen.
Verfahren nach Anspruch 14, in dem das Suchen nach Abweichungen im Wert des ersten Zählers Folgendes umfasst: das Vergleichen eines A-ten Zählerwerts mit einem (A-1)-ten Zählerwert für J Male, wobei A eine Integer-Zahl ist, und das Verarbeiten dieser J Vergleiche, um eine Messvariabilität zu beziehen.
Verfahren nach Anspruch 15, in dem die J Vergleiche K-mal summiert werden und das Ergebnis der Summe mit einem Wertebereich verglichen wird, um den Status des Phasenregelkreises zu bestimmen.
Verfahren nach Anspruch 15 oder 16, bei dem J einstellbar ist.
Vorrichtung zum Bereitstellen einer Statusangabe für einen Phasenregelkreis, die eine Schaltung zum Überwachen der Ausgabe eines Zählers eines Multi-Modulus-Vorteilers als eine Funktion der Zeit und das Erzeugen eines Statussignals auf Basis der Ausgabe des Zählers umfasst.