CN1859008A - 锁相环频率合成器开关电容的自动调节方法及电路 - Google Patents
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Abstract
本发明属于射频集成电路技术领域，具体为一种锁相环频率合成器开关电容的自动调节方法及实现电路。本发明将通常锁相环频率合成器中压控振荡器的LC谐振结构改为可变电容和开关电容阵列结构。同时，增设一个开关电容控制模块，该模块通过检测压控振荡器的电压变化，控制开关电容的负载，从而调整压控振荡器的中心频率，以取得更好的频率合成器性能。该开关电容控制模块由两个回滞比较器和用于调节开关的状态机组成，比较器的输入为控制电压，并设有高、低阈值电压。状态机根据比较器获得电压状况，控制开关电容阵列的切换。
Description
技术领域
本发明属于射频集成电路技术领域，具体涉及一种锁相环频率合成器开关电容的自动调节方法及实现电路。
背景技术
便携式无线通信产品的巨大市场潜力极大地推动了射频集成电路产品的发展。各种射频通信协议也应运而生，他们分别工作在几百M到几G的频率范围，其各自的规范要求也不尽相同。但不管采用那种标准的无线射频通信产品，它们都必须采用频率合成技术以获得本振频率(local oscillator，LO)或直接调制发射。实现这一目的的频率合成器(frequencysynthesizer，FS)对整个射频接发器的性能有着决定性的影响。要取得好的射频接发器性能，要求频率合成器具有快的频率切换速度，低的相位噪声，精确的设定频率。频率合成器的设计一直是射频接发器设计的一个技术难关。
随着CMOS集成工艺技术的飞速发展，出于低成本，低功耗，小尺寸等考虑，射频接发器系统的CMOS单片集成已成为一种必然趋势，这也对频率合成器的设计提出了更为严峻的挑战。由于CMOS工艺固有的特性，VCO的输出频率范围会产生较大的漂移。同时，集成的大功率输出模块会引起频率合成器的输出频率漂移。为了克服这种不确定的频率漂移，频率合成器设计中的VCO需要有较大的频率增益以满足较大频率调节范围的需要。另外，高性能模拟电路(如锁相环频率合成器等)和数字电路集成在同一个衬底上存在相互干扰的问题。集成的数字电路会通过衬底耦合将开关噪声引入到频率合成器中，使相位噪声恶化，并产生各种杂散(spur)。它们的耦合程度与VCO的频率增益成正比关系。增益越大，耦合噪声越大。因此锁相环频率合成器的设计中在VCO的频率增益和相位噪声之间存在一个折中。消除这种折中限制的一个解决方案是在VCO的实现中引入了开关电容技术，并在锁相环频率合成器中采用各种相应的开关电容选择与环路调节技术。如A.D.Bemy，A.M.Niknejad，and R.G.Meyer，“A wide-band low phase-noise CMOS VCO，”in Proc.IEEECustom Integrated Circuits Conf.，San Jose，CA，Sep.2003，pp.555-558.J.Kaiser and T.H.Lin，“A 900MHz 2.5mA CMOS frequency synthesizer with an automatic SC tuning loop，”IEEE J.Solid-State Circuits，vol.36，no.3，pp.424-430，Mar.2001.
但上述文献中采用的开关电容选择与环路调节技术为双环路结构，电路工作时先校正环路，在校正环路锁定后再切换到工作环路。这种方法存在以下不足：1)需要设计两个环路，大大增加了电路的硬件消耗；2)两个环路的工作参数不同，无法同时保证两个环路优化设计，环路切换时容易产生瞬态波动，从而延长了锁定时间；3)一旦电路因电源电压变化等产生了较大的波动，环路必须从工作环路切换到校正环路重新进行校正，从而影响系统通信质量。
发明内容
为了克服上述开关电容双环路切换中存在的问题，本发明提出了一种改进的实现方案，包括锁相环频率合成器开关电容自动调节方法及实现电路。
本发明提出的锁相环频率合成器开关电容的自动调节方法，是在通常的锁相环频率合成器中，将原来的压控振荡器(VCO)改为开关电容压控振荡器(SC VCO)，即将压控振荡器的LC谐振结构改为可变电容和开头电容阵列结构，同时增设一个开关电容控制模块，该模块通过检测压控振荡器的电压变化，控制开关电容负载，从而调整压控振荡器的中心频率，以取得更好的频率合成器性能。
本发明提出的锁相环频率合成器开关电容的自动调节方法的实现电路，是一个开关电容控制电路。该开关电容控制电路如图2所示，它由两个带回滞的比较器20和用于调节开关电容的状态机23经电路连接组成，其中，状态机23有时钟输入，两个比较器20的输入为控制电压Vc，并分别设有高阈值电压Vref_H和低阈值电压Vref_L，它们的输出M_U和M_D为或门21的输入，时钟信号CLK与或门21的输出作为与非门22的两个输入。两个带回滞的比较器20用于检测控制电压Vc：
当控制电压Vc处于高、低阈值电压Vref_H、Vref_L之间时，两个比较器20的输出为低电平，从而或门21的输出也为低，屏蔽与门非22的时钟输入CLK、与门非22的输出保持高电平，状态机23无时钟输入；当控制电压Vc大于高阈值电平Vref_H时，高阈值检测比较器输出M_U为高，或门21也输出为高，从而与非门22的时钟输入有效，输出时钟到状态机23，态机23工作，根据输入M_U，控制增加VCO的开关电容负载，使VCO的中心频率降低；当控制电压Vc小于阈值电平Vref_L时，高阈值检测比较器输出M_D为高，同样或门21输出为高，而与非门22的时钟输入有效，输出到状态机23的时钟有效，状态机23根据输入M_D控制减少VCO的开关电容负载，使VCO的中心频率升高。
图2中的带回滞比较器20的电路框图如图3所示。该电路包括一个由NMOS管nm1和nm2组成的差分输入对，PMOS管pm3的栅极与漏极连接，并与NMOS管nm1漏极相连，为其负载；PMOS管pm4的栅极与漏极连接，并与NMOS管nm2漏极相连，为其负载。PMOS管pm1的栅极和pm4的漏极相接，并接到nm2的漏极；PMOS管pm2的栅极和pm3的漏极相接，并接到nm1的漏极。这样pm1和pm2组成了交叉耦合结构，与PMOS管pm3和pm4一起产生比较器的回滞，回滞电压的大小由PMOS管pm2和pm3，或pm1和pm4的尺寸确定，并与差分对的偏转电流有关。差分对的nm1的输出连接到PMOS管pm5的栅极，差分对的nm2的输出连接到PMOS管pm6的栅极。NMOS管nm3的栅极和漏极相连，并与PMOS管pm5的漏极相连接。NMOS管nm4的栅极连接到nm3的栅极，而其漏极则与PMOS管pm6的漏极相连。PMOS管pm6的漏极与反向器31的输入相连。这样，NMOS管nm3和nm4，PMOS管pm5和pm6一起将差分对管nm1和nm2的输出转换成单端输出，此输出经反向器31转换为高低电平。
图2中的状态机23的电路框图见图4所示。它由用于存储内部状态的并联的4个寄存器41、向上计算器逻辑模块(up_ogic)42和向下计算机逻辑模块(down_logic)43以及选择逻辑模块44经电路构成。寄存器41数据输入D为选择逻辑模块44的输出。其输出分别为Q和Q的方向信号QB。Q和QB同时作为向上计算器逻辑模块42和向下计算机逻辑模块43的输入。向上计算器逻辑模块42和向下计算机逻辑模块43的输出分别作为选择逻辑模块44的两组输入。选择逻辑模块44的选择控制信号为M_U。当M_U为高电平时，选择逻辑模块44将选择向上计算器逻辑模块42送来的信号作为输出；反之，当M_U为低电平时，选择逻辑模块44将选择向下计算器逻辑模块43送来的信号作为输出。
本发明通过检测开关电容压控振荡器VCO控制电压的变化，由控制模块控制开关电容的实时切换，以调节压控振荡器的中心频率，从而取得了很好的频率合成器性能。
附图说明
图1为开关电容自动调节的锁相环频率合成器结构图示。
图2为图1所示频率合成器中开关控制模块结构图示。
图3为图2所示开关控制模块中回滞比较器结构图示。
图4为图2所示开关控制模块中开关电容调节状态机结构图示。
图5为开关电容调节状态机状态转换图示。
图中标号：10为鉴频鉴相器，11为电荷泵及电流通滤波器，12为开关电容压控振荡器，13为分频器，14为开关控制模块，20为回滞比较器，21为与或门，22为异或门，23为状态机，41为寄存器，42为向上计算器逻辑模块，43为向下计算器逻辑模块，44为选择逻辑模块。
具体实施方式
图1为采用了本发明的开关电容自动调节的锁相环频率合成器结构图示。本发明应用于开关控制模块14中。开关电容自动调节频率合成器由鉴频鉴相器(PFD)10、电荷泵及低通滤波器(CP&LPF)11、开关电容压控振荡器(SC VCO)12、分频器(/N)13、和开关控制模块(switch control)14组成。普通的锁相环频率合成器没有开关控制模块14，压控振荡器通常为LC谐振结构，频率的调节由一个可变电容来实现。在开关电容压控振荡器12中，频率调节是由可变电容和开关电容阵列来完成。在一定的控制电压Vc下，压控振荡器12输出一个频率fout，此输出频率经分频器13分频后，输出为fdiv，它与参考频率fref输入到鉴频鉴相器10比较，产生频率/相位误差信号phe，此误差信号经过电荷泵及低通滤波器11后，得到新的控制电压Vc，用于修正压控振荡器12的输出频率。整个环路为一个负反馈环路。当环路达到稳定后，输出频率与参考频率满足关系：输出频率精确等于参考频率与分配器分频比N的乘积。此频率也是电路所设定的目标锁定频率。
如果压控振荡器12的输出频率偏离目标锁定频率比较大，控制电压Vc将不断上升或下降，直到超出其可调节范围。此时，在普通锁相环频率合成器中，环路将无法达到锁定状态。而在开关电容自动调节频率合成器中，开关控制模块14将根据控制电压Vc的状态增加或减少开关电容的数目，调节压控振荡器12的中心频率，从而使环路回到锁定范围。
图2是开关控制模块14的结构框图。2个带回滞的比较器20用于检测控制电压Vc。当控制电压Vc处于高、低阈值电压Vref_H、Vref_L之间时，回滞比较器20的输出为低电平，从而使开关电容调节状态机23的输入时钟无效，状态机的输出不发生变化。当控制电压Vc大于高阈值电平Vref_H时，高阈值检测比较器输出M_U为高，或门21也输出为高。从而与非门22的时钟输入有效，输出时钟到状态机23。状态机23工作，根据输入M_U，控制增加VCO的开关电容负载，使VCO的中心频率降低；当控制电压Vc小于阈值电平Vref_L时，高阈值检测比较器输出M_D为高，同样或门21输出为高。从而与非门22的时钟输入有效，输出到状态机23的时钟有效，状态机根据输入M_D控制减少VCO的开关电容负载，使VCO的中心频率升高。
图3是回滞比较器20的结构框图。控制电压Vc由于电荷泵的开关特性及锁定的瞬态过程会产生波纹，因此需要在比较器20中引入回滞以消除这些不确定性产生的开关行为。NMOS管nm1和nm2为差分输入对，PMOS管pm3的栅极与漏极连接，并与NMOS管nm1漏极相连，为其负载；PMOS管pm4的栅极与漏极连接，并与NMOS管nm2漏极相连，为其负载。PMOS管pm1的栅极和pm4的漏极相接，并接到nm2的漏极；PMOS管pm2的栅极和pm3的漏极相接，并接到nm1的漏极。这样pm1和pm2组成了交叉耦合结构，与PMOS管pm3和pm4一起产生比较器的回滞，回滞电压的大小由PMOS管pm2和pm3，或pm1和pm4的尺寸确定，并与差分对的偏转电流有关。差分对的nm1的输出连接到PMOS管pm5的栅极，差分对的nm2的输出连接到PMOS管pm6的栅极。NMOS管nm3的栅极和漏极相连，并与PMOS管pm5的漏极相连接。NMOS管nm4的栅极连接到nm3的栅极，而其漏极则与PMOS管pm6的漏极相连。PMOS管pm6的漏极与反向器31的输入相连。这样，NMOS管nm3和nm4，PMOS管pm5和pm6一起将差分对管nm1和nm2的输出转换成单端输出，此输出经反向器31转换为高低电平。
图4是开关电容调节状态机23的示意框图。当输入时钟有效时，如果M_U为高电平，则表明控制电压Vc过高，选择逻辑模块44，选择向上计数器逻辑(up_logic)42的输出，开关电容调节状态机23以向上计数器模式工作。随着输出D<3:0>的增加，开关电容压控振荡器12的中心频率将下降；如果M_U为低电平，则表明控制电压Vc过低，选择逻辑模块44选择向下计数器逻辑(down_logic)43的输出，开关电容调节状态机23以向下计数器模式工作。随着输出D<3:0>的减少，开关电容压控振荡器12的中心频率将上升。其中4个寄存器41用于存储状态机的内部状态，它们的初始状态在电路上电初始化时设定为<1000>。
图5为开关电容调节状态机23的状态转换图。向上计数器逻辑42和向下计数器逻辑43的逻辑关系可以从这个状态转换图得到。在状态转换图中，信号pwr_on表示电路上电初始化信号，此时电路状态为S8。当M_U为高电平时，状态将递加，一直到状态S16，此时如果M_U仍为高，则状态机将停在这个状态中，一直到M_D为高电平。当M_D为高电平时，状态将递减，一直到状态S0，此时如果M_D仍为高电平，则状态机将停在这个状态中，一直到M_U为高电平。
Claims (4)
1、一种锁相环频率合成器开关电容自动调节方法，其特征在于将锁相环频率合成器中的压控振荡器的LC谐振结构改为可变电容和开关电容阵列结构，同时通过检测压控振荡器的电压变化，控制开关电容负载，从而调整压控振荡器的中心频率。
2、一种锁相环频率合成器开关电容自动调节电路，其特征在于由两个带回滞的比较器(20)和用于调节开关电容的状态机(23)经电路连接组成，其中，状态机(23)有时钟输入，两个比较器(20)的输入为控制电压Vc，并分别设有高阈值电压Vref_H和低阈值电压Vref_L，它们的输出M_U和M_D为或门(21)的输入，时钟信号CLK与或门(21)的输出作为与非门(22)的两个输入；两个带回滞的比较器(20)用于检测控制电压Vc：
当控制电压Vc处于高、低阈值电压Vref_H、Vref_L之间时，两个比较器(20)的输出为低电平，从而或门(21)的输出也为低，而屏蔽与门非(22)的时钟输入CLK、与门非(22)的输出保持高电平，状态机(23)无时钟输入；当控制电压Vc大于高阈值电平Vref_H时，高阈值检测比较器输出M_U为高，或门(21)也输出为高，从而与非门(22)的时钟输入有效，输出时钟到状态机(23)，状态机(23)工作，根据输入M_U，控制增加VCO的开关电容负载，使VCO的中心频率降低；当控制电压Vc小于阈值电平Vref_L时，高阈值检测比较器输出M_D为高，同样或门(21)输出为高，从而与非门(22)的时钟输入有效，输出到状态机(23)的时钟有效，状态机(23)根据输入M_D控制减少VCO的开关电容负载，使VCO的中心频率升高。
3、根据权利要求2所述的电路，其特征在于所说的回滞比较器(20)包括一个由NMOS管nm1和nm2组成的差分输入对，PMOS管pm3的栅极与漏极连接，并与NMOS管nm1漏极相连，为其负载；PMOS管pm4的栅极与漏极连接，并与NMOS管nm2漏极相连，为其负载。PMOS管pm1的栅极和pm4的漏极相接，并接到nm2的漏极；PMOS管pm2的栅极和pm3的漏极相接，并接到nm1的漏极，这样pm1和pm2组成了交叉耦合结构，与PMOS管pm3和pm4一起产生比较器的回滞，回滞电压的大小由PMOS管pm2和pm3，或pm1和pm4的尺寸确定，并与差分对的偏转电流有关；差分对的nm1的输出连接到PMOS管pm5的栅极，差分对的nm2的输出连接到PMOS管pm6的栅极；NMOS管nm3的栅极和漏极相连，并与PMOS管pm5的漏极相连接；NMOS管nm4的栅极连接到nm3的栅极，而其漏极则与PMOS管pm6的漏极相连；PMOS管pm6的漏极与反向器(31)的输入相连；这样，NMOS管nm3和nm4，PMOS管pm5和pm6一起将差分对管nm1和nm2的输出转换成单端输出，此输出经反向器(31)转换为高低电平。
4、根据权利要求2所述的电路，其特征在于所说的状态机(23)由用于存储内部状态的并联的4个寄存器(41)、向上计算器逻辑模块(42)和向下计算机逻辑模块(43)以及选择逻辑模块(44)经电路连接构成；寄存器(41)数据输入D为选择逻辑模块(44)的输出，其输出分别为Q和Q的方向信号QB，Q和QB同时作为向上计算器逻辑模块(42)和向下计算机逻辑模块43的输入；向上计算器逻辑模块(42)和向下计算机逻辑模块(43)的输出分别作为选择逻辑模块(44)的两组输入，选择逻辑模块(44)的选择控制信号为M_U；当M_U为高电平时，选择逻辑模块(44)将选择向上计算器逻辑模块(42)送来的信号作为输出；反之，当M_U为低电平时，选择逻辑模块(44)将选择向下计算器逻辑模块(43)送来的信号作为输出。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090304 |