CN102204096A - 使用改进式时钟门控单元的系统及方法 - Google Patents

使用改进式时钟门控单元的系统及方法 Download PDF

Info

Publication number
CN102204096A
CN102204096A CN2009801434522A CN200980143452A CN102204096A CN 102204096 A CN102204096 A CN 102204096A CN 2009801434522 A CN2009801434522 A CN 2009801434522A CN 200980143452 A CN200980143452 A CN 200980143452A CN 102204096 A CN102204096 A CN 102204096A
Authority
CN
China
Prior art keywords
circuit
clock
gating unit
clock gating
unit according
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2009801434522A
Other languages
English (en)
Other versions
CN102204096B (zh
Inventor
阿尼梅什·达塔
马丁·圣劳伦特
伐鲁恩·维尔马
普拉亚格·B·帕特尔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of CN102204096A publication Critical patent/CN102204096A/zh
Application granted granted Critical
Publication of CN102204096B publication Critical patent/CN102204096B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356086—Bistable circuits with additional means for controlling the main nodes

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Electronic Switches (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

本发明提供一种时钟门控单元，其包含与输入启用逻辑及输出逻辑电路连通的锁存器，其中所述锁存器包括位于所述输出逻辑电路的输入节点处的上拉电路及/或下拉电路，以及在启用所述时钟门控单元时防止所述上拉电路及/或所述下拉电路对所述输出逻辑电路输入节点过早充电或放电的电路。

Description

使用改进式时钟门控单元的系统及方法
技术领域
本描述大体上涉及时钟门控单元，且更具体地说，涉及具有处置缓慢上升或缓慢下降的时钟边沿的经改进能力的时钟门控单元。
背景技术
图1为常规时钟门控单元(CGC)100的说明。在许多应用中使用CGC以通过暂停未在使用的电路中的计算来停止将时钟信号传播到所述未在使用的电路以减少动态功率。举例来说，在包括MP3功能性及电话功能性的手持式装置中，当用户正在播放MP3文件但不使用电话时，可使用一个或一个以上CGC来防止时钟传播到处理器的在电话功能性闲置时未使用的部分(以及传播到其它芯片)。不接收时钟的部分使用少得多的功率，以使得电池寿命得以延长。此外，非门控时钟信号自身具有高有效性因数，从而使其成为动态功率使用的主要来源。
CGC 100具有时钟输入及启用输入。全局时钟源为时钟输入，且其标记为Clk_in。CGC(例如CGC 100)可包括任何数目个启用输入，所述启用输入的实例可包括时钟启用(Clk_en)及在电路的扫描测试期间启动时钟的扫描启用(test_en)。图1展示典型CGC标准单元电路的一般框图，所述电路包括有效低锁存器101、两输入AND门102及启用逻辑103。CGC 100的输出为Clk，其为门控时钟脉冲。
在较低电压下，Clk_in的边沿速率可变得显著降级且最终导致CGC 100的功能故障。图2为根据CGC 100的设计而配置的CGC 150的更详细视图的说明，且图3说明在一些操作期间CGC 150的关键节点的时序图。图3展示有效低锁存器101尤其包括反相器链(即，反相器107及108)及下拉堆叠(即，NMOS晶体管104及106)。当启用有效低锁存器101(由test_en信号或Clk_en信号启用)时，在锁存器101的透明阶段期间最初将pn1节点设定为逻辑1。在此条件下，CGC 150将输入Clk_in信号传递到输出Clk。最初，Clk_in处于逻辑0，因此pn2节点处于逻辑1。对于缓慢上升的输入Clk_in信号，在内部缓冲的Clk_net节点处的电压可快速上升，甚至在Clk_in中途上升到Vdd/2(其中Vdd为系统电源)之前上升，进而接通pn1节点的下拉NFET 104(图2)。这是不合意的。其产生竞态条件且为pn1节点提供放电路径，直到输入Clk_in信号传播到输出端且切断反馈下拉NFET 105为止。如图3中所展示，pn1节点电压可在复原为逻辑1之前瞬间降落。pn1节点处的电压降落导致在芯片的低电压操作下的功能故障。
CGC不限于使用有效低锁存器。举例来说，图4为在输出端处使用有效高锁存器及OR门的常规CGC 400的说明。CGC 400基本上为双重CGC 100。潜在的功能故障可在pn1节点的过早充电发生(与图1的CGC 100的过早放电问题相反)时在图400的基于有效高锁存器的CGC 200中的较慢Clk_in转变期间发生。
提防上文所描述的功能故障的现有技术解决方案包括超裕度设计时钟树以维持低电压操作期间的良好边沿速率或减慢许多制造部件。然而，超裕度设计时钟树是以燃烧更多动态功率及较短电池寿命为代价而进行的。另一解决方案是扩大CGC的输出逻辑的规模以将输入时钟信号快速传播到输出节点。按照惯例在用于通用时钟门控的工业中遵循此方法，但其代价为增加输出逻辑所需的面积，从而燃烧由增加的面积引起的更多动态功率。此外，所述扩大输出逻辑的规模还增加启用逻辑的设置时间，这通常为对于任何高性能系统(例如，处理器及DSP核心)的重要约束。
发明内容
本发明的各种实施例将防护电路添加到常规CGC架构，所述防护电路防止输出逻辑门的输入节点(例如，图1及图2的pn1)过早放电。在一个实例实施例中，将额外晶体管放置于所述输出逻辑门的所述输入节点与接地之间。将与启用电路连通的反相器放置于所述额外晶体管的栅极处。当所述CGC经启用且正接收上升时钟边沿时，所述输出逻辑门的所述输入节点未放电。所述布置可防止所述CGC的操作模式中的故障。
在另一实例中，所述常规CGC架构的反馈回路经修改以使得其不包括NAND门的输出，而是包括从所述NAND门的输入节点取得的反相信号。还将额外晶体管添加到所述反馈回路。新反馈布置使所述NAND门的所述输入节点避免在缓慢上升边沿期间放电。在另外其它实例中，实施例还将防护电路添加到基于有效高锁存器的CGC以防止输入节点(例如，图4的pn1)的过早充电。
各种实施例减小或消除功能故障的范围，即使在较低电压操作下也是如此。一些实施例还抑制内部节点中的大量噪声，所述噪声可能在其它相邻电路中以其它方式引发故障。一些实施例的其它益处包括实质功率节省以及经改进的时序。因此，一些实施例可在较高全局频率下操作及/或允许给定CGC驱动较大负载。
前述内容已相当广泛地概述了本发明的特征及技术优点，以便可更好地理解以下具体实施方式。下文将描述形成本发明的权利要求书的标的物的额外特征及优点。所属领域的技术人员应了解，所揭示的概念及特定实施例可易于用作修改或设计用于执行本发明的相同目的的其它结构的基础。所属领域的技术人员还应认识到，所述等效构造并不偏离如在所附权利要求书中阐述的本发明的技术。当结合附图考虑时，将从以下描述更好地理解认为是本发明所特有的新颖特征(关于其组织及操作方法两者)连同其它目标及优点。然而，应明确理解，仅出于说明及描述的目的而提供所述图式中的每一者，且其并不希望作为本发明的限制的定义。
附图说明
为了更完整地理解本发明，现参考结合附图进行的以下描述。
图1为常规时钟门控单元的说明。
图2为图1的CGC的更详细视图的说明。
图3说明在特定操作模式期间图1的CGC的关键节点的模拟时序图。
图4为在输出端处使用有效高锁存器及OR门的常规CGC的说明。
图5为展示可有利地使用本发明的实施例的示范性无线通信系统的框图。
图6为根据本发明的一个实施例改编的示范性CGC的说明。
图7为图6的CGC的模拟时序图，且其展示其中的关键节点的电压。
图8为根据本发明的一个实施例改编的示范性CGC的说明。
图9说明在一些操作期间图1的CGC的关键节点的模拟时序图。
图10为根据本发明的一个实施例改编的示范性CGC的说明。
图11为根据本发明的一个实施例改编的示范性CGC的说明。
图12为根据本发明的一个实施例改编的示范性过程的说明。
具体实施方式
图5展示可有利地使用本发明的实施例的示范性无线通信系统500。出于说明的目的，图5展示三个远程单元520、530及540以及两个基站550、560。将认识到，常规无线通信系统可具有更多的远程单元及基站。远程单元520、530及540可包括多种时钟门控单元中的任一者。远程单元520、530及540还可包括多种其它组件中的任一者，例如模/数转换器(ADC)、数/模转换器(DAC)、处理器、德耳塔-西格玛数据转换器及其类似者。本发明的实施例可用于各种组件中，且尤其用于同步电路(例如处理器、DAC、ADC及其类似者)中。图5展示从基站550、560到远程单元520、530及540的前向链路信号580及从远程单元520、530及540到基站550、560的反向链路信号590。
大体来说，远程单元可包括蜂窝电话、手持式个人通信系统(PCS)单元、例如个人数据助理等便携式数据单元、例如仪表读取设备等固定位置数据单元及/或其类似者。在图5中，远程单元520经展示为移动电话，远程单元530经展示为便携式计算机，且远程单元540经展示为无线本地回路系统中的固定位置远程单元。基站550、560可为多种无线基站中的任一者，包括(例如)蜂窝式电话基站、无线网络接入点(例如，符合IEEE 802.11的接入点)及其类似者。尽管图5说明根据本发明的教示的远程单元，但本发明不限于这些示范性所说明单元。
图6为根据本发明的一个实施例改编的示范性CGC 600的说明。CGC 600具有类似于CGC 100的架构的架构，但CGC 600添加有防止pn1节点在缓慢上升时钟边沿期间放电的电路601。额外电路601包括最小尺寸的反相器602，所述反相器驱动pn1节点的下拉堆叠中的NFET 603。在此实例实施例中，“最小尺寸”指代具有约120nm的宽度的反相器；然而，并非如此限制实施例的范围，因为给定应用可使用任何合适尺寸的反相器。
图7为(图6的)CGC 600的模拟时序图，且其展示其中的关键节点的电压。在锁存器的透明阶段期间，最初将pn1节点设定为逻辑1。在此条件下，CGC 600仅将输入Clk_in信号传递到输出Clk。而且，最初，Clk_in信号处于逻辑0，因此pn2节点处于逻辑1。
即使对于缓慢上升的输入Clk_in信号，在内部缓冲的Clk_net节点也快速升高(在Clk_in中途上升到Vdd/2之前)，且接通pn1节点的下拉NFET 604。当pn1节点处于逻辑1时，反相器602及反馈NFET 603停止pn1节点的放电。换句话说，当启用CGC 600时，电路601使节点pn1避免放电。因此，pn1节点并未展现过早的电压降落。
图6的实施例的一个优点为其允许对输出逻辑门607进行一定程度的尺寸缩减，这减小Clk_in的电容负载，进而整体减小CGC 600的动态切换功率。通过一个估计，输出逻辑门607可经尺寸缩减多达百分之四十。因此，所提议的设计还补偿pn1节点的归因于额外(最小尺寸)反相器602连接引起的任何增加的电容负载。CGC 600的设计有助于减少对低电压操作的功能可靠性关注，进而使低电压操作为可能的。在低电压操作可用的情况下，给定芯片的功率消耗及电池寿命可得以有效地增强。此外，对于同一电压，各种实施例允许使用较大的扇出负载，进而减少大系统中的CGC的总数目，从而节省实质面积及功率耗散。
图8为根据本发明的一个实施例改编的示范性CGC 800的说明。CGC 800包括额外PMOS晶体管802及反相器801。CGC 800的架构还具有尤其包括来自反相器801的输出(在此情况下为节点pn2)及额外PMOS晶体管802的反馈回路。在锁存器的有效阶段期间，Clk_in处于逻辑0，且由“en”逻辑经由传输门804来驱动pn1节点。当Clk_in处于逻辑1时，传输门804为断开的，且通过上拉电路(其包括装置802及805)或下拉电路(其包括装置806及807)来驱动pn1节点。在CGC 800中，反馈装置802及807各自由反相器输出而非由NAND 803的输出驱动。
在CGC 800的配置中，当Clk_in从逻辑0转变为逻辑1时，只要节点pn1的状态得以维持，节点pn2便不改变其状态。具体地说，反相器801及由装置802及805到807形成的反相器充当交叉耦合反相器电路，其中一个反相器将节点pn1作为输入且将节点pn2作为输出，而另一反相器将节点pn2作为输入且将节点pn1作为输出。在锁存器的状态保持阶段中(当Clk_in处于逻辑1时)，交叉耦合反相器起作用以保留节点pn1及pn2的状态，从而防止在Clk_in转变期间节点pn1的过早充电或放电。在有效阶段中(当Clk_in处于逻辑0时)，断开反馈回路以允许数据经由锁存器传播，且不保留pn1及pn2的状态。类似于(图6的)CGC 600，CGC 800允许使用经尺寸缩减的输出逻辑门803。
图6及图8的实施例还保护免于可在经由CGC传递下降时钟边沿时出现的另一故障模式。图9为展示可出现于常规CGC(例如图1及图2中所展示的CGC)中的故障模式的模拟时序图。图9展示在Clk_in以缓慢的转变速率下降时，Clk_net在短时间之后跟随Clk，且节点pn2从逻辑0缓慢改变为逻辑1。在转变期间，当下拉堆叠中的晶体管104及106(图2)均接通时存在时序窗，进而使节点pn1放电。(图6的)CGC 600通过使用额外晶体管603切断放电路径来防止节点pn1的放电，在操作期间额外晶体管603保持断开。(图8的)CGC 800通过使用反相器801切断放电路径从而将下拉装置807驱动到断开状态来以类似方式防止节点pn1的放电。
上文所描述的图6及图8的实施例包括供在基于有效低锁存器的CGC中使用的解决方案。实施例的范围还包括供在基于有效高锁存器的CGC(其通常经描述为双重基于有效低锁存器的CGC)中使用的解决方案。图10为根据本发明的一个实施例改编的示范性CGC 1000的说明。系统1000为图6的实施例的基于有效高锁存器的等效物。大体来说，CGC 1000防止晶体管1003及1005对节点pn1过早地进行充电。在下降时钟边沿期间，节点pn1及pn2均开始于逻辑0。当节点pn2处于逻辑0时，晶体管1003为接通的。当Clk_in开始下降时，在到晶体管1005的输入处的经内部缓冲的信号比节点pn1或pn2快得多地转为逻辑0，进而在节点pn1及pn2改变之前接通晶体管1005。
防护电路1001包括反相器1002及晶体管1004。只要节点pn1保持于逻辑0，反相器1002的输出便为逻辑1，其断开晶体管1004。由于晶体管1004与晶体管1003及1005串联，因此在缓慢下降的时钟边沿期间节点pn1不被过早地充电到Vdd。
应注意，对于基于有效高锁存器的CGC(例如CGC 1000)来说，其启用逻辑通常也为双重基于有效低锁存器的CGC的启用逻辑。举例来说，可在图10及图11中所展示的实施例中使用的一种类型的启用逻辑包括NOR门。
图11为根据本发明的一个实施例改编的示范性CGC 1100的说明。系统1100为图8的实施例的基于有效高锁存器的等效物。系统1100使用交叉耦合反相器结构以在Clk_in从1下降到0时保留节点pn1及pn2的状态。当Clk_in从逻辑1转变为逻辑0时，只要节点pn1的状态得以维持，节点pn2便不改变其状态。具体地说，反相器1101及由装置1102及1105到1107形成的反相器充当交叉耦合反相器电路。在锁存器的状态保持阶段中(当Clk_in处于逻辑0时)，交叉耦合反相器起作用以保留节点pn1及pn2的状态。在CGC 1100中，通过防止在Clk_in转变期间的过早充电或放电来保留节点pn1的状态。在有效阶段中(当Clk_in处于逻辑1时)，反馈回路因为装置1102及1106断开而断开以允许数据经由锁存器传播。
本发明的各种实施例提供胜于现有技术的优点。举例来说，相对于图1及图2的现有技术系统，可使用图6、图8、图10及图11的系统实现显著功率节省。在一些实施例中，所提议的额外电路可增加可在输出逻辑中实现以减小Clk路径的电容负载的尺寸缩减的程度。此外，输入电路上的经减小的电容负载还可改进启用逻辑的设置时间。随着设置时间减少，工程师的选项增加，因为可选择较高频率的时钟来用于系统中。
本发明的一些实施例包括用于改进式CGC的使用的方法。在一个实例中，通过包括一个或一个以上CGC(例如(图6的)CGC 600或(图8的)CGC 800)的芯片来执行所述方法。图12为根据本发明的一个实施例改编的示范性过程1200的说明。
在框1201中，通过断言启用逻辑来启用时钟门控单元。在许多实施例中，存在两个或两个以上启用输入，例如时钟启用及测试启用。然而，实施例的范围并不受启用输入的数目限制。
在框1202中，在时钟输入处施加具有边沿的时钟信号。所述边沿可为下降边沿或上升边沿，且时钟信号将通常包括上升边沿及下降边沿的交替模式。由于CGC经启用，因此应将输入时钟信号传播经由CGC且传播到其它电路中。
在框1203中，防护电路防止输出逻辑电路的输入节点在时钟边沿期间过早放电或充电。举例来说，图6及图8的CGC两者均防止下拉晶体管过早地使节点pn1(其为输出NAND门的一个输入节点)放电。此外，图10及图11的CGC防止上拉晶体管过早地对节点pn1进行充电。
尽管过程1200被展示为一系列离散步骤，但实施例的范围并非受到如此限制。各种实施例可添加、省略、修改或重新布置一个或一个以上框。举例来说，一些实施例可以每一时钟周期或甚至以时钟的每一边沿来重复框1202到1203。此外，一些实施例包括将时钟信号传播到各种计算电路，进而允许那些计算电路处于操作模式中。
尽管已阐述了特定电路，但所属领域的技术人员将了解，实践本发明并非需要所有所揭示的电路。此外，尚未描述某些众所周知的电路以维持集中于本发明。类似地，尽管描述在某些位置中提及逻辑“0”及逻辑“1”，但所属领域的技术人员了解，可在不影响本发明的操作的情况下切换逻辑值，同时相应地调整电路的剩余部分。
尽管已详细描述了本发明及其优点，但应理解，可在不脱离如所附权利要求书所界定的本发明的技术的情况下在其中进行各种改变、替代及变更。此外，本申请案的范围不希望被限定于说明书中所描述的过程、机器、制造、物质组成、手段、方法及步骤的特定实施例。如所属领域的技术人员将容易从本发明中了解，可根据本发明利用目前现存或稍后将开发的执行与本文中所描述的对应实施例大体上相同的功能或实现与其大体上相同的结果的过程、机器、制造、物质组成、手段、方法或步骤。因此，所附权利要求书既定在其范围内包括所述过程、机器、制造、物质组成、手段、方法或步骤。

Claims (26)

1.一种时钟门控单元，其包含：
与启用逻辑及输出逻辑电路连通的锁存器，其中所述锁存器包括：
第一电路，其位于所述输出逻辑电路的输入节点处且与系统电源及接地中的一者或一者以上连通；及
防护电路，其防止所述第一电路在时钟边沿期间对所述输出逻辑电路输入节点的过早电压改变。
2.根据权利要求1所述的时钟门控单元，其中所述第一电路包含选自由以下各项组成的列表的项目：
下拉电路；及
上拉电路。
3.根据权利要求1所述的时钟门控单元，其中所述过早电压改变包含选自由以下各项组成的列表的项目：
充电；及
放电。
4.根据权利要求1所述的时钟门控单元，其中所述防护电路包含：
反相器，其位于所述输出逻辑电路输入节点与所述第一电路之间且在时钟边沿期间被断开。
5.根据权利要求1所述的时钟门控单元，其中所述第一电路处于反馈回路中，所述反馈回路包括所述输出逻辑电路的输入节点。
6.根据权利要求1所述的时钟门控单元，其中所述反馈回路包括交叉耦合反相器结构，所述交叉耦合反相器结构保留所述输出逻辑电路的所述输入节点及控制所述第一电路中的装置的状态的节点的状态。
7.根据权利要求1所述的时钟门控单元，其进一步包含时钟输入，随后为一个或一个以上反相器，所述一个或一个以上反相器将时钟输入信号传播到所述第一电路中的晶体管的控制端子，其中所述晶体管的所述控制端子处的电压在所述时钟输入信号达到电平Vdd/2之前改变为接通所述晶体管的逻辑值，其中Vdd为所述时钟门控单元的系统电压。
8.根据权利要求1所述的时钟门控单元，其中所述锁存器包含选自由以下各项组成的列表的项目：
有效低锁存器；及
有效高锁存器。
9.根据权利要求1所述的时钟门控单元，其中所述输出逻辑电路包含选自由以下各项组成的列表的项目：
AND门；及
OR门。
10.根据权利要求9所述的时钟门控单元，其中所述AND门包括NAND门，所述NAND门的输出被馈送到反相器。
11.根据权利要求9所述的时钟门控单元，其中所述OR门包括NOR门，所述NOR门的输出被馈送到反相器。
12.一种用于操作时钟门控单元的方法，所述时钟门控单元包括启用控制逻辑输入、时钟输入、输出逻辑门、位于所述输出逻辑门的输入节点处且与系统电源及接地中的一者或一者以上连通的第一电路及与所述第一电路连通的防护电路，所述方法包含：
使用所述启用控制逻辑来启用所述时钟门控单元；
在所述时钟输入处施加具有边沿的时钟输入信号；及
使用所述防护电路来防止所述第一电路在所述时钟输入信号的所述边沿期间过早地改变所述输出逻辑门的所述输入节点的电压电平。
13.根据权利要求12所述的方法，其中所述防护电路防止所述第一电路过早地对所述输出逻辑门的所述输入节点进行充电。
14.根据权利要求12所述的方法，其中所述防护电路防止所述第一电路过早地使所述输出逻辑门的所述输入节点放电。
15.根据权利要求12所述的方法，其进一步包含：
将所述时钟信号从所述时钟门控单元传播到一个或一个以上计算电路。
16.根据权利要求12所述的方法，其中施加时钟输入信号包含：
在所述时钟输入处施加包括交替的上升边沿及下降边沿的信号。
17.一种时钟门控单元，其包含：
锁存器，其与启用逻辑连通；
时钟输入，其与所述锁存器连通且与输出逻辑电路的第一输入节点连通，所述输出逻辑电路包括与所述锁存器中的第一电路连通的第二输入节点，所述第一电路与系统电源及接地中的一者或一者以上连通；及
防护电路，其与所述第二输入节点连通，防止所述第一电路在时钟信号的边沿期间过早地改变所述第二输入节点的电压电平，所述时钟信号是在所述时钟输入处接收的。
18.根据权利要求17所述的时钟门控单元，其中所述防护电路防止所述第一电路过早地对所述第二输入节点进行充电。
19.根据权利要求17所述的时钟门控单元，其中所述防护电路防止所述第一电路过早地使所述第二输入节点放电。
20.根据权利要求14所述的时钟门控单元，其中所述防护电路包含：
反相器，其经布置以使得所述反相器的输入处于所述第二输入节点处，且所述反相器的输出处于所述第一电路中的晶体管的控制端子处。
21.根据权利要求17所述的时钟门控单元，其中所述输出逻辑电路的输出处于具有下拉电路或上拉电路的反馈回路中。
22.根据权利要求17所述的时钟门控单元，其中所述第二输入节点对反相器进行馈送，所述反相器的所述输出控制所述第一电路中的一个或一个以上晶体管，且其中所述反相器及所述第一电路形成交叉耦合反相器结构，所述交叉耦合反相器结构在所述时钟信号的所述边沿期间保留所述第二输入节点的状态。
23.根据权利要求17所述的时钟门控单元，其中在所述启用逻辑启用所述时钟门控单元时，所述输出逻辑电路传播反相时钟信号。
24.根据权利要求17所述的时钟门控单元，其中所述输出逻辑电路包含NAND门，所述时钟门控单元进一步包含跟随所述NAND门之后的反相器。
25.根据权利要求17所述的时钟门控单元，其中所述输出逻辑电路包含NOR门，所述时钟门控单元进一步包含跟随所述NOR门之后的反相器。
26.根据权利要求17所述的时钟门控单元，其中所述第一电路包含：
一系列晶体管，其与接地及系统电源连通，所述第二输入节点布置于所述系列晶体管内。
CN200980143452.2A 2008-10-30 2009-10-29 使用改进式时钟门控单元的系统及方法 Active CN102204096B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/261,428 US8030982B2 (en) 2008-10-30 2008-10-30 Systems and methods using improved clock gating cells
US12/261,428 2008-10-30
PCT/US2009/062489 WO2010059359A1 (en) 2008-10-30 2009-10-29 Systems and methods using improved clock gating cells

Publications (2)

Publication Number Publication Date
CN102204096A true CN102204096A (zh) 2011-09-28
CN102204096B CN102204096B (zh) 2014-11-05

Family

ID=41446201

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200980143452.2A Active CN102204096B (zh) 2008-10-30 2009-10-29 使用改进式时钟门控单元的系统及方法

Country Status (7)

Country Link
US (1) US8030982B2 (zh)
EP (1) EP2342822A1 (zh)
JP (1) JP5175399B2 (zh)
KR (1) KR101255585B1 (zh)
CN (1) CN102204096B (zh)
TW (1) TW201032020A (zh)
WO (1) WO2010059359A1 (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014043856A1 (en) * 2012-09-19 2014-03-27 Qualcomm Incoporated Clock gating circuit for reducing dynamic power
CN104104377A (zh) * 2013-04-01 2014-10-15 联发科技（新加坡）私人有限公司 时钟门控电路
CN104702263A (zh) * 2013-12-10 2015-06-10 台湾积体电路制造股份有限公司 低功率内部时钟门控单元和方法
CN107112993A (zh) * 2015-01-15 2017-08-29 高通股份有限公司 具有低面积、低功率和低设立时间的时钟门控单元
CN110710107A (zh) * 2017-06-05 2020-01-17 高通股份有限公司 用于减小时钟闭锁引起的电压下降的装置和方法
WO2023056640A1 (zh) * 2021-10-09 2023-04-13 华为技术有限公司 锁存器、触发器及芯片

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101848042B1 (ko) * 2011-04-22 2018-04-11 삼성전자주식회사 클록 게이티드 회로 및 그것을 포함하는 디지털 시스템
US8975949B2 (en) 2013-03-14 2015-03-10 Samsung Electronics Co., Ltd. Integrated clock gater (ICG) using clock cascode complimentary switch logic
US20160077544A1 (en) * 2014-09-17 2016-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Clock gating circuits and circuit arrangements including clock gating circuits
KR102204597B1 (ko) * 2014-11-19 2021-01-19 삼성전자주식회사 반도체 장치
US10230373B2 (en) 2015-04-27 2019-03-12 Samsung Electronics Co., Ltd. Clock gating circuit
US10581410B2 (en) 2015-09-10 2020-03-03 Samsung Electronics Co., Ltd High speed domino-based flip flop
US9564897B1 (en) 2015-10-06 2017-02-07 Samsung Electronics Co., Ltd Apparatus for low power high speed integrated clock gating cell
US9979394B2 (en) * 2016-02-16 2018-05-22 Qualcomm Incorporated Pulse-generator
KR102465497B1 (ko) * 2016-04-28 2022-11-09 삼성전자주식회사 반도체 회로
US10298235B2 (en) 2017-04-02 2019-05-21 Samsung Electronics Co., Ltd. Low power integrated clock gating cell using controlled inverted clock
JP2019103013A (ja) 2017-12-05 2019-06-24 ルネサスエレクトロニクス株式会社 半導体装置及びその再構成制御方法
KR102640502B1 (ko) * 2018-12-13 2024-02-26 삼성전자주식회사 반도체 회로 및 반도체 회로의 레이아웃 시스템
US10819342B2 (en) 2018-12-20 2020-10-27 Samsung Electronics Co., Ltd. Low-power low-setup integrated clock gating cell with complex enable selection
US10784864B1 (en) 2019-03-13 2020-09-22 Samsung Electronics Co., Ltd. Low power integrated clock gating system and method
US10996709B2 (en) * 2019-08-30 2021-05-04 Intel Corporation Low power clock gate circuit
KR20210051520A (ko) 2019-10-30 2021-05-10 삼성전자주식회사 저전력을 갖는 클락 게이팅 셀 및 이를 포함하는 집적 회로
US11545965B2 (en) * 2020-01-17 2023-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Clock gating circuit and method of operating the same
US20230043523A1 (en) * 2020-01-29 2023-02-09 Sony Semiconductor Solutions Corporation Clock enabler circuit

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200620831A (en) * 2004-11-05 2006-06-16 Samsung Electronics Co Ltd Gated clock logic circuit

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3528413B2 (ja) 1996-04-19 2004-05-17 ソニー株式会社 関数クロック発生回路並びにそれを用いたイネーブル機能付きｄ型フリップフロップおよび記憶回路
US6023179A (en) * 1997-06-04 2000-02-08 Sun Microsystems, Inc. Method of implementing a scan flip-flop using an edge-triggered staticized dynamic flip-flop
JP3614125B2 (ja) * 2000-10-23 2005-01-26 三星電子株式会社 Ｃｐフリップフロップ
JP2002300010A (ja) * 2001-03-29 2002-10-11 Toshiba Corp 半導体記憶保持装置
JP3842691B2 (ja) * 2002-05-13 2006-11-08 株式会社東芝 半導体集積回路
KR20050099259A (ko) * 2004-04-09 2005-10-13 삼성전자주식회사 고속 플립플롭들 및 이를 이용한 복합 게이트들
JP5023652B2 (ja) * 2006-10-17 2012-09-12 日本電気株式会社 回路生成システム、回路生成方法及び回路生成プログラム
KR100853649B1 (ko) * 2007-04-02 2008-08-25 삼성전자주식회사 레벨 컨버팅 기능을 포함하는 클럭-게이티드 래치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200620831A (en) * 2004-11-05 2006-06-16 Samsung Electronics Co Ltd Gated clock logic circuit

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014043856A1 (en) * 2012-09-19 2014-03-27 Qualcomm Incoporated Clock gating circuit for reducing dynamic power
CN104104377A (zh) * 2013-04-01 2014-10-15 联发科技（新加坡）私人有限公司 时钟门控电路
CN104104377B (zh) * 2013-04-01 2017-12-12 联发科技（新加坡）私人有限公司 时钟门控电路
CN107911104A (zh) * 2013-04-01 2018-04-13 联发科技（新加坡）私人有限公司 时钟门控电路
CN107911104B (zh) * 2013-04-01 2021-08-10 联发科技（新加坡）私人有限公司 时钟门控电路
CN104702263A (zh) * 2013-12-10 2015-06-10 台湾积体电路制造股份有限公司 低功率内部时钟门控单元和方法
CN104702263B (zh) * 2013-12-10 2017-10-27 台湾积体电路制造股份有限公司 低功率内部时钟门控单元和方法
CN107112993A (zh) * 2015-01-15 2017-08-29 高通股份有限公司 具有低面积、低功率和低设立时间的时钟门控单元
CN107112993B (zh) * 2015-01-15 2020-12-15 高通股份有限公司 具有低面积、低功率和低设立时间的时钟门控单元
CN110710107A (zh) * 2017-06-05 2020-01-17 高通股份有限公司 用于减小时钟闭锁引起的电压下降的装置和方法
CN110710107B (zh) * 2017-06-05 2023-05-16 高通股份有限公司 用于减小时钟闭锁引起的电压下降的装置和方法
WO2023056640A1 (zh) * 2021-10-09 2023-04-13 华为技术有限公司 锁存器、触发器及芯片

Also Published As

Publication number Publication date
KR20110089328A (ko) 2011-08-05
EP2342822A1 (en) 2011-07-13
TW201032020A (en) 2010-09-01
CN102204096B (zh) 2014-11-05
US8030982B2 (en) 2011-10-04
JP5175399B2 (ja) 2013-04-03
WO2010059359A1 (en) 2010-05-27
US20100109747A1 (en) 2010-05-06
JP2012507953A (ja) 2012-03-29
KR101255585B1 (ko) 2013-04-16

Similar Documents

Publication Publication Date Title
CN102204096B (zh) 使用改进式时钟门控单元的系统及方法
CN103684355B (zh) 门控时钟锁存器、其操作方法和采用其的集成电路
US7443218B2 (en) Semiconductor integrated circuit with pulsed clock data latch
CN104769841A (zh) 用于降低动态功率的时钟门控电路
US9876486B2 (en) Clock gated flip-flop
CN101459427A (zh) 以甚高频工作的双模预分频器电路
CN101636905B (zh) 控制电压摆动的电路装置和方法
WO2020033064A1 (en) Low-power clock gate circuit
US8519743B2 (en) Semiconductor integrated circuit
CN105897242B (zh) 用于减少睡眠状态泄漏电流的电路和方法
CN104836568A (zh) 半导体电路及其操作方法
US7202700B2 (en) Semiconductor device which exhibits high-speed performance and low power consumption
CN111462789B (zh) 用于减少漏电流的装置及方法
US8207755B1 (en) Low leakage power detection circuit
US7795917B2 (en) High-speed buffer circuit, system and method
JPH05347554A (ja) Ｃｍｏｓ可変分周回路
Li et al. A transmission gate flip-flop based on dual-threshold CMOS techniques
US7882370B2 (en) Static pulsed bus circuit and method having dynamic power supply rail selection
Tokumasu et al. A new reduced clock-swing flip-flop: NAND-type keeper flip-flop (NDKFF)
US6459302B2 (en) D-FF circuit
Palumbo et al. Design guidelines for high-speed transmission-gate latches: analysis and comparison
Wu et al. Low-power Near-threshold MOS current mode logic with Power-Gating Techniques
JP3178609B2 (ja) スタティック型ｃｍｏｓフリップフロップ回路
Mann et al. Power Gated ECRL Adiabatic Logic Based Optimized Two-Input Multiplexer
Jiang et al. Physical Implementation and Testing of Low-Power Adiabatic Flip-Flops with Energy-Recycling Pads

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant