CN104702263A - 低功率内部时钟门控单元和方法 - Google Patents

低功率内部时钟门控单元和方法 Download PDF

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CN104702263A CN201410507544.7A CN201410507544A CN104702263A CN 104702263 A CN104702263 A CN 104702263A CN 201410507544 A CN201410507544 A CN 201410507544A CN 104702263 A CN104702263 A CN 104702263A
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Abstract

本发明提供了一种电路，包括：时钟触发块和逻辑电路。逻辑电路配置为基于逻辑电路接收的使能信号的逻辑电平而将信号输出至时钟触发块。时钟触发块配置为响应于时钟触发块接收的时钟信号和从逻辑电路接收的信号而输出输出信号。本发明还涉及低功率内部时钟门控单元和方法。

Description

低功率内部时钟门控单元和方法
相关申请的交叉引用
本申请要求2013年12月10日提交的美国临时专利申请第61/913,986号的优先权，其全部内容结合于此作为参考。
技术领域
本发明涉及低功率内部时钟门控单元和方法。
背景技术
公开的电路和方法涉及集成电路。更具体地，公开的电路和方法涉及用于集成电路的时钟门控单元。时钟门控单元通常包括在许多片上系统(“SOC”)结构中，以降低系统消耗的电量。然而，许多传统的时钟门控单元效率低且它们本身消耗相当大的功率。
发明内容
为了解决现有技术中的问题，本发明提供了一种电路，包括：时钟触发块，配置为接收时钟信号；以及逻辑电路，配置为基于所述逻辑电路处接收的使能信号的逻辑电平而将信号输出至所述时钟触发块；其中，所述时钟触发块配置为响应于所述时钟信号和从所述逻辑电路接收的信号而输出输出信号。
在上述电路中，其中，所述时钟触发块包括具有第一输入端和第二输入端的逻辑门，所述第一输入端配置为接收所述时钟信号，并且所述第二输入端配置为接收从所述逻辑电路输出的信号。
在上述电路中，其中，所述时钟触发块包括具有第一输入端和第二输入端的逻辑门，所述第一输入端配置为接收所述时钟信号，并且所述第二输入端配置为接收从所述逻辑电路输出的信号；其中，逻辑块包括AND-OR-反相逻辑和OR-AND-反相逻辑中的一种。
在上述电路中，其中，所述时钟触发块包括具有第一输入端和第二输入端的逻辑门，所述第一输入端配置为接收所述时钟信号，并且所述第二输入端配置为接收从所述逻辑电路输出的信号；其中，所述逻辑门包括：第一输入端，连接至所述时钟触发块的输出端，第二输入端，配置为接收所述使能信号的逻辑电平，第三输入端，配置为接收所述时钟信号，以及第四输入端，连接至反相器的输出端。
在上述电路中，其中，所述时钟触发块包括具有第一输入端和第二输入端的逻辑门，所述第一输入端配置为接收所述时钟信号，并且所述第二输入端配置为接收从所述逻辑电路输出的信号；其中，所述逻辑门包括：第一输入端，连接至所述时钟触发块的输出端，第二输入端，配置为接收所述使能信号的逻辑电平，第三输入端，配置为接收所述时钟信号，以及第四输入端，连接至反相器的输出端；其中，所述反相器的输入端连接至所述逻辑电路的输出端。
在上述电路中，还包括连接至所述时钟触发块的相适应块。
在上述电路中，还包括连接至所述时钟触发块的相适应块；其中，所述相适应块包括配置为使所述输出信号反相的反相器。
在上述电路中，其中，所述电路包括多个有源器件，并且当所述电路未启用时，少于一半的多个有源器件响应于所述时钟信号而进行切换。
在上述电路中，其中，在所述逻辑电路处接收的所述使能信号的逻辑电平是从具有至少两个输入端的逻辑门接收的。
根据本发明的另一个方面，提供了一种时钟门单元，包括：时钟触发块，配置为接收第一振荡时钟信号；条件保持器块，配置为基于使能信号的逻辑电平和所述第一振荡时钟信号而将信号输出至所述时钟触发块；以及相适应块，连接至所述时钟触发块的输出端，其中，所述时钟触发块配置为响应于所述第一振荡时钟信号和从逻辑电路接收的信号而将第二振荡时钟信号输出至所述相适应块。
在上述时钟门单元中，其中：所述时钟触发块包括逻辑门，所述逻辑门具有配置为接收所述第一振荡时钟信号的第一输入端和配置为接收从所述逻辑电路输出的信号的第二输入端，以及所述相适应块包括配置为使所述第二振荡时钟信号反相的反相器。
在上述时钟门单元中，其中：所述时钟触发块包括逻辑门，所述逻辑门具有配置为接收所述第一振荡时钟信号的第一输入端和配置为接收从所述逻辑电路输出的信号的第二输入端，以及所述相适应块包括配置为使所述第二振荡时钟信号反相的反相器；其中，所述条件保持器块包括逻辑电路，所述逻辑电路包括：第一输入端，连接至所述时钟触发块的所述逻辑门的输出端，第二输入端，配置为接收所述使能信号的逻辑电平的信号指示，第三输入端，配置为接收所述第一振荡时钟信号，以及第四输入端，连接至第二反相器的输出端。
在上述时钟门单元中，其中：所述时钟触发块包括逻辑门，所述逻辑门具有配置为接收所述第一振荡时钟信号的第一输入端和配置为接收从所述逻辑电路输出的信号的第二输入端，以及所述相适应块包括配置为使所述第二振荡时钟信号反相的反相器；其中，所述条件保持器块包括逻辑电路，所述逻辑电路包括：第一输入端，连接至所述时钟触发块的所述逻辑门的输出端，第二输入端，配置为接收所述使能信号的逻辑电平的信号指示，第三输入端，配置为接收所述第一振荡时钟信号，以及第四输入端，连接至第二反相器的输出端；其中，所述第二反相器的输入端连接至所述逻辑电路的输出端。
在上述时钟门单元中，其中：所述时钟触发块包括逻辑门，所述逻辑门具有配置为接收所述第一振荡时钟信号的第一输入端和配置为接收从所述逻辑电路输出的信号的第二输入端，以及所述相适应块包括配置为使所述第二振荡时钟信号反相的反相器；其中，所述条件保持器块包括逻辑电路，所述逻辑电路包括：第一输入端，连接至所述时钟触发块的所述逻辑门的输出端，第二输入端，配置为接收所述使能信号的逻辑电平的信号指示，第三输入端，配置为接收所述第一振荡时钟信号，以及第四输入端，连接至第二反相器的输出端；其中，所述条件保持器块的所述逻辑电路连接至第二逻辑门的输出端，所述第二逻辑门在所述第二逻辑门的输入端处接收所述使能信号。
在上述时钟门单元中，其中：所述时钟触发块包括逻辑门，所述逻辑门具有配置为接收所述第一振荡时钟信号的第一输入端和配置为接收从所述逻辑电路输出的信号的第二输入端，以及所述相适应块包括配置为使所述第二振荡时钟信号反相的反相器；其中，所述条件保持器块包括逻辑电路，所述逻辑电路包括：第一输入端，连接至所述时钟触发块的所述逻辑门的输出端，第二输入端，配置为接收所述使能信号的逻辑电平的信号指示，第三输入端，配置为接收所述第一振荡时钟信号，以及第四输入端，连接至第二反相器的输出端；其中，所述逻辑电路包括AND-OR-反相电路和OR-AND-反相电路中的一种。
在上述时钟门单元中，其中，所述时钟门单元包括多个有源器件，并且当所述时钟门单元未启用时，少于一半的所述多个有源器件响应于所述第一振荡时钟信号而进行切换。
根据本发明的又个一个方面，提供了一种方法，包括：在时钟门单元处接收第一时钟信号；以及禁用包括多个有源器件的时钟门单元，从而使得少于一半的所述多个有源器件响应于所述第一时钟信号而进行切换。
在上述方法中，其中，所述时钟门单元包括：时钟触发块，配置为接收所述第一时钟信号；以及条件保持器块，配置为基于使能信号的逻辑电平和所述第一时钟信号而将信号输出至所述时钟触发块。
在上述方法中，其中，所述时钟门单元包括：时钟触发块，配置为接收所述第一时钟信号；以及条件保持器块，配置为基于使能信号的逻辑电平和所述第一时钟信号而将信号输出至所述时钟触发块；还包括启用所述时钟门单元，从而使得所述时钟门单元输出第二时钟信号。
在上述方法中，其中，所述时钟门单元包括：时钟触发块，配置为接收所述第一时钟信号；以及条件保持器块，配置为基于使能信号的逻辑电平和所述第一时钟信号而将信号输出至所述时钟触发块；还包括启用所述时钟门单元，从而使得所述时钟门单元输出第二时钟信号；其中，所述时钟门单元包括：相适应块，连接至所述时钟触发块的输出端，所述相适应块配置为从所述时钟触发块接收第三时钟信号并且作为响应而输出第二时钟信号。
附图说明
图1是根据一些实施例的内部时钟门单元的一个实例的框图。
图2A是根据一些实施例的内部时钟门单元的电路图。
图2B是根据一些实施例的内部时钟门单元的更详细的电路图。
图2C是根据图2A和图2B的内部时钟门单元的操作的方法的一个实例的流程图。
图2D是图2A和图2B中示出的内部时钟门的各个信号的时序图。
图3是根据一些实施例的内部时钟门单元的另一个实例的电路图。
图4是根据一些实施例的内部时钟门单元的另一个实例的电路图。
图5是根据一些实施例的内部时钟门单元的另一个实例的电路图。
具体实施方式
以下公开内容提供了许多用于实现主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
公开的电路和方法有利地降低了内部时钟门(“ICG”)单元消耗的功率。通过减少在使能信号未关闭(即，未启用)时切换的门的数量来实现功率的降低。
图1是根据一些实施例的ICG单元100的一个实例的框图。如图1所示，ICG单元100包括时钟触发块102、使能信号块104、条件保持器块(conditional keeper block)106和相适应块108。时钟触发块102连接至节点110，节点110也连接至条件保持器块106。在一些实施例中，时钟触发块102配置为是正沿或负沿触发的。
更具体地，时钟触发块102和条件保持器块106配置为通过节点110接收至少一个时钟脉冲(“CP”)信号和/或互补时钟脉冲(“CPN”)信号。使能信号块104配置为接收一个或多个测试使能(“TE”)信号和/或互补测试使能(“NTE”)信号以及一个或多个使能(“E”)信号和/或互补使能(“NE”)信号。使能信号块104的输出端连接至条件保持器块106的输入端，条件保持器块106响应于从使能信号块104和节点110接收的信号产生提供至时钟触发块102的至少一个输出信号。时钟触发块102响应于从节点110和条件保持器块106接收的信号将至少一个输出信号输出至相适应块108。基于从时钟触发块102接收的信号，相适应块108输出至少一个输出信号Q。
图2A是根据一些实施例的ICG单元的一个实例的电路图。图2A中示出的ICG单元100-1包括时钟触发块102-1，时钟触发块102-1包括逻辑门112-1，逻辑门112-1示出为NAND门。虽然逻辑门112-1示出为NAND门，但是本领域普通技术人员将理解，逻辑门112-1可以实现为另一种类型的逻辑门，包括但不限于AND门、OR门或NOR门，仅列出一些可能的实例。逻辑门112-1的第一输入端连接至节点110-1，节点110-1接收CP信号并且也连接至如上所述的条件保持器块106-1。逻辑门112-1的第二输入端连接至节点114-1，节点114-1连接至条件保持器块106-1的输出端和反相器116的输入端。逻辑门112-1的输出端连接至节点118-1，节点118-1连接至条件保持器块106-1的另一输入端和相适应块108-1的反相器的输入端。
条件保持器块106-1包括具有四个输入端的AND-OR-反相(“AOI”)逻辑120-1。AOI逻辑120-1的第一AND门的一个输入端连接至节点118-1，并且AOI逻辑120-1的第一AND门的另一输入端连接至使能信号块104-1的逻辑门的输出端。在一些实施例中，诸如图2A中示出的实施例，使能信号块104-1的逻辑门实现为NOR门；然而，其他类型的逻辑门可以实现为使能信号块104-1的逻辑门。AOI逻辑120-1的另一AND门的一个输入端连接至节点110-1，从而使得AOI逻辑120-1接收CP信号，并且AOI逻辑120-1的另一AND门的另一输入端连接至节点122-1，节点122-1连接至反相器116的输出端。使能信号块104-1的逻辑门具有配置为接收TE信号的第一输入端和配置为接收E信号的第二输入端。可以将相适应块108-1的反相器的输出Q提供至诸如门控存储元件(未示出)的其他电路。
图2B是图2A中示出的ICG单元100-1的更详细的图。具体地，图2B示出了AOI逻辑120-1的一个实例的更详细的实施方式。如图2B所示，AOI逻辑120-1包括多个第一类型的晶体管(例如，PMOS晶体管)124、126、128、130和多个第二类型的晶体管(例如，NMOS晶体管)132、134、136、138。
晶体管126和132的栅极在节点140处连接在一起，节点140连接至使能信号块104-1的逻辑门的输出端。晶体管126和132的漏极在节点114-1处连接在一起，节点114-1也连接至晶体管130和136的漏极、反相器116的输入端和逻辑门112-1的输入端。晶体管126的源极在节点142处连接至晶体管124的漏极。晶体管124具有连接至第一电源电压的源极和连接至节点110-1的栅极。晶体管132具有连接至晶体管134的漏极的源极，晶体管134具有连接至第二电源电压的源极以及连接至晶体管130的栅极和节点118-1的栅极。在一些实施例中，第一电源电压是VDD或VSS，并且第二电源电压为接地电压。
晶体管128具有连接至第一电源电压的源极、在节点142处连接至晶体管130的源极的漏极和连接至节点122-1的栅极。晶体管130的漏极在节点114-1处连接至晶体管136的漏极。晶体管136的栅极连接至晶体管124的栅极并且连接至节点110-1。晶体管136的源极连接至晶体管138的漏极，晶体管138具有连接至第二电源电压的源极和连接至节点122-1的栅极。
现在参照图2A至图2C描述根据本发明的ICG单元的操作，其中，图2C是方法的一个实例的流程图。如图2C所示，在框202中，响应于第一信号，将ICG单元100-1布置和/或维持在禁用状态。在一些实施例中，例如，第一信号是为逻辑0电平的使能信号；然而，在一些实施例中，使能信号可以为逻辑1。在该禁用状态中，响应于时钟脉冲CP而切换或改变状态的电路元件(例如，晶体管)的数量少于ICG单元的有源器件的一半(例如，四个有源器件)。例如，在ICG块100-1禁用的情况下，由于逻辑门104-1的输入端均为逻辑低，所以节点140处的电压(例如，V140)为逻辑高。当时钟脉冲CP脉动(即在逻辑高和逻辑低之间振荡)时，晶体管124和136响应于它们各自的栅极两端的电压改变而进行切换。
逻辑门112-1的两个晶体管也响应于时钟脉冲CP而进行切换。例如，由于由晶体管126和132形成的反相器，当V140为逻辑高时，节点114-1处的电压(即，V114)为逻辑低。然而，在逻辑门112-1是NAND门的实施例中，由于NAND门的真值表，逻辑门112-1的输出(即，V118)不改变。因此，只有逻辑门112-1的两个晶体管改变它们的定向，即，使两个晶体管的栅极连接以接收CP信号。
在框204中，激活ICG单元。在一些实施例中，响应于第一信号(例如，使能信号)激活ICG单元100-1，从而改变其逻辑电平。参照图2A、图2B和图2D描述启用时ICG单元100-1的操作，其中，图2D是根据一些实施例的ICG单元的时序图的一个实例。
如图2D所示，首先，在时间t0处，ICG单元100-1处于禁用状态，其中，节点122-1处的电压(即，V122)不影响ICG单元100-1中的任何其他信号。在时间t1处，ICG单元100-1从禁用状态转换为启用状态A。由于在时间t1处CP信号低并且使能信号改变其逻辑状态，逻辑门104-1的输出(即，V140)从逻辑1改变为逻辑0，并且V140的改变导致V114的逻辑电平的改变。例如，通过晶体管126和124将节点114-1连接至VDD，由晶体管126和132形成的反相器使由逻辑门104-1输出的逻辑0反相为节点114-1处的逻辑1。由于晶体管124的栅极处的CP的低逻辑电平，因此晶体管124导通或处于导电状态。
在时间t2处，CP信号从逻辑低转换为逻辑高，这标志着状态A的结束，状态B的开始，并且使得V118在时间t3处转换为逻辑低。例如，V122的逻辑电平(其经由反相器116的V114的逻辑电平的反相)在时间t2处变得与ICG单元100-1相关。如图2D的在时间t2所示，V114为逻辑高，V122为逻辑低。当CP也为逻辑高时，V114的高逻辑电平使得逻辑门112-1在时间t3处将其输出(V118)从高逻辑电平改变为低逻辑电平。
启用状态B从时间t2持续至时间t5。在时间t3和t5之间，V140不影响ICG单元100-1的其他信号。在时间t4处，CP信号从高逻辑电平转换为低逻辑电平，从而导致在时间t5处的逻辑门112-1的输出(即，V118)的改变。V122的逻辑电平在时间t4和t6之间不相关。
禁用状态C开始于时间t6，此时，CP信号从逻辑低转换为逻辑高。当CP信号在时间t6转换时，导致V122的逻辑电平(其为反相器116的输出)称为相关的。当V114(被输入至反相器116)的逻辑电平为低逻辑电平时，V122的逻辑电平将为高逻辑电平。
如上所述，当使能信号E为逻辑低(即，0)时，仅四个器件(例如，晶体管)进行切换。例如并再次参照图2B，当使能信号E为逻辑低时，晶体管124、136和逻辑门112-1的两个晶体管响应于通过ICG单元100-1传播的其他信号而进行切换。通过降低在使能信号为低时切换的器件的数量，降低了由ICG单元消耗的电量。在一些实施例中，功率改进高达57％，并且CP引脚电容减小了24％。而且，在不经受面积损失(少于12％的面积耗费)的情况下实现了功率改进。
图3示出了根据一些实施例的ICG单元100-2的另一个实例。ICG单元100-2包括时钟触发块102-1，时钟触发块102-1包括逻辑门112-1。在一些实施例中，逻辑门112-1实现为NAND门。逻辑门112-1的第一输入端连接至节点110-1，节点110-1接收互补时钟脉冲信号CP。节点110-1也连接至条件保持器块106-2。逻辑门112-1的第二输入端连接至节点114-2，节点114-2连接至条件保持器块106-2的输出端和反相器116的输入端。逻辑门112-1的输出端连接至节点118-1，节点118-1连接至条件保持器块106-2的另一输入端和相适应块108-1的反相器的输入端。
条件保持器块106-2包括具有五个输入端的AOI逻辑120-2。AOI逻辑120-2的第一AND门的一个输入端连接至节点118-1，并且其他两个输入端配置为分别接收信号NTE和NE。AOI逻辑120-2的另一AND门的一个输入端连接至节点110-1，并且AOI逻辑120-2的另一AND门的另一输入端连接至节点122-2，节点122-2连接至反相器116的输出端。可以将相适应块108-1的反相器的输出Q提供至诸如门控存储元件(未示出)的其他电路。在一些实施例中，如本领域普通技术人员将理解的，ICG单元100-2是正沿触发电路。
图4是根据一些实施例的ICG单元100-3的另一实例。ICG单元100-3包括时钟触发块102-3，时钟触发块102-3包括逻辑门112-3，逻辑门112-3示出为NOR门。逻辑门112-3的一个输入端连接至节点110-3，节点110-3接收CPN信号。节点110-3也连接至条件保持器块106-3。逻辑门112-3的另一输入端连接至节点114-3，节点114-3连接至条件保持器块106-3的输出端和反相器116。逻辑门112-3的输出端连接至节点118-3，节点118-3连接至条件保持器块106-3的另一输入端和相适应块108-3的反相器的输入端。
例如，条件保持器块106-3包括诸如OR-AND-反相(“OAI”)逻辑块106-3的复杂逻辑。在一些实施例中，诸如图4中示出的实施例中，OAI逻辑块106-3包括四个输入端。OAI逻辑120-3的一个输入端连接至节点118-3，并且OAI逻辑120-3的另一输入端连接至使能信号块104-3的逻辑门的输出端，使能信号块104-3示出为OR门。OAI逻辑120-3的另一输入端连接至节点110-3，并且OAI逻辑120-3的另一输入端连接至节点122-3。节点122-3连接至反相器116的输出端。使能信号块104-3的逻辑门接收信号E和TE。可以将相适应块108-3的反相器的输出Q提供至诸如门控存储元件(未示出)的其他电路。
图5示出了根据一些实施例的ICG单元100-4的另一实例。ICG单元100-4包括时钟触发块102-3，时钟触发块102-3包括逻辑门112-3。在一些实施例中，逻辑门112-3实现为NOR门。逻辑门112-3的第一输入端连接至节点110-3，节点110-3接收时钟脉冲信号CPN。节点110-3也连接至条件保持器块106-4。逻辑门112-3的第二输入端连接至节点114-4，节点114-4连接至条件保持器块106-4的输出端和反相器116的输入端。逻辑门112-3的输出端连接至节点118-3，节点118-3连接至条件保持器块106-4的另一输入端和相适应块108-3的反相器的输入端。
条件保持器块106-4包括具有五个输入端的OAI逻辑120-4。OAI逻辑120-4的一个输入端连接至节点118-3，并且另外两个输入端配置为分别接收信号TE和E。OAI逻辑120-4的另一输入端连接至节点110-3，并且OAI逻辑120-4的另一输入端连接至节点122-4，节点122-4连接至反相器116的输出端。可以将相适应块108-3的反相器的输出Q提供至诸如门控存储元件(未示出)的其他电路。
公开的电路和方法有利地降低了由ICG单元消耗的功率。通过减少在使能信号未关闭(即，未启用)时切换的门的数量来实现消耗的功率的降低。在一些实施例中，当ICG未启用时，少于一半的ICG单元的有源器件被切换或开关，从而导致功率改进多达57％并且CP引脚电容降低24％。而且，在不经受面积损失(少于12％的面积耗费)的情况下实现了功率改进。
在一些实施例中，一种电路包括时钟触发块和逻辑电路。逻辑电路配置为基于逻辑电路接收的使能信号的逻辑电平而将信号输出至时钟触发块。时钟触发块配置为响应于时钟触发块接收的时钟信号和从逻辑电路接收的信号而输出输出信号。
在一些实施例中，时钟触发块包括具有第一输入端和第二输入端的逻辑门，第一输入端配置为接收时钟信号，并且第二输入端配置为接收从逻辑电路输出的信号。
在一些实施例中，逻辑块包括AND-OR-反相逻辑和OR-AND-反相逻辑中的一种。
在一些实施例中，逻辑门包括连接至时钟触发块的输出端的第一输入端、配置为接收使能信号的逻辑电平的第二输入端、配置为接收时钟信号的第三输入端和连接至反相器的输出端的第四输入端。
在一些实施例中，反相器具有连接至逻辑电路的输出端的输入端。
在一些实施例中，电路包括连接至时钟触发块的相适应块。
在一些实施例中，相适应块包括配置为使输出信号反相的反相器。
在一些实施例中，电路包括多个有源器件。当电路未启用时，少于一半的多个有源器件响应于时钟信号而进行切换。
在一些实施例中，从具有至少两个输入端的逻辑门接收逻辑电路接收的使能信号的逻辑电平。
在一些实施例中，时钟门单元包括时钟触发块、条件保持器块和相适应块。条件保持器块配置为基于使能信号的逻辑电平和第一振荡时钟信号而将信号输出至时钟触发块。相适应块连接至时钟触发块的输出端。时钟触发块配置为响应于第一振荡时钟信号和从逻辑电路接收的信号而将第二振荡时钟信号输出至相适应块。
在一些实施例中，时钟触发块包括逻辑门，该逻辑门具有配置为接收第一振荡时钟信号的第一输入端和配置为接收从逻辑电路输出的信号的第二输入端。相适应块包括配置为使第二振荡时钟信号反相的反相器。
在一些实施例中，条件保持器块包括逻辑电路，该逻辑电路包括连接至时钟触发块的逻辑门的输出端的第一输入端、配置为接收表示使能信号的逻辑电平的信号的第二输入端、配置为接收第一振荡时钟信号的第三输入端和连接至第二反相器的输出端的第四输入端。
在一些实施例中，第二反相器具有连接至逻辑电路的输出端的输入端。
在一些实施例中，条件保持器块的逻辑电路连接至第二逻辑门的输出端，第二逻辑门在其输入端处接收使能信号。
在一些实施例中，逻辑电路包括AND-OR-反相电路和OR-AND-反相电路中的一种。
在一些实施例中，时钟门单元包括多个有缘器件，并且当时钟门单元未启用时，少于一半的多个有源器件响应于第一振荡时钟信号而进行切换。
在一些实施例中，一种方法包括在时钟门单元处接收第一时钟信号，以及禁用包括多个有源器件的时钟门单元，从而使得少于一半的多个有源器件响应于第一时钟信号而进行切换。
在一些实施例中，时钟门单元包括时钟触发块和条件保持器块，时钟触发块配置为接收第一时钟信号，条件保持器块配置为基于使能信号的逻辑电平和第一时钟信号而将信号输出至时钟触发块。
在一些实施例中，一种方法包括启用时钟门单元，从而使得时钟门单元输出第二时钟信号。
在一些实施例中，时钟门单元包括连接至时钟触发块的输出端的相适应块。相适应块配置为从时钟触发块接收第三时钟信号并且作为响应而输出第二时钟信号。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于与本文所介绍的实施例实施相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，他们可以对本发明做出多种变化、替换以及改变。

Claims (10)

1.一种电路，包括：
时钟触发块，配置为接收时钟信号；以及
逻辑电路，配置为基于所述逻辑电路处接收的使能信号的逻辑电平而将信号输出至所述时钟触发块；
其中，所述时钟触发块配置为响应于所述时钟信号和从所述逻辑电路接收的信号而输出输出信号。
2.根据权利要求1所述的电路，其中，所述时钟触发块包括具有第一输入端和第二输入端的逻辑门，所述第一输入端配置为接收所述时钟信号，并且所述第二输入端配置为接收从所述逻辑电路输出的信号。
3.根据权利要求2所述的电路，其中，逻辑块包括AND-OR-反相逻辑和OR-AND-反相逻辑中的一种。
4.根据权利要求2所述的电路，其中，所述逻辑门包括：
第一输入端，连接至所述时钟触发块的输出端，
第二输入端，配置为接收所述使能信号的逻辑电平，
第三输入端，配置为接收所述时钟信号，以及
第四输入端，连接至反相器的输出端。
5.根据权利要求4所述的电路，其中，所述反相器的输入端连接至所述逻辑电路的输出端。
6.根据权利要求1所述的电路，还包括连接至所述时钟触发块的相适应块。
7.根据权利要求6所述的电路，其中，所述相适应块包括配置为使所述输出信号反相的反相器。
8.根据权利要求1所述的电路，其中，所述电路包括多个有源器件，并且当所述电路未启用时，少于一半的多个有源器件响应于所述时钟信号而进行切换。
9.一种时钟门单元，包括：
时钟触发块，配置为接收第一振荡时钟信号；
条件保持器块，配置为基于使能信号的逻辑电平和所述第一振荡时钟信号而将信号输出至所述时钟触发块；以及
相适应块，连接至所述时钟触发块的输出端，
其中，所述时钟触发块配置为响应于所述第一振荡时钟信号和从逻辑电路接收的信号而将第二振荡时钟信号输出至所述相适应块。
10.一种方法，包括：
在时钟门单元处接收第一时钟信号；以及
禁用包括多个有源器件的时钟门单元，从而使得少于一半的所述多个有源器件响应于所述第一时钟信号而进行切换。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10033386B2 (en) 2015-09-01 2018-07-24 Samsung Electronics Co., Ltd. Semiconductor circuits
US9722611B2 (en) * 2015-09-01 2017-08-01 Samsung Electronics Co., Ltd. Semiconductor circuits
US9887698B2 (en) 2015-12-14 2018-02-06 Taiwan Semiconductor Manufacturing Co., Ltd. Internal clock gated cell
US20230043523A1 (en) * 2020-01-29 2023-02-09 Sony Semiconductor Solutions Corporation Clock enabler circuit
US11927982B2 (en) * 2020-07-22 2024-03-12 Intel Corporation Keeper-free integrated clock gate circuit
CN115248999A (zh) * 2021-06-21 2022-10-28 台湾积体电路制造股份有限公司 控制时钟信号的方法和装置
DE102022100096A1 (de) 2021-07-27 2023-02-02 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und verfahren zum betreiben davon

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100308864A1 (en) * 2009-06-09 2010-12-09 Samsung Electronics Co., Ltd. Flip-flop circuit having scan function
CN102156899A (zh) * 2011-04-25 2011-08-17 广州中大微电子有限公司 Rfid标签芯片时钟管理单元
CN102204096A (zh) * 2008-10-30 2011-09-28 高通股份有限公司 使用改进式时钟门控单元的系统及方法
US20130113537A1 (en) * 2011-11-09 2013-05-09 Taiwan Semiconductor Manufacturing Co., Ltd. Pulse generator

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3085413B2 (ja) * 1991-06-28 2000-09-11 株式会社日立製作所 半導体記憶装置及び半導体集積回路装置
US5744983A (en) * 1995-05-03 1998-04-28 Intel Corporation Phase detector with edge-sensitive enable and disable
US6275968B1 (en) * 1998-08-06 2001-08-14 International Business Machines Corporation Apparatus and method to reduce node toggling in semiconductor devices
JP4683690B2 (ja) * 1999-11-05 2011-05-18 ルネサスエレクトロニクス株式会社 半導体装置
US7319355B2 (en) * 2006-01-03 2008-01-15 Taiwan Semiconductor Manufacturing Co., Ltd. Pulse generator
US20140355365A1 (en) * 2013-06-04 2014-12-04 Qualcomm Incorporated Pulse generator

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102204096A (zh) * 2008-10-30 2011-09-28 高通股份有限公司 使用改进式时钟门控单元的系统及方法
US20100308864A1 (en) * 2009-06-09 2010-12-09 Samsung Electronics Co., Ltd. Flip-flop circuit having scan function
CN102156899A (zh) * 2011-04-25 2011-08-17 广州中大微电子有限公司 Rfid标签芯片时钟管理单元
US20130113537A1 (en) * 2011-11-09 2013-05-09 Taiwan Semiconductor Manufacturing Co., Ltd. Pulse generator

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