CN102185750B - 封装体 - Google Patents

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Abstract

一种封装体，该封装体包括：第一管芯；第二管芯；连接所述第一管芯和所述第二管芯的接口，所述第一和第二管芯中的至少一个包括存储器，所述接口被配置用于传输控制信号和存储器事务；和多路复用装置，该多路复用装置用于将所述控制信号和所述存储器事务多路复用到所述接口上使得所述接口的多个连接被所述控制信号和所述存储器事务共享。

Description

封装体
技术领域
本发明涉及包括第一和第二管芯（die）的封装体。
背景技术
硅技术中特征尺寸的发展趋势是减小。例如，减小CMOS（互补金属氧化物半导体）硅处理中的特征尺寸允许数字逻辑在每个连续制作技术中缩小。例如，如果数字逻辑单元以90 nm（纳米）技术来实施，则相同单元将占用比以65 nm技术实施时小55％的面积。
发明内容
根据一个方面，提供一种封装体，该封装体包括：第一管芯；第二管芯；连接所述第一管芯和所述第二管芯的接口（interface），所述第一和第二管芯中的至少一个包括存储器，所述接口被配置用于传输控制信号和存储器事务（memory transaction）；和多路复用装置，该多路复用装置用于将所述控制信号和所述存储器事务多路复用到所述接口上使得所述接口的多个连接被所述控制信号和所述存储器事务共享。
优选地，所述接口被配置用于以分组的方式传输所述控制信号和存储器事务。
所述接口可以被配置用于以串行形式和并行形式之一来传输所述分组。
所述接口可以被配置成双向的。
所述多路复用装置可以被配置成将所述控制信号和所述存储器事务时分多路复用到所述接口上。
所述第一和第二管芯中的至少一个可以包括多路分解装置，该多路分解装置用于多路分解从所述接口接收的存储器事务和控制信号。
在第一和第二管芯之一上的至少一个控制信号源可以被配置用于通过所述接口将相应的控制信号提供到在所述第一和第二管芯中的另一个上的相应控制信号目的地。
至少一个控制信号源和至少一个控制信号目的地可以分别包括线路源和线路目的地。
所述控制信号源中的信号变化可以以对于所述控制信号源和控制信号目的地来说功能上透明的方式被传送到所述控制信号目的地。
可以提供用于将多个控制信号捆束在一起以形成组的捆束装置，所述捆束装置提供多个组。
各组中的多个控制信号可以在同一分组中传输。
可以提供用于对所述控制信号进行采样并将所述采样的控制信号传输到所述接口的电路。
用于采样的电路可以被配置用于基本上同时对各组中的多个控制信号进行采样。
可以提供用于在将所述采样的控制信号传输（transport）到所述接口之前存储所述采样的控制信号的装置。
用于对所述控制信号进行采样的电路可以被配置用于周期性地对所述信号进行采样。
采样电路可以被配置用于对至少两个不同组的控制信号进行采样，对于每一组在不同的时间进行。
采样电路可以被配置成响应于检测到控制信号的状态变化对所述控制信号进行采样。
可以提供用于确定一组的所述控制信号中的任何一个是否已经改变的装置，其中只有在所述组的至少一个控制信号已经改变时，所述组才跨越所述接口被发送（transmit）。
控制信号可以包括频带外信号。
控制信号可以包括下述中的一个或多个：
中断、握手；请求、应答对（acknowledge pair）、复位、功率状态改变请求、启用/停用信号、报警信号、同步信号、时钟信号、状态信号、功能模式设置信号、感测信号、存在检测信号、功率状态信号、结束信号（endian signal）、安全模式信号、LED控制、外部芯片控制；芯片选择、写保护、芯片启用、从芯片外获得的用于控制相关电子物品的信号。
该封装体可以包括衬底，在该衬底上支撑所述第一和第二管芯。
第一管芯可以主要包括模拟电路，第二管芯主要包括数字电路。
根据另一方面，提供一种用在封装体中的管芯，所述封装体包括所述管芯和至少一个另外的管芯，所述管芯包括：被配置用于提供存储器事务的存储器电路；用于连接所述管芯和所述另外的管芯的接口，所述接口被配置用于传输控制信号和存储器事务；和多路复用装置，该多路复用装置用于将所述控制信号和所述存储器事务多路复用到所述接口上使得所述接口的多个连接被所述控制信号和所述存储器事务共享。
根据另一方面，提供一种用在封装体中的方法，所述封装体包括第一管芯和第二管芯，所述方法包括：提供控制信号；提供存储器事务；以及将所述控制信号和所述存储器事务多路复用到所述第一和第二管芯之间共享的接口上使得所述接口的多个连接被所述控制信号和所述存储器事务共享。
上述方面中的一个或多个可以，但不一定，解决或减轻下述问题中的一个或多个。
发明人已经认识到，当纳米技术的尺寸减小时，模拟单元和IO（输入/输出）单元可能比数字单元缩小得少（如果真有的话）。这可能导致的情形是，对于集成电路上的更复杂的系统来说，设计日益受到焊盘（pad）限制。受焊盘限制的设计可能是不利的，因为数字逻辑可能不能像其是器件面积中的决定因素的情况时那样被密集地实现。
发明人已经认识到另一问题。例如，到更小设计的转变（例如到32纳米以下的转变）在支持低电压、高速输入/输出逻辑和较高电压互连技术之间引入二分法（dichotomy）。低电压、高速输入/输出逻辑的一个示例可以例如是DDR3 SDRAM（第三代双倍数据速率同步动态随机存取存储器）。这可能需要1.5 V的电压。仅作为示例，较高电压互连技术可以是HDMI（高清晰度多媒体接口）、SATA（串行高级技术附件）或USB3（通用串行总线3）。例如，较低电压的DDR3接口可能需要具有30埃厚度的晶体管栅极氧化物，而HDMI接口将需要厚度为50埃的晶体管栅极氧化物。这些不同厚度的晶体管栅极氧化物与标准处理不兼容。
本发明者认识到的另一问题是将高速模拟接口移植到新工艺在时间和专家注意力方面会消耗大量资源。
附图说明
为了理解本发明的一些实施例并且理解这些实施例可以被如何实施，现在将仅以示例的方式来参考附图，在附图中：
图1a示出并入了两个管芯的封装体和与该封装体连接的电路的示意平面图；
图1b示出图1a的并入了两个管芯的封装体的示意侧视图；
图2示意性地示出图1的两个管芯之间的接口；
图3示意性地示出从一个管芯发送到另一个管芯的不同类型的分组；
图4示意性地示出分组的多路复用；
图5示意性地示出一个管芯中的用于产生将从该管芯发送到另一个管芯的分组的电路；
图6示意性地示出分组从一个管芯发送到另一个管芯的优先次序；
图7示出从一个管芯到另一个管芯的链路上的分组的多路复用；
图8示意性地示出用于保持一组信号和相应束寄存器（bundle register）之间的映射的电路；
图9示意性地示出实施写消息的边沿触发编码所需的硬件的各元件；
图10示意性地示出用于控制从一个管芯到另一个管芯的业务流量的电路；
图11示意性地示出同步机制；
图12示意性地示出其中给定时隙被保留用于特定束的布置；
图13示意性地示出中断电路；
图14示意性地示出线到束的映射和束的反映射；以及
图15示意性地示出用于边沿触发的中断的电路。
具体实施方式
在本发明的实施例中，多个集成电路管芯被并入单个封装体内。在下列示例中，描述具有两个管芯的单个封装体。然而，应当理解的是，这仅作为示例并且在本发明的一些实施例中可以提供两个以上的管芯。
在不同硅管芯上的系统之间提供通信信道。通信信道或片上互连可以提供高带宽和少的等待时间。在一些实施例中，各种信号被整合到通信信道上以便减少引脚数和功耗。本发明的一些实施例可以提供通用通信信道，该通用通信信道允许接口保留它们与为接口的不同实施方式留出余地的信道的兼容性。
通过在单个封装体内允许一个以上的管芯，可以实现模拟块与数字块的去耦。例如，模拟电路可以设置在一个管芯上并且数字电路可以设置在不同的管芯上。这样，模拟管芯可以具有它需要的电压和/或晶体管栅氧化物厚度，而管芯的数字部分可以使用不同的电压和/或晶体管栅氧化物厚度。应当理解的是，在一些实施例中，数字管芯可以主要包括数字电路和相对少量的模拟电路和/或模拟管芯可以主要包括模拟电路和相对少量的数字电路。
可替换地或另外地，每个管芯可以被设计成提供特定功能，在该特定功能的实现过程中该特定功能可能需要模拟和数字电路的各种不同混合。在一些实施例中，这可能意味着在不同的封装体中可以使用相同的管芯或用于管芯的相同设计。通过引入该模块性，可以减少设计时间。
在下面，包括两个或更多个管芯的单个封装体将被称作系统级封装体（system in package）。
仅作为示例，一个系统级封装体可以包括：包括高速CPU（中央处理单元）的32纳米管芯、一个或多个DDR3控制器和其它元件、以及包括模拟PHY（物理层装置）的55纳米管芯。由于模拟电路被包含在与包含数字电路的管芯不同的管芯上，所述32纳米管芯能够将由尺寸减小得到的好处最大化。
在下列示例中，针对机顶盒来描述系统级封装体实施例。特别地，机顶盒应用管芯和媒体处理引擎4是在相同的封装体中。然而，这仅作为示例。例如，一个封装体可以包括RF（射频）管芯和TV调谐器管芯。或者，无线连网PHY层管芯可以被并入与RF管芯相同的封装体中。
可以在多种不同的情况下使用替换实施例。以下是其中可以使用本发明的实施例的非穷举性列表：移动电话芯片、自动化产品、电信产品、无线产品、游戏（gaming）应用芯片、个人计算机芯片、以及存储器芯片。
在一个封装体中有两个或更多个管芯并且所述管芯以不同技术来制作的情况下可以使用本发明的实施例。可替换地或另外地，可以在至少管芯之一要被独立地鉴定、验证或测试以符合某种标准是有利的情况下，可以使用本发明的实施例。可替换地或另外地，在管芯中的一个包括驱动特定无线接口、光学接口或电接口的专用逻辑使得其它（一个或多个）管芯可以被独立制造并且不发生与该专用逻辑有关的任何费用的情况下，可以使用本发明的实施例。可替换地或另外地，在管芯中的一个包括将由其它管芯的设计者/制造者扣留（withheld）的信息（例如加密信息）的情况下，可以使用本发明的实施例。可替换地或另外地，在管芯中的一个包括高密度RAM或ROM并且因为制作成品率和/或产品灵活性优选把其和标准高速逻辑分开的情况下，可以使用本发明的实施例。
现在参考示出系统级封装体12的图1a和1b。系统级封装体12包括机顶盒应用管芯2和媒体处理引擎管芯4。该两个管芯2和4通过接口6彼此连接。接口6包括双向点到点接口8、从媒体处理引擎4到机顶盒应用管芯2的HD（高清晰度）视频输出10和SD（安全数字）视频输出11。
管芯2和4被连接到在系统级封装体外部的电路。机顶盒应用管芯2被连接到Wi-Fi芯片组14和快闪存储器18。机顶盒应用管芯2还包括输入/输出16。应当理解的是，示出的输入/输出的数目仅是作为示例，并且可以提供六个以上或以下的输入/输出。这些输入/输出中的每一个可以是输入和输出、仅仅是输入或仅仅是输出。机顶盒应用管芯2还被连接到三个解调器20a、20b和20c。所述解调器中的每一个被连接到相应的调谐器22a、22b和22c。
媒体处理引擎管芯4被连接到DDR3－DRAM 24。
参考图1b，其示出图1a的系统级封装体，但是是从侧面示出的。这也是系统级封装体12的示意性表示。系统级封装体12包括PCB（印刷电路板）层200，所述PCB层200具有贯穿其延伸的通路202。衬底结构206由焊料球204支撑，焊料球204在PCB 200和衬底结构206之间。衬底结构206被提供有贯穿其的通路208。衬底结构206可以由玻璃纤维制成。衬底结构206具有接触焊料球204的标注为207d的层0。接下来是第二层，即标注为207c的层1，该层是功率层。接下来是第三层，即标注为207b的层2，该层是接地层。最后是第四层，即标注为207a的层3，该层是与焊料球210接触的信号层。
在与衬底结构的面对PCB层200的侧相对的衬底结构的一侧上的焊料球210支撑管芯2和4。正如已知的，通过焊料球和通路提供电路径。由从一个管芯到另一个管芯的路径限定接口8，所述路径包括：连接到该一个管芯的焊料球；连接到该一个管芯的焊料球连接到衬底结构206的信号层，衬底结构的信号层连接到与另一个管芯相关的相应焊料球。在一些实施例中，连接路径可以包括衬底结构中的通路。应当理解的是，这仅是接口的可能实施方式的一个示例，并且接口8的各连接可以以多种替换方式来实施。
被PCB 层200支撑的元件然后被封装在塑料铸模212中以提供系统级封装体。
本发明的实施例使用公共接口，这避免了需要专用于特定控制信号的相对大量的线路（wire）。一些实施例使得简化了将新的或不同的控制信号考虑在内的对管芯的修改。本发明的一些实施例使得简化了管芯的测试、验证和封装，并且能够简化管芯间的通信。
本发明的一个或多个实施例可以利用所谓的子系统方法来解决所述问题。
现在参考图2-4。在下面，描述了虚管道，其中可以利用标准存储器事务来多路复用控制信号，例如中断信号、握手信号、复位信号和其它窄信号。在典型的片上系统（SoC）系统中，大多数的通信是经由总线互连、通过存储器映射事务而被执行的。Bus/NoC（片上网络）是宽的（例如，对于NoC是80比特，对于总线是100+比特）。这些窄的‘带外’信号通常在少量固定功能线路上传达信息；然而，在SoC内可以存在很多这种功能线路。应当理解，这些数目仅是作为示例。
存储器映射事务一般从发起方端口等发出。从发起方端口发出的事务将包括被路由器用于路由这些事务的地址。在接收侧，事务被目标端口等接收，然后被路由器根据地址信息路由到目的地。存储器事务可以被认为是被路由的点对点事务。相比之下，控制信号是点对点的，而不需要任何路由。换句话说，一个管芯上的导线或线路被映射到另一个管芯上的相应的导线或线路。
对于控制信号，在一个管芯中的线路上的信号变化通过接口和相关电路以对于使用该线路进行通信的实体在功能上透明的方式被传送使得在另一个管芯中的相应线路上存在相应的信号变化。
控制信号的示例包括，但不限于：中断、握手（例如请求、应答对）、复位、功率状态改变请求、启用/停用信号、报警信号、同步信号、时钟信号、状态信号、功能模式设置信号、感测信号、存在检测信号、功率状态信号、结束信号、安全模式信号、LED（发光二极管）控制、外部芯片控制（例如芯片选择、写保护、芯片启用等）以及从芯片外（即在封装体外部）获得的用于控制相关电子物品的信号。
应当理解，图2-4用于说明图1的管芯2和4之间的通信。
在本发明的一些实施例中，通过管芯间接口8连接的两个管芯2和4之间的大多数通信将是对与相应管芯相关的存储器地址空间的读事务和写事务。该业务（traffic）通常是双向业务。然而，还可以存在中断线、DMA（直接存储器存取）握手、复位请求和应答、掉电（power down）请求等等的断言（assertion）和/或解除断言（deassertion）形式的通信。这些信号可以另外或可替换地包括上述控制信号中的任何一个或多个。后面的这些信号是前面讨论的控制信号并且有时被称为带外信号（OOB）。
在本发明的一个实施例中，存储器事务（例如读和写）通过管芯间接口8由分组序列来载送。在这点上，参考示出管芯间接口的图2。
分组多路复用器26被设置在每个管芯上。它连接到管芯间接口8，在管芯间接口8的另一端是相应的分组多路分解器28。每个管芯由此包括用于进入到另一管芯的业务的分组多路复用器和用于从另一管芯接收的业务的分组多路分解器。为了简便起见，仅示出了一个分组多路复用器和多路分解器。正如可以看到的，分组多路复用器从相应的束300-30N接收输入。在所示的示例中，存在N+1个束，每个束具有b个线路。在该示例中，每个束具有相同数目的线路。然而，在本发明的替换实施例中，每个束可以具有不同数目的线路。每个线路连接到相应的寄存器310-n，该寄存器保存与该线路相关的当前信号值。
每个线路被分配一个束内的预定位置。一个或多个相应信号与特定线路相关联。由此，特定信号将被分配线路的特定束中的特定线路。例如，掉电请求将被分配束1中的线路号b+1。每个束被布置成作为单个分组与束标识符一起被发送，该束标识符被称为虚信道标识符。
分组可以是极微的（atomic）。
分组多路复用器26从所述束中的一个或多个接收分组形式的输入。分组多路复用器还接收已经被分成分组的存储器事务。分组多路复用器多路复用通过所述束输出的所述分组和存储器事务并且然后跨越点对点接口6将它们发送给分组多路分解器28。
分组多路分解器28使用束分组的束标识符来将每个接收到的束分组指引到相应的输入束电路320－32n。存在与来自发送侧的每个束相关联的相应束电路32。该相应输入束电路32将所接收的分组中的每个比特与相关输出线路相关联并且将关联值输出到相关输入束寄存器33。在图2中，为了简便起见，束寄存器33被示为单个块。实际上，寄存器与每个线路相关联。
可以存在一对一映射。例如，如果束0上的线路1在发送侧具有特定信号值，则用于束0的寄存器的输出1将具有该信号值。在替换实施例中，在特定线路的特定线路上的输入和寄存器的输出之间可以存在更复杂的映射。例如，在特定束的各线路和给定寄存器之间可以不存在一一对应。一个束的各线路可以对应于不同寄存器的相应输出。
在一个实施例中，两个或更多个线路可以映射到更少数目的线路。可替换地，一个或多个线路可以映射到更多数目的线路。
在本发明的一个实施例中，束中的每个线路的状态不是被连续发送的。以规则间隔对线路的状态进行采样，并且这些样本在相应线路分组中与数据业务一起跨越接口8发送。样本可以用于规定相应寄存器31的状态，该寄存器31保存接口发送侧的每个带外信号的状态。在所示实施例中，存在n+1个寄存器310-n。
寄存器的数目可以与线路的数目相同或者小于线路的数目。在一个实施例中，每个寄存器连接到单个线路。可替换地或者另外地，一个寄存器可以连接到两个或更多个线路。在寄存器连接到多于一个线路的情况下，多个比特可用于表示诸如状态等的信息。
在一个实施例中，接口8中的发送被双向执行，使得各线路可以实际上（virtually）从任一侧被连接。如所提到的，每个管芯具有分组多路复用器和分组多路分解器。分组多路复用器和多路分解器可以共享相同的物理接口，使得管芯将通过公共接口（即在相同的物理连接上）进行接收和发送。可替换地，在一个管芯上的分组多路复用器和多路分解器具有单独的接口。换句话说，管芯将在不同的接口上进行接收和发送。
接口可以被看作是在两个管芯之间延伸的一组线路或连接器。这些线路可以被细分成一个或多个通道（lane）。在这些线路被细分成通道的情况下，该通道或每个通道可以被布置用于载送分组。
应当认识到，在本发明的实施例中，载送存储器事务分组的相同连接器或线路还载送束分组。接口8在某种意义上可被认为是通用的，并且能够载送不同类别的通信，例如信号（控制信号）和总线（存储器事务）。
接口8可以以串行或并行形式来实施。分组中的数据可以被串行发送或并行发送。优选地，接口8是高速链路。
在本发明的优选实施例中，采样速率、被发送的束数和/或这些束的发送优先级可以根据需要来配置。
在一个实施例中，包括每个线路束的信号的状态可以以可针对每个束单独配置的速率被周期性地采样。换句话说，每个束可以具有与其相关联的不同采样速率。
每个束样本被格式化成分组，如图3所示。束样本可以在相应的束30中被格式化，在该相应的束30中添加对束样本进行分包（packetize）的附加信息。在替换实施例中，多路复用器可以并入被配置成执行或完成所述分包的电路。
束样本分组被标注为34。束样本分组34的第一字段36a包括识别到接收逻辑的分组为线路束分组的信息。在该示例中，分组的该字段包括两个比特。然而，应当认识到，在本发明的替换实施例中，两个以上或以下的比特可用于该字段。该字段之后是束标识字段36b。该束标识字段允许分组被路由到接收管芯上的适当束电路32。这因此标识该分组源于的束。在该示例中，该字段包括8比特。然而，应当认识到，可以使用8个以上或以下的比特。分组有效载荷36c包括b个比特，一个比特用于至发送侧上的束的一个输入线路。
仅作为示例，b可以是例如80个比特。在一个实施方式中，可以存在四个束。使用束标识，适当的有效载荷被路由到图2所示的接收侧的适当的束电路32。束电路32将把束有效载荷映射到适当的输入束寄存器33。
应当认识到，在本发明的不同实施例中，分组的相应字段的尺寸可以改变。应当认识到，在本发明的不同实施例中，字段的次序也可以改变。
在本发明的一个实施例中，每个束以(CLK)/2N的速率被采样，其中CLK是时钟速率，N是(2, 3, 4….31)中的一个。例如，400 MHz的时钟CLK以及用N=8配置的束将以1.56 MHz采样该束并且将每640纳秒为该束产生一个线路分组。
在本发明的一个实施例中，在任何给定的时间，可以不存在准备好用于发送的分组，也可以存在一个或一个以上的准备好用于发送的分组。图2中所示的分组多路复用器26将包括对分组的发送次序作出仲裁（如果需要）和决定的逻辑。这一般会产生在第一和第二管芯之间的接口上的物理传输上的束分组和存储器分组的时分多路复用。这在图4中示出。
如前面提到的，接口8还用于存储器事务，例如存储器读和/或写。跨越相同接口8被发送的存储器事务分组38的示例还在图3中示出并且被标注为38。第一字段指示分组是NoC（片上网络）分组。第二字段40b指示FIFO-ID（先进先出标识符）。如图2所示，管芯包括通过FIFO实施的队列。在图2所示的实施例中，存在两个FIFO，其提供高优先级队列35和低优先级队列37。互连根据存储器事务属于哪个队列来将该存储器事务递送到适当的FIFO。在替换实施例中可以存在两个以上的队列类别。第三字段40c指示分组是报头分组、尾部分组或中间分组。一个存储器指令可以在多个不同分组中被发送。
最后字段是有效载荷字段40d，其包括将被写或读的地址和/或数据、和/或相关指令、和/或属于在芯片上用于执行存储器事务的协议的事务属性。NoC字段被分配2比特，FIFO-ID字段被分配6比特，关于分组是报头、尾部还是中间分组的信息被分配2比特，并且有效载荷被分配B比特。应当认识到，各个字段的实际尺寸仅是作为示例，并且替换实施例可以具有不同尺寸的字段。
如可以看到的，线路分组34和NoC 38分组具有与由通用分组格式42所表示的相同的格式。前2比特44a表示分组类型。第二6比特表示VC-ID 44b（虚信道标识）。这之后是段标识符44c和有效载荷44d。类型被分配2比特，VC-ID 44b被分配6比特，分组ID段ID 44c被分配2比特，有效载荷44d被分配B比特。
在图4中，示出四个多路复用分组46a, 46b, 46c和46d。分组46a, 46b和46d是NoC分组并且在该示例中涉及一个操作。第三分组是与例如束k相关联的线路分组46c。
在一个修改中，可以使用时隙结构，其中分组被分配到特定时隙。这可以由分组多路复用器或与其相关联的控制电路来控制。时隙可以被分派给属于特定优先级队列的存储器事务分组或特定线路束分组。
在本发明的实施例中，分组可以被串行发送或者被并行发送。本发明的一个实施例涉及利用例如七个或十五个线路以窄并行形式发送分组。
当被接收时分组被锁存到接收侧的束电路32。一旦被锁存，输入束电路32使得这些值被存储到适当的寄存器33。然后信号可以被断言在输入管芯上输入信号需要被映射到哪里。例如，中断一般被直接映射到主CPU的中断控制器。
在本发明的一个实施例中，分组/束映射以简单的一对一方式来执行而不用变换。这意味着对于所有被实现的W值和B值，输出（outgoing）束上的束B的线路W被映射到输入束电路32上的束B的线路W。
在一个实施例中，接收器保留在任何时候接受用于每个束的线路分组的能力。因此在本发明的一个实施例中，束发送不需要以与存储器分组相同的方式被流控，所述束发送与所述存储器分组共享链路。在本发明的一个实施例中，NoC存储器分组具有通过特定流控制分组交换来被调节（mediated）的流控制。这些将给发送管芯指示接收管芯接受未来分组的能力。当然，在本发明的替换实施例中可以使用其它机制。
在一个实施例中，由于有限等待时间和有限抖动可以获得适于载送同步信号和时钟信号的传输，因此提供服务质量保证。
如前面所提到的，两个管芯之间的接口将传达涉及例如用于控制DMA的中断、复位、功率状态改变请求、握手的信号和许多其它类型的控制信号，例如前面提到的那些。信号发送和接收的服务质量(QoS)可能受到下面五个参数中的一个或多个的影响：
1. 延迟
2. 抖动
3. 有保证的递送
4. 递送次序
5. 错误。
在本发明的一些实施例中，线路被以有限速率进行采样，并且线路束分组被跨越链路多路复用并且因此可以根据什么其它分组可以尝试同时使用该链路而在发送中被延迟一定量的时间。
在本发明的一个实施例中，束分组可以被保证以它们被发送的顺序来被递送，而没有任何超越（overtaking）。由于这在非常受控的电气环境中被实施，在相同封装体内的硅管芯之间或者硅上被实施，可以假定该发送基本上无错误。
在本发明的一些实施例中，电路被布置成在发送管芯上的束存储区寄存器（bank register）处的输入信号改变状态和接收管芯上的相应束存储区寄存器的等效信号改变状态之间具有有限延迟。本发明的一些实施例还可以承诺上面讨论的延迟的受约束变化。例如，服务质量承诺将包括能够保证对于接口的延迟将不多于D纳秒并且抖动将不多于J纳秒。
正如将更详细讨论的，本发明的一些实施例控制采样速率S，在该采样速率下信号被转换成束分组。可替换地或者另外地，可以控制在接口处的队列的优先次序P，其仲裁准备好发送的哪个线路分组将被发送。本发明的实施例可能能够不基于规则采样而对束采样并且发送分组，但是无论何时都存在与束相关联的任何单个信号的状态改变。这可以在预先确定的时间帧内。
在本发明的一个替换实施例中，当信号改变状态时，这开始一周期。当该周期终止时，束分组被发送到仲裁器（arbiter）。这样，将捕获任何其它在该周期内改变状态的信号。
通过控制采样速率S、采样方法和/或优先次序P，在本发明的一些实施例中可以实现对延迟D和抖动J的控制。
应当认识到，在一些实施例中，规则采样速率可能是优选的，而在其它实施例中，基于活动的采样（activity based sampling）可能是期望的。实际上，在本发明的一些实施例中，相同系统可以使用基于采样的束和基于活动的束，这取决于环境。例如，在一些情形下，为了具有满意的低延迟和抖动，利用基于采样的束，这可能需要相对高的采样速率S。在一些实施例中，这可能引起问题，因为链路可能变得充满了线路束分组，所述线路束分组中的许多分组可能实际上没有载送状态改变并且因此是冗余的。这可能给由链路的其它用户接收的服务带来问题。因此，在一些实施例中，可以提供逻辑电路，其仅在它检测到被束寄存器锁存的信号中的任何一个上的边沿时才触发该束寄存器的采样。在这种情况下，分组不具有采样间隔等待周期并且因此端到端延迟仅通过增加产生和接收分组时涉及的各种电路的性能而被计算，使得该延迟是有限的。该机制意味着链路没有饱和。
然而，应当认识到，在一些实施例中，激活触发的分组可能导致分组的激增（proliferation），其中各线路在时间上接近地被激活，但是却被包括在分开的分组中。因此，不同情形可以使用基于采样的束或者基于激活的束。在本发明的一个实施例中，一些束可以是基于采样的，一些束可以是基于激活的。应当认识到，在一些实施例中，相同束的样本可以在某一时间是基于采样的，并且在另一时间是基于激活的。
现在参考图5-7。图5示出根据控制寄存器60中的设置，在减法计数器56或边沿检测器52的控制下，线路的采样和分组的生成。特别地，在图5中，示出一个束寄存器30。应当认识到，每个束寄存器或仅其中一些（或者甚至其中一个）束寄存器可以被提供有图5中所示的电路。
束寄存器30的输出连接到分组格式器50。图2的多路复用器26对格式器的输出34进行操作。分组格式器50通过将类型ID和束ID添加到表示束的线路状态的B比特而将束寄存器30的输出配置成线路分组34。
边沿检测器52连接到与束寄存器相关联的每个线路54。边沿检测器52被布置成每当在相应线路上的信号上存在转变时进行检测。当检测到线路中的任何一个上的边沿时，边沿检测器将输出提供到分组多路复用器25。
附连到多路复用器25的是减法计数器56，每当计数达到0时其将输出提供到多路复用器25。减法计数器56连接到重装载寄存器（reload register）58。在本发明的替换实施例中可以使用其它类型的计数器或替换的计时电路。重装载寄存器58和减法计数器56的功能是控制对束寄存器采样的速率。因此，通过控制重装载寄存器58中的值，采样速率可以降低或者提高。多路复用器25还连接到配置寄存器60。配置寄存器60将控制多路复用器25是否被布置成由于计数已经达到0或者由于已经检测到边沿而对束进行采样。
在本发明的一些仅提供基于采样的分组的实施例中，可以省略配置寄存器和边沿检测器。类似地，在那些仅使用基于活动的采样的实施例中，减法计数器和配置寄存器全都可以省略。
现在参考图6，其示出优先级仲裁器62。该仲裁器62被设置在图2所示的分组多路复用器26中。优先级仲裁器被布置成从N个束300–30N中的每一个接收输出。优先级仲裁器62还被布置成从第一片上网络分组队列35和第二片上网络分组队列37接收输出。第一队列35用于相对高优先级的存储器事务，而第二队列37用于相对低优先级的存储器事务。在本发明的一些实施例中，可以存在用于存储器事务的单个队列。在本发明的替换实施例中，可以存在用于存储器事务的两个以上的队列。在另一实施例中，多个队列可以被束分组和存储器事务共享。
图7示意性地示出利用存储器事务分组对线路（束）分组进行多路复用。
如可以从图7看出的，接口可以被看作是由虚线路分组信道68和片上网络分组信道70构成。这些信道被一起多路复用。这些分组以下面的次序被多路复用：
第一线路分组72之后是第二和第三片上网络事务分组74和76。后两个分组来自高优先级队列。然后这之后是第四分组，该第四分组是具有低优先级的片上网络分组78。第二线路分组80跟随，并且最后存在第二低优先级片上网络事务分组82。应当认识到，该示例仅是说明性的，当然在不同实施例可以改变这些分组的次序。
特别地，用于实现服务质量的系统使用配置寄存器61用于链路。该配置寄存器61允许下述中的一个或多个的规范：
每个束的优先级；
如果束将被规则采样或者如果将使用基于激活的采样；
对于每个束的采样速率；
对于每个束的允许位（enable bit）；
高优先级片上网络（其是存储器事务）分组队列的优先级；以及
低优先级片上网络分组队列的优先级。
如前面提到的，可以存在两个以上的队列/优先级。
所分派的优先级被仲裁器62用于当一个以上的束分组或片上网络分组准备好被发送时确定发送序列。当两个或更多个分组具有相同优先级时，则仲裁器可以使用轮循优先级（round robin priority）或随机选择。
每个束的采样速率指示对于分组产生样本的时钟速率。配置寄存器61被布置成包含在上面讨论的公式CLK/2N中使用的值N。特别地，值2N被放置在重装载寄存器58中。该值用作减法计数器的开始值，其减小时钟速率使得在已经过去2N个循环之后，计数器56将处于0并且将用信号通知多路复用器25样本到期。当减法计数器已经达到0时，减法计数器被重装载重装载寄存器的内容，并且过程重新开始。
在一个修改型式中，对于每次采样，与先前发送的束进行比较。如果在两个束之间不存在差别，则没有分组呈现为被发送。这样，束样本可以在它们包含虚线路中的一个或多个上的状态转变时仅作为分组被发送。这可以省电。然而，这将要求分组格式器存储先前分组并具有比较器来比较先前分组与当前分组。
在本发明的一个实施例中，如果配置寄存器61包含N0，则该值被以特殊的方式解释。这指示束不会被以规则间隔采样。而是，这指示束寄存器仅在由边沿检测器52检测到边沿时才将被采样。该边沿检测器52寻找每个循环上的边沿，并且只要这种采样到期，边沿检测器就用信号通知多路复用器。这样，不再需要在配置寄存器中具有分开的字段来指示要使用规则采样还是使用基于激活的采样。关于是规则地对束进行采样还是依赖于活动对束进行采样的信息被传递给配置寄存器60，其控制多路复用器25。可替换地，配置寄存器60本身连接到多路复用器25来控制该多路复用器的操作。
提供束启用信令，其指示特定束是否被启用以产生任何分组。束启用信令可以采用束允许位的形式。当被启用时，束将使用由采样速率字段确定的过程来产生分组。当没有被启用时，将不产生分组并且在相关联的信号上的任何活动将不被跨越接口发送。
在本发明的一个实施例中，对于每个束分别写允许位。当束被启用时采样减法计数器开始。这意味着可以单独地处理束并且这些束可以被布置成使得束采样可以被控制以使电路不总是在相同的循环中产生分组。
在一个实施例中，电路57被布置成使束采样交错，这在典型等待时间可被移动得更接近最好情况并且远离最坏情况的一些实施例中可能是有利的。电路57可以由在适当处理器上运行的软件来实施并且被配置成控制每个束，并且特别地提供启用信令来开始减法计数器和/或将启用信令提供给边沿检测器。在替换实施例中，电路57可以被省略并且可以由配置寄存器61和/或配置寄存器60来提供允许位。
保证的延迟可以是最大延迟，即对于虚线路来说的最坏情况。如果束被唯一地给定最高优先级，则通过简单地将各个块从样本生成到分组产生的速度与它跨越接口所采用的时间相加来导出延迟，并且将该延迟解包并复制到接收侧的束寄存器中。如果束共享最高优先级，则该计算可以被改变成假定分组必须在可以发送该分组之前等待具有该优先级的所有其它分组的单个发生。在轮循优先级仲裁的情况下，这将给出单个分组将遭受的延迟的上限。
抖动值是保证的最坏情况等待时间的结果，即抖动＝最大延迟（最大等待）－最小延迟（没有等待）。
在所描述的实施例的一个修改型式中，可以对于采样束来实施等时（isochronous）分组。在该实施方式中，对于特定束在发送过程中以规则间隔预备时隙。这将保证没有抖动，因为采样和发送将被保证固定的时间关系，并且将因此不经历排队、仲裁或被其它接口请求器阻挡，所述其它接口请求器是其它虚线路或片上网络请求。在这一点上，现在参考图12，其示出用于提供等时分组的电路。仲裁器224在该修改型式中被示为具有四个束220，该四个束向其提供分组输入。这是作为示例并且输入到仲裁器224的束的数目可以是四个以上或以下。
定时器222被提供用来控制时隙的定时。仲裁器中的时隙寄存器226被配置用来存储限定哪些时隙被预备并且用于哪个束的信息。控制电路228被配置用来将该数据提供给时隙寄存器226。控制电路228可以至少部分地由在适当处理器上运行的算法来实施。控制电路228可以被布置成在设置管芯时配置时隙分配和/或可以被布置成在器件使用期间改变时隙分配的配置。
控制电路可以将时隙分配给仅一个束、束的子集或允许任何束来使用时隙。在一个以上的束已经被分配了时隙并且一个以上的束提供同时要发送的分组的情况下，仲裁器将选择哪个束来分配到特定时隙。
在图12中，仅借助示例示出五个时隙232- 242。第一时隙232被分配给第二束。第二时隙234可以被任何一个束使用，第三时隙236、第四时隙238和第五时隙242也可以被任何一个束使用。第四时隙232还被分配给第二束。对于第二和第四时隙，如果第二束不具有要发送的分组，则该时隙可以被任何一个其它束使用。
在一个实施例中，对各个信号向特定束的分配进行选择以便改善接口性能。
在本发明的一些实施例中，特定信号分配给束可以为了硬件设计方便或芯片的特定用途的良好性能而进行。然而，通常芯片会具有多个用途。因此，为了一个用途将线路分发给特定束，可能对于另一用途是效率差的，并且可能导致每次发送所捕获的信号转变的平均数看起来较低，并且例如可能需要较高的采样速率。例如，其中最活跃线路在多个束之间均匀分布而不是被分组成一个或几个束的用途情况，可能导致效率差的传输。
在这一点上，参考图8，其示出允许配置信号和束之间的联系的束配置控制电路84。当芯片正被配置用于特定用途时或者在集成电路工作期间，可以进行由束配置控制电路执行的这种配置。例如，系统可在运行时间或者在任何其它适当的时间被配置，而不是具有通过硬件强加的固定映射。该联系可以对于特定芯片的特定应用是固定的，或者在本发明的替换实施例中其在芯片工作期间可以改变。
在本发明的一个实施例中，束配置控制电路84包括软件，在配置接口时可以使用该软件以基于束的预期活动将信号分配给这些束并且因此对这些束进行优先级排序。例如，在一个实施例中，B个最活跃信号被分配给束0，且接下来的B个最活跃信号被分配给束1，等等。每个束的单独采样速率将被调整，使得它与给定束中的任何信号的最高服务质量要求相称。优先级可以被类似地配置。这在本发明的一些实施例中具有的优点是：产生比其它情况下高的每一分组的信号转变聚集。
可以通过预期优先级来将线路成束，而不是基于预期活动将线路成束。在一个实施例中，线路的成束可以考虑预期优先级和预期活动。图8示出图2所示的电路的修改型式。与图2中相同的那些元件被赋予相同的参考标记。交叉开关（crossbar）80被设置在第一管芯上。该交叉开关80具有来自每个线路的输入和对于每个束的每个线路的输出。对于每个输入线路，制作到特定束的特定输入的连接。交叉开关80以及特别是其在相应输入和输出之间的连接配置由束配置控制器84来控制。
类似地，在第二管芯上，提供第二交叉开关82，其每个输入接收来自束寄存器32的相应输出。交叉开关82的输出被束控制电路86控制使得各输出被指引到所需的电路元件。由此束控制电路86控制从各个束接收的输入被指引到哪里。
在所描述的实施例中，(n+1) x b个输入线路信号被呈现给第一管芯上的交叉开关80，其能够将每个信号路由到(n+1)个束的任何束中的任何比特。在该实施例中，n大于或等于1。该实施例仅考虑了置换映射（permutation mapping）或路由，然而还可以使用其它映射或路由。
映射由束控制电路的虚束控制寄存器85控制。这可以被认为是线路信号和束比特位置之间一组(n+1) x b个配对。这些束可以以任何一种前述方式被采样以便制造将把线路分组发送到接收管芯的系统。
如前所述，接收管芯的接收电路引起分组中的比特状态被复制到接收管芯上的相应束32中。束32然后将提供呈现给第二交叉开关82的信号，第二交叉开关82执行与由输出管芯的束交叉开关执行的映射相反的映射。该相反映射导致来自输出管芯的信号驱动输入管芯上相同的信号，就好像不存在任何交叉开关一样。在接收侧的控制电路86包括束控制寄存器87，其存储束中的每个位置和该线路的目的地之间的映射。
为了清楚起见，发送管芯和接收管芯上的束寄存器已经被省略。
在本发明的一种修改型式中，一些束被布置成具有固定配置，并且分配给特定束的线路不改变，而不管管芯的应用如何。其它束可以如上面讨论的那样来配置。
现在参考图14，其示意性地示出虚映射。在该简化示例中，两个束250a和250b被设置在发送侧。提供七个线路254。这七个线路254被输入到交叉开关80，交叉开关80在映射控制器84的控制下使得线路被分配给两个束250之一并分配给束中的特定比特位置。在该说明性示例中，第一个、第二个、第五个和第七个线路254被分配给第一束250a。第三个、第四个和第六个线路被分配给第二束250b。
在接收侧，所接收的束252a和252b（其与被发送的束相同）被输入到交叉开关82。交叉开关82在映射控制器86的控制下使得束中的信号被分配给相应线路。
通过下述来规定可配置的成组（grouping）：
通过例如将停用值（disable value）写入到接口两侧的控制寄存器256和258来停用线路的发送；
对配置寄存器（例如图8的寄存器85和87）进行写入，所述配置寄存器规定线路和束以及线路中的位置之间的映射－也是在两个管芯（输入管芯和输出管芯）上。在本发明的一些实施例中这些配置是对称的，因此这些线路的成组和不成组正是所预期的；以及
通过例如将启用值写入到控制寄存器256来启用线路的发送。
可替换地或者另外地，可以在配置寄存器的一个或多个字段中提供启用/停用值。应当认识到，在替换实施例中，可以使用用于防止在配置期间束跨越接口的发送的任何适当机制。
对于每个线路，配置寄存器可以具有标识被分配的束的字段和指示束中的位置的字段。此外，可以存在指示发送是被启用还是被停用的字段。
在一个修改型式中，边沿触发的中断被处理。许多中断是电平敏感中断。这意味着一旦它们被断言，则中断停留在被断言直到中断服务代理处理该中断为止。相比之下，边沿触发的中断信号可以被断言以及被解除断言而不用中断代理等待服务代理处理信号中断。边沿触发中断的一个特征是中断线可以在中断没有被处理的情况下返回其静止状态。边沿的相对定时可以形成由服务代理用来适当地处理中断的信息的一部分。
应当注意，除了所描述的边沿触发的中断以外，存在其它类型的异步信号。它们可以以类似于下面所概述的方式而被支持。
电平灵敏和边沿触发的中断可以被不同地发送。在下面的实施例中，存储在RAM中的数据可以使得边沿发送历史能够被捕获－并且因此保持边沿语义（edge semantics）。
在一个实施例中，边沿触发的中断作为简单写命令被跨越接口发送到所配置的地址。应当注意，边沿可以表示被断言的中断或者被解除断言的中断。被写入的值包含被捕获的边沿的指示，即从0到1的上升沿或从1到0的下降沿，并具有时间戳。时间戳允许中断服务程序（routine）重新创建数字波，如果存在几个被检测到边沿的话，因为中断最后通过读取在该地址处的存储器的内容来被处理。边沿的类型和/或数目允许中断服务程序确定中断是被断言还是被解除断言。
在这一点上，参考图9，其示出在发送管芯上实施在接口上的写消息的边沿触发编码所需的电路。提供寄存器组（register bank）102。寄存器组102被配置成保存在电路可以被使用之前需要由软件配置的信息。寄存器组包括开始地址寄存器104，其规定第一这种写事务将被发送到的地址。结束寄存器108指定写事务将被发送到的最后地址。开始寄存器104和结束寄存器108在它们之间对消息可以被发送到的存储器中的缓冲区（或寄存器空间）进行划界。该寄存器还可以包括当前地址寄存器106，其具有下一写事务将被发送到的地址或者包含最后事务被发送到的地址。
还提供配置寄存器110。配置寄存器包括三个字段。第一字段112指示当前地址寄存器的增量模式。在每个消息上地址例如增加一个单位，例如增加一个字（4字节），或者在每个消息上地址例如减少一个单位。当当前地址寄存器106中的当前地址达到结束地址寄存器中的值时，下一地址将又是开始地址。这样，可以限定环形缓冲器。第一字段112中的第三个选项是“一个也没有（none）”，其指示所有消息将被发送到相同地址。换句话说，字段指示当前地址寄存器是要增加、减少还是总是被发送到相同地址。
第二字段114是除数（divisor）字段，其指示时钟被划分成多少以便产生时间戳。如可以从图9看出的，计数器118接收来自时钟分频器120的输入。时钟分频器120接收时钟。输入时钟被控制计数器110的时钟分频器120划分。除数字段由此指示在产生时间戳的计数器中时钟被划分成多少。这将会防止时间戳在太短的时间内溢出并且还设定时间戳的位置。
最后字段是允许位字段116，其指示该机制是否被启用以在接口上发送分组。
在该情形下，由单个封装体内的两个管芯之间的写事务来载送中断和/或边沿编码信号。写事务被布置成把例如中断控制器中的目标存储器或寄存器作为目标。
当边沿检测块100感测输入信号上的转变，该输入信号可以是中断、握手、调步信号等，它引起图9中所示的分组112的构造。该分组包括四个字段。第一字段124是写报头，其规定分组是写字事务，例如4字节的存储。报头还可以包含事务标识、安全凭证、发送优先级、高速缓存能力、合并能力、写缓冲能力（write-postability）、缓冲能力和/或其它对互连的建议。在一个实施例中写报头的主要目的是标识分组意义以实施到所选地址的字写入。
第二字段126是地址。其规定数据将被写到的字地址。这还暗示最低有效2比特未被使用。在示例中，单位是4字节字。由于最小的地址增量是二进制形式的四，这意味着不需要该最低有效2比特，因为它们覆盖了范围0,1,2,3。
第三字段128是包括两个字段的数据字段。第一子字段130是时间戳字段，其包含在检测到边沿时计数器的值。计数器以由除数划分的时钟确定的速率增加。如前面所提到的，该除数是可编程的，因此可以控制计数器的回绕（wrap around）速率和时间戳精度。计数器可以是任何适当的大小，但是在本发明的一个实施例中其可以是31比特。
数据字段的第二子字段是信号状态子字段132，其指示分组是产生在下降转变上还是产生在上升转变上。作为示例，下降转变可以由值0表示，而上升转变可以由值1表示。然而，在本发明的替换实施例中，下降转变可以由值1表示，上升转变可以由值0表示。
从配置寄存器组102中的四个寄存器来计算地址字段。第一分组将使用在开始地址寄存器104中规定的地址。随后的地址将依赖于包含在寻址模式字段112中的值。如前面所提到的，这将规定随后的地址是增加一个字节，减少一个字节还是根本不增加。当前地址，即将被下一分组使用并且被包括在当前地址字段106中的地址，将反映该模式。例如，如果寻址模式字段112规定地址将被增加或减少，则这将继续直到当前地址等于在结束地址寄存器108中规定的结束地址为止。
当这发生时，下一地址将是开始地址。这被布置成在地址序列中实施回绕，并且确保该机制仅在指定的区域内写入。该机制可以用作替换方式或者结合前面所描述的束宽度管道一起使用，以便支持中断。
如果地址规定RAM（随机存取存储器）区域，则可以看出信号波形可以从RAM中的样本重复。因此，中断服务程序（ISR）能够对边沿触发的中断序列进行解码和服务。在其它字和中断中，断言或解除断言可以根据包括在多个分组中的信息来确定。
地址还可以规定寄存器，例如门铃或FIFO实施的硬件。这可以是这样的应用，即在该应用中没有增量的寻址模式可能是适当的。
地址优选是在共享存储器中，例如在RAM中。RAM被至少一个其它功能或应用使用。共享存储器可以是可由CPU使用的通用数据缓冲器。
任何适当的机制可以用于触发CPU读取存储器中的数据。例如，CPU可以被布置成周期性地读取存储器。CPU可以被触发以在接收每n个分组之后读取存储器，其中n大于或等于1。发送管芯可以被布置成通过束机制发送中断信息信号，其触发CPU读取存储器。中断信息信号可以采用电平类型（level type）信号的形式。
现在参考图15。在第一个管芯2上提供总线路300，多个功能（function）（其可以包括图10的多个请求器）302连接到该总线路。这些功能可以是存储器事务提供器和/或接收器。功能302提供被加到总线路300上的读/写业务308。该业务可以使用如前面所描述并且图解地用参考标记312表示的存储器事务逻辑被加到接口8上。由功能302产生的任何电平中断304被使用如前面所描述的并且图解地用参考标记314表示的束逻辑加到接口上。由功能302产生的任何边沿中断306被使用如前面所描述的并且图解地用参考标记316表示的逻辑加到接口上。
在第二个管芯4上提供如前面所描述的并且图解地用参考标记320表示的相应束逻辑。该逻辑将引起电平中断304传递到中断控制器260，该中断控制器向CPU 262发出中断请求。
存储器请求和被打包的边沿中断由第二管芯上的存储器事务逻辑来处理。该逻辑是如前面所描述的那样，但是用参考标记324表示。存储器事务和被打包的边沿中断被加到总线310上，该总线允许在DMA控制器312的控制下边沿中断信息被写到DRAM 314中的地址，其是在边沿中断分组中。该DRAM在该实施例中是在芯片外，但是在替换实施例中，边沿中断信息可以被写到芯片上的存储器。
存储在DRAM中的信息可以被CPU读取，其能够标识中断是否被断言/解除断言。
在结合采样束机制使用上述布置的那些实施例中，然后可能将采样速率设定为较慢值。这代表脉冲串（burst）的频率，而不是将产生传统中断的脉冲串内的边沿转变的高频。脉冲串内的转变记录可以使用该机制从RAM检索。
在替换实施例中，可以提供在使用该机制的所有中断之间共享的单个寄存器组。在该示例中，写操作数可以更大，例如是64比特，具有附加中断标识符。中断标识符可以由32比特提供。应当认识到，就比特而言字段大小的特定示例仅是作为示例，并且本发明的替换实施例可以对字段使用不同的比特大小。在存在单个寄存器组的该示例中，在包含来自所有这种中断的转变样本的存储器中可以存在单个环形缓冲器，但是每个转变将关于其属于哪个中断而被明确标记。
在前面描述的实施例中，可以存在用于每个中断的单独环形缓冲器，因此样本的标识将由地址来确定，该环形缓冲器是该地址是其组成部分的缓冲器。
在一个修改型式中，管芯和接口被配置成以与电平敏感中断相同的方式处理边沿触发的中断。在一些实施例中，可能需要使用相对高的采样速率以便最小化错过边沿的可能性。在本发明的另一个实施例中，可以使用用于边沿触发的中断的基于激活的采样。
下面的实施例可以与接口上的任何业务分组一起使用。
现在将参考图10描述前述实施例的一种修改型式。满足服务质量承诺可能是功率低效的，因为通常的情况是通常使用足以覆盖未知情形的资源的过度供应。然而，图10所示的实施例在一些情况下可能能够最小化发送的电力费用，同时仍支持端到端服务质量承诺。在该实施例中，业务要求块141中的软件通过将所需参数写入到相应业务控制块145中的配置寄存器142中而声明业务要求，即对于来自每个存储器事务请求器140的流的流量。
在该示例中，每个存储器事务请求器被提供有配置寄存器。在一个实施例中，配置寄存器与单个请求器相关联。在替换实施例中，配置寄存器可以与两个或更多个请求器相关联。在本发明的一些实施例中，与给定寄存器相关联的请求器的数目可以针对不同的寄存器是不同的。在该替换实施例中请求器的数目可以从1变化到多个请求器。可替换地或者另外地，这一相同技术可用于处理束。
一个控制块145可以与单个寄存器相关联或者可以被提供有多个寄存器。在一个实施例中，可以提供单个控制块，其与所有寄存器相关联。
该控制块145或每个控制块145具有队列控制器143，其将来自每个配置寄存器的配置信息转换成优先级、接口速度和通道数目，并且将特定线路连接到特定队列132-138，以便最小化功耗。通道被认为是接口8的连接器或线路的子集。在一个实施例中，这被动态地进行并且被周期性地重新估计。仲裁器模块130被布置成监控进入队列的分组和对跨越接口的分组的发送进行调度之前的每个分组的等待时间。
如图10所示，提供仲裁器模块130。仲裁器模块被布置成从四个队列132,、134、 136和138接收输入。在该实施例中，提供四个队列。然而，这仅是作为示例，可以提供多于四个或少于四个的队列。
第一队列132代表用于尽力而为（best effort）和低带宽的队列。第二队列134用于尽力而为和高带宽。第三队列136用于低等待时间和缓慢带宽，而第四队列138用于低等待时间和高带宽。保证满足第三和第四队列136和138的等待时间要求，例如对于实时要求。相比之下，第一和第二队列132和134使得存在较少的等待时间承诺，因为接口将尝试（但不一定）满足它们的等待时间要求。四个队列有效地规定了四个不同的服务等级。应当认识到，不同队列的特性可以以与所描述的方式不同的方式来设置。在一个实施例中，可以考虑沿相同方向行进的存储器请求的响应，因为事务和响应可以共享相同链路。
如所示的，存在R个请求器140。由相应请求器140发出存储器事务，例如读取和写入。每个请求器140与配置寄存器142之一相关联。每个配置寄存器包括服务质量信息，例如等待时间、带宽（峰值和/或平均值）以及该请求器的存储器业务所要求的服务等级。在替换实施例中，可替换地或者另外地，可以使用不同的服务质量信息。在本发明的替换实施例中，可以使用少于三个的参数，即两个或一个参数。在另一个实施例中，可以使用多于三个的参数。
根据带宽是被注册为高还是低以及请求器140是被注册为要求等待时间保证还是满足于尽力而为基础上的递送，事务将被转发给队列之一。
每个业务控制块145的输出被输出到四个多路复用器147中的每一个。多路复用器147中的每一个与队列之一相关联。多路复用器147允许每个业务控制块的输出被输入到与相应的多路复用器关联的队列。队列132可以由相应缓存器来实施。
基于服务质量因素，仲裁器模块130将选择在特定情况下被格式化为分组的哪个存储器事务被发送到另一管芯。在另一管芯处，重构的分组将在内部总线网络和/或芯片网络上使用适当的服务质量来发送。仲裁器模块130将提供根据注册的业务流量使用的时钟速率和物理连接通道的数目。该信息被跨越接口发送或者从另一管芯接收，使得两个管芯以相同的方式进行工作。
由此，软件141对该请求器确保适当的值在适当的寄存器142中。应当认识到，该软件可以被两个或更多个请求器共享。可替换地或者另外地，一个或多个请求器可以均具有它们自己的软件，该软件使得适当的值置于适当的寄存器中。软件141将提供注册业务流量而对请求器要求的性能特性。如前面所提到的，这需要存储器存取所需要的等待时间的规范，例如从请求到存储器完成响应所花费的时钟周期的最大准许数目。另外地或者可替换地，可以规定带宽，即峰值带宽和/或平均带宽。平均带宽可以被认为是在器件被启用用于当前用途情况的持续时间的时段内的算术平均带宽。应当认识到，在本发明的替换实施例中，所述性能特性可以是单个限定的特性。该一个或多个服务质量要求可以包括相对于上述讨论的那些来说另外的或者替换的服务质量参数。这些服务质量参数可以包括下述中的一个或多个：延迟、抖动、有保证的递送、递送次序和错误。
仲裁器130被配置成使用来自所有寄存器业务流量的合计平均带宽来提供使用中的通道数目和时钟速率。时钟速率可以是可调整的，通道也可以是可调整的。（通道是管芯之间的物理链路的逻辑名称。例如通道可以包括一个或多个线路）。例如，在一个简单实施方式中，时钟速率可以在1 MHz和400 MHz之间调整。通道数目可以是1个（8比特）或者2个通道（每个通道均是8比特）。这将意味着链路的容量是16 Mbits/sec到12.5 Gbits/sec。在一个实施例中，接口能够使用单个时钟边沿。一个高速操作模式可以将使在通道上的数据在相关时钟的上升沿和下降沿（被称为双时钟沿）两者上都变化；较慢、较低的功率模式将仅改变上升沿上的数据。这假定物理链路具有与其相关联的物理时钟。然而，存在可以与本发明的实施例一起使用的其它不使用时钟的技术，例如可以具有从8 Mbits/sec到12.5 Gbits/sec的范围的异步发送。应当认识到，通道数目和时钟速率在不同的实施方式中可以是不同的。在本发明的一些实施例中，可以改变通道数目和时钟速率之一或者改变两者。
在操作中，来自请求器的存储器事务在由存储在适当的寄存器中的注册的服务等级确定的适当的队列处被指引。每个分组被时间加戳器146加戳，以指示它何时进入队列，从而仲裁器130能够判断分组已经排队多久。发送优先级将按照等待时间要求的顺序。由此，具有最紧时限的那些将首先被排定时间。时限可以被定义为在等待时间要求终止之前的平均时间。
仲裁器模块被布置成不断地监控所有四个队列的长度以确定时钟速率和通道供应。在本发明的一个实施例中，该监控可以每一微秒发生一次。然而，该监控可以在本发明的不同实施例中是不同的。在本发明的一个实施例中，监控频率可以根据芯片的工作条件而改变。
当特定请求器的操作模式改变时，与该请求相关联的值可以在寄存器中改变。例如，如果带宽参数被设置为0，则这将指示特定请求器已经进入低功率模式。
已经关于存储器事务分组描述了该实施例。然而，该技术也可以应用于束。束将具有存储在一个或多个寄存器中的服务质量值。这些值可以是束允许位和采样速率，由它们可以确定所需的带宽量。束可以具有它们自己的队列（如前面所描述的）或者共享一个或多个存储器事务队列。
参考图13，其示意性地示出中断电路。应当认识到，该电路可用于电平敏感中断和/或边沿敏感中断。管芯之一4被提供有具有控制寄存器276的外围器件274。外围器件274可以提供中断信号270。中断信号可以是中断信号的断言或解除断言。中断可以是电平敏感中断或边沿敏感中断。应当认识到，实际上管芯将具有产生中断的多个功能块等。中断信号270被设置在专用线路上，其被输入到束30中的一个。中断信号270的值被控制寄存器276中的值控制。
外围器件274可以被配置用于提供存储器事务和/或经由连接266接收存储器事务。连接266被提供到接口8。如前面所讨论的，存储器事务分组和束分组之一中的中断信号以多路复用的方式跨越接口被发送/接收。
在另一管芯2处，束32被分割并且中断信号270被输入到中断控制器260。中断控制器260被配置成产生到CPU 262的中断请求272。CPU被配置成将存储器事务提供到接口8和/或从接口8接收存储器事务。
在本发明的另一实施例中，提供如图11中所示的同步寄存器170。该寄存器也可以在图13中看到。该同步寄存器170能够解决在软件读取功能模块中的寄存器以确定模块中断状态和将承载相关中断信号的虚管道（即接口）状态传播到CPU之间存在的竞争冒险的可能性。特别地，模块可以断言中断，并且CPU可以接收该中断并且随后使用中断服务程序来处理该中断。最后服务于该中断的活动之一可能将通知模块CPU已经将中断条件除去并且该模块被命令通过清除该模块的寄存器之一中的一些状态位来解除断言其中断信号。
本发明的实施例能够解决，在所述条件在模块的寄存器中被清除和相关信号解除断言传播回到CPU中断控制器之间通常存在时间滞后的难题。
在本发明的一些实施例中，对同步寄存器170的读取将迫使所有束样本周期向前到达下一时钟循环，并且寄存器在将要被发送的所有线路分组已经完成它们的发送之前不会给读取请求返回值。
对同步寄存器的读取具有刷新束外的所有未处理的（pending）信号活动以及跨越接口刷新束的作用。由此，在本发明的一些实施例中，寄存器可以被软件用来保证特定事件的排序。寄存器170可以用于保证跨越接口的服务中断信号发送的任何延迟可以通过中断服务程序而被处理。
在另一修改型式中，该机制还可以用于通过停止束的采样并且将该功能移动到软件中来支持低功率模式，该软件通过使用同步寄存器可以对中断信号的更新排定时间。这使得束的生成仅在软件控制下发生，而不是只要由硬件检测到变化就发生。这会带来功率节省，如果在该操作模式期间不需要束中的线路的实时状态的话。
更详细地，图11示出同步寄存器170。同步寄存器170是可以被在CPU上运行的软件读取的管芯上的只读寄存器。如可以从13看出的，同步寄存器在与断言中断的模块相同的管芯上。当寄存器170被读取时，它用信号通知同步逻辑块172。同步逻辑块172将信号发送给每一个束控制逻辑173。束控制逻辑可以包括图5的电路。束控制逻辑被配置成确保所有束寄存器31被立即采样并且任何未处理的束更新被发送到束30，其被实施为缓冲器。在图11中，束和束寄存器被标记为130，但是它们具有图2所示的一般结构。
当所有未处理的束发送已经被完成时，线路束控制逻辑173用信号通知同步逻辑块。仅在这些确认之后，同步逻辑块172才格式化对同步寄存器读取请求的读取响应。读取响应照常被发送回CPU。
现在参考图5，其功能被修改以便允许同步逻辑块起作用。确定样本何时产生以及如何产生的逻辑被修改，使得如果束接收来自同步逻辑块172的信号并且其已经被配置为样本束，则它将立即产生样本。检查该样本是否需要发送，换句话说，检查线路中的任何一个上的值是否不同于该束的先前发送的信号值。特别地，图5的布置被修改使得多路复用器接收来自同步逻辑块的控制信号。因此，多路复用器被控制使得如果计数器等于0或者同步逻辑信号已经被断言并且束样本不等同于先前的束样本，则分组将通过分组格式器50被输出。同步寄存器连接到该管芯上的所有输入束。
在该修改型式中，同步寄存器170提供软件接口以提供该功能并且逻辑块172对执行该功能所需的逻辑活动进行编排组合（choreograph）。
同步寄存器170的读取使得同步逻辑块172启动其状态机。同步逻辑块将断言信号到每一个束控制逻辑173，其控制束来在下一个时钟周期上产生样本并且如果分组满足被发送的其它标准则发送该分组。然后当对于先前未处理的或者由于同步逻辑块信号的作用刚刚产生的束分组已经派遣束分组时，同步逻辑块172从控制逻辑173得到确认。在同步寄存器被写入之前所有信号变化呈现的确认信号将已经跨越接口被发送。该发送之后，同步逻辑块综合处理（synthesize）对读取同步寄存器的响应。同步功能不依赖于发送回的值。然而，在本发明的一些实施例中，同步功能可用于在返回的值中添加附加信息，例如该同步是否引起任何分组被刷新掉（flush out）或者如此刷新的分组的数目。该信息可用于调整系统和/或调试。响应分组以与束分组或存储器事务分组相同的方式被排队并且跨越接口被派遣。
应当认识到，由于该响应在与束相同的链路上被载送，束将在由软件接收到该响应时被更新。在本发明的替换实施例中，可以提供由同步机制在开始同步程序时识别的特殊类型的分组。该特殊类型的分组可以通过从启动器管芯上的寄存器的读取或者通过链接到CPU中的特定障碍指令来产生。
应当认识到，与图1b中所示的倒装芯片取向相比，各个管芯相对于衬底的取向可以改变。
在本发明的替换实施例中，管芯可以布置成堆叠结构，即一个在另一个上面。
两个管芯之间的接口在本发明的优选实施例中被描述为有线接口，其是由一系列有线连接或线路图案化连接来提供的。在本发明的替换实施例中，可以由任何适当的装置（例如光学接口或无线接口）来提供所述接口。
为了清楚起见，所描述的多个实施例将管芯之一示为发送到接收信号的另一管芯。应当认识到，在本发明的一些实施例中，两个管芯都可以具有电路的“发送”部分和电路的“接收”部分，使得该接口是双向的。应当认识到，在一些实施例中，线路中的至少一些或其它接口机制是双向的。在替换实施例中，接口可以包括两个单独路径，一个路径用于接收的分组且另一个路径用于发送的分组。

Claims (14)

1.一种封装体，包括：
第一管芯；
第二管芯；
连接所述第一管芯和所述第二管芯的接口，所述第一和第二管芯中的至少一个包括存储器，所述接口被配置用于传输控制信号和存储器事务；
用于将多个控制信号捆束在一起以形成组的装置，所述捆束装置提供多个组；和
多路复用装置，所述多路复用装置用于将包含控制信号的所述多个组和所述存储器事务多路复用到所述接口上使得所述接口的多个连接被所述多个组和所述存储器事务共享。
2.根据权利要求1所述的封装体，其中所述接口被配置用于以分组的方式传输包含控制信号的所述多个组和存储器事务。
3.根据任何前述权利要求所述的封装体，其中所述第一管芯主要包括模拟电路，所述第二管芯主要包括数字电路。
4.根据权利要求1或2所述的封装体，包括在第一和第二管芯之一上的至少一个控制信号源，所述至少一个控制信号源被配置用于通过所述接口将各个控制信号提供到在所述第一和第二管芯中的另一个上的相应控制信号目的地。
5.根据权利要求4所述的封装体，其中所述控制信号源中的信号变化以对于所述控制信号源和控制信号目的地来说功能上透明的方式被传送到所述控制信号目的地。
6.根据权利要求1或2所述的封装体，包括用于对所述控制信号进行采样并将所述采样的控制信号传输到所述接口的电路。
7.根据权利要求6所述的封装体，其中所述用于采样的电路被配置用于基本上同时对所述多个组中的相应一组中包含的该多个控制信号进行采样。
8.根据权利要求6所述的封装体，其中所述采样电路被配置用于对至少两个不同组中包含的控制信号进行采样，每一组在不同的时间进行。
9.根据权利要求6所述的封装体，其中用于对所述控制信号进行采样的所述电路被配置成响应于检测到控制信号的状态变化对所述信号进行采样。
10.根据权利要求1所述的封装体，包括用于确定一组的所述控制信号中的任何一个是否已经改变的装置，其中只有在所述组的至少一个控制信号已经改变时所述组才跨越所述接口被发送。
11.根据权利要求1或2所述的封装体，其中所述控制信号包括从由以下项构成的组中选择的至少一个控制信号：中断、握手；请求、应答对、复位、功率状态改变请求、启用/停用信号、报警信号、同步信号、时钟信号、状态信号、功能模式设置信号、感测信号、存在检测信号、功率状态信号、结束信号、安全模式信号、LED控制、外部芯片控制；芯片选择、写保护、芯片启用、从芯片外获得的用于控制相关电子物品的信号。
12.根据权利要求1或2所述的封装体，其中所述第一和第二管芯中的至少一个包括多路分解装置，所述多路分解装置用于多路分解从所述接口接收的存储器事务和包含控制信号的组。
13.一种用在封装体中的管芯，所述封装体包括所述管芯和至少一个另外的管芯，所述管芯包括：
被配置用于提供存储器事务的存储器电路；
用于连接所述管芯和所述另外的管芯的接口，所述接口被配置用于传输控制信号和存储器事务；
用于将多个控制信号捆束在一起以形成组的装置，所述捆束装置提供多个组；和
多路复用装置，所述多路复用装置用于将包含控制信号的所述多个组和所述存储器事务多路复用到所述接口上使得所述接口的多个连接被所述多个组和所述存储器事务共享。
14.一种用在封装体中的方法，所述封装体包括第一管芯和第二管芯，所述方法包括：
提供控制信号；
提供存储器事务；
将多个控制信号捆束在一起以形成组；
提供多个组；以及
将包含控制信号的所述多个组和所述存储器事务多路复用到所述第一管芯和第二管芯之间的共享接口上，使得所述接口的多个连接被所述多个组和所述存储器事务共享。
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Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2339795B1 (en) 2009-12-07 2013-08-14 STMicroelectronics (Research & Development) Limited Inter-chip communication interface for a multi-chip package
EP2333830B1 (en) * 2009-12-07 2014-09-03 STMicroelectronics (Research & Development) Limited a package comprising a first and a second die coupled by a multiplexed bus
US9092393B2 (en) * 2011-03-11 2015-07-28 Skyworks Solutions, Inc. Dual mode serial/parallel interface and use thereof in improved wireless devices and switching components
US9478502B2 (en) * 2012-07-26 2016-10-25 Micron Technology, Inc. Device identification assignment and total device number detection
US9471538B2 (en) 2012-09-25 2016-10-18 Qualcomm Technologies, Inc. Network on a chip socket protocol
CN104685480B (zh) * 2012-09-25 2017-07-14 高通科技公司 关于芯片套接字协议的网络
KR102229942B1 (ko) 2014-07-09 2021-03-22 삼성전자주식회사 멀티 다이들을 갖는 멀티 채널 반도체 장치의 동작 방법 및 그에 따른 반도체 장치
US9710406B2 (en) * 2014-12-15 2017-07-18 Intel Corporation Data transmission using PCIe protocol via USB port
US9842651B2 (en) 2015-11-25 2017-12-12 Sunrise Memory Corporation Three-dimensional vertical NOR flash thin film transistor strings
US10121553B2 (en) 2015-09-30 2018-11-06 Sunrise Memory Corporation Capacitive-coupled non-volatile thin-film transistor NOR strings in three-dimensional arrays
US11120884B2 (en) 2015-09-30 2021-09-14 Sunrise Memory Corporation Implementing logic function and generating analog signals using NOR memory strings
US9892800B2 (en) 2015-09-30 2018-02-13 Sunrise Memory Corporation Multi-gate NOR flash thin-film transistor strings arranged in stacked horizontal active strips with vertical control gates
CN107204940B (zh) * 2016-03-18 2020-12-08 华为技术有限公司 芯片和传输调度方法
US9946674B2 (en) 2016-04-28 2018-04-17 Infineon Technologies Ag Scalable multi-core system-on-chip architecture on multiple dice for high end microcontroller
JP7203054B2 (ja) 2017-06-20 2023-01-12 サンライズ メモリー コーポレイション ３次元ｎｏｒ型メモリアレイアーキテクチャ及びその製造方法
US10692874B2 (en) 2017-06-20 2020-06-23 Sunrise Memory Corporation 3-dimensional NOR string arrays in segmented stacks
US10608008B2 (en) 2017-06-20 2020-03-31 Sunrise Memory Corporation 3-dimensional nor strings with segmented shared source regions
US11095556B2 (en) * 2017-06-30 2021-08-17 Intel Corporation Techniques to support multiple protocols between computer system interconnects
US11249808B2 (en) 2017-08-22 2022-02-15 Intel Corporation Connecting accelerator resources using a switch
US10475812B2 (en) 2018-02-02 2019-11-12 Sunrise Memory Corporation Three-dimensional vertical NOR flash thin-film transistor strings
US10496594B1 (en) 2018-06-01 2019-12-03 Nxp Usa, Inc. Inter-processor communication method for access latency between system-in-package (SIP) dies
US10496593B1 (en) * 2018-06-01 2019-12-03 Nxp Usa, Inc. Inter-processor communication and signaling system and method
TWI713195B (zh) 2018-09-24 2020-12-11 美商森恩萊斯記憶體公司 三維ｎｏｒ記憶電路製程中之晶圓接合及其形成之積體電路
EP3891780A4 (en) 2018-12-07 2022-12-21 Sunrise Memory Corporation METHODS OF FORMING NETWORKS OF MULTILAYER VERTICAL NOR TYPE MEMORY CHAINS
US11670620B2 (en) 2019-01-30 2023-06-06 Sunrise Memory Corporation Device with embedded high-bandwidth, high-capacity memory using wafer bonding
CN113424319A (zh) 2019-02-11 2021-09-21 日升存储公司 垂直薄膜晶体管以及作为用于三维存储器阵列的位线连接器的应用
US11610914B2 (en) 2019-02-11 2023-03-21 Sunrise Memory Corporation Vertical thin-film transistor and application as bit-line connector for 3-dimensional memory arrays
US11515309B2 (en) 2019-12-19 2022-11-29 Sunrise Memory Corporation Process for preparing a channel region of a thin-film transistor in a 3-dimensional thin-film transistor array
CN115362436A (zh) 2020-02-07 2022-11-18 日升存储公司 准易失性系统级存储器
US11675500B2 (en) 2020-02-07 2023-06-13 Sunrise Memory Corporation High capacity memory circuit with low effective latency
WO2021173209A1 (en) 2020-02-24 2021-09-02 Sunrise Memory Corporation High capacity memory module including wafer-section memory circuit
US11561911B2 (en) 2020-02-24 2023-01-24 Sunrise Memory Corporation Channel controller for shared memory access
US11507301B2 (en) 2020-02-24 2022-11-22 Sunrise Memory Corporation Memory module implementing memory centric architecture
US11842777B2 (en) 2020-11-17 2023-12-12 Sunrise Memory Corporation Methods for reducing disturb errors by refreshing data alongside programming or erase operations
US11848056B2 (en) 2020-12-08 2023-12-19 Sunrise Memory Corporation Quasi-volatile memory with enhanced sense amplifier operation
US11810640B2 (en) 2021-02-10 2023-11-07 Sunrise Memory Corporation Memory interface with configurable high-speed serial data lanes for high bandwidth memory
US11467655B1 (en) * 2021-06-07 2022-10-11 Apple Inc. Multi-die power synchronization
TW202310429A (zh) 2021-07-16 2023-03-01 美商日升存儲公司 薄膜鐵電電晶體的三維記憶體串陣列

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1303100A2 (en) * 2001-08-24 2003-04-16 Hewlett-Packard Company Interface apparatus
WO2008076790A2 (en) * 2006-12-14 2008-06-26 Rambus Inc. Multi-die memory device

Family Cites Families (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5958565A (ja) 1982-09-28 1984-04-04 Fujitsu Ltd デ−タ・サンプリング処理方式
KR100280285B1 (ko) 1996-08-19 2001-02-01 윤종용 멀티미디어 신호에 적합한 멀티미디어 프로세서
US6094683A (en) 1997-08-29 2000-07-25 Intel Corporation Link bundling in a network
US6009488A (en) 1997-11-07 1999-12-28 Microlinc, Llc Computer having packet-based interconnect channel
GB9805486D0 (en) * 1998-03-13 1998-05-13 Sgs Thomson Microelectronics Adapter
US6219744B1 (en) * 1998-03-20 2001-04-17 International Business Machines Corporation Interrupt masker for an interrupt handler with double-edge interrupt request signals detection
GB2339035B (en) 1998-04-29 2002-08-07 Sgs Thomson Microelectronics A method and system for transmitting interrupts
US6289409B1 (en) * 1998-08-25 2001-09-11 Infineon Technologies North America Corp. Microcontroller with flexible interface to external devices
US8174530B2 (en) 1999-04-09 2012-05-08 Rambus Inc. Parallel date processing apparatus
US6321282B1 (en) * 1999-10-19 2001-11-20 Rambus Inc. Apparatus and method for topography dependent signaling
US6571308B1 (en) 2000-01-31 2003-05-27 Koninklijke Philips Electronics N.V. Bridging a host bus to an external bus using a host-bus-to-processor protocol translator
EP1264281A4 (en) 2000-02-25 2007-07-11 Univ New York State Res Found ARRANGEMENT AND METHOD FOR PROCESSING AND PLAYING A VOLUME
JP3955712B2 (ja) * 2000-03-03 2007-08-08 株式会社ルネサステクノロジ 半導体装置
JP4605911B2 (ja) * 2001-01-24 2011-01-05 富士通株式会社 パケット送出装置
JP4798907B2 (ja) * 2001-09-26 2011-10-19 株式会社半導体エネルギー研究所 半導体装置
US6895447B2 (en) 2002-06-06 2005-05-17 Dell Products L.P. Method and system for configuring a set of wire lines to communicate with AC or DC coupled protocols
US7051137B2 (en) * 2002-10-31 2006-05-23 Intel Corporation Event delivery
US7685254B2 (en) 2003-06-10 2010-03-23 Pandya Ashish A Runtime adaptable search processor
TWI252494B (en) * 2003-06-11 2006-04-01 Samsung Electronics Co Ltd Memory system with reduced pin count
KR100560761B1 (ko) 2003-07-08 2006-03-13 삼성전자주식회사 인터페이스 변환 시스템 및 그 방법
WO2005043838A1 (en) 2003-10-31 2005-05-12 Koninklijke Philips Electronics N.V. Integrated circuit and method for avoiding starvation of data
US7197586B2 (en) * 2004-01-14 2007-03-27 International Business Machines Corporation Method and system for recording events of an interrupt using pre-interrupt handler and post-interrupt handler
WO2005071556A1 (en) 2004-01-22 2005-08-04 Qualcomm Incorporated A two channel bus structure to support address information, data, and transfer qualifiers
US7844767B2 (en) 2004-05-21 2010-11-30 Intel Corporation Method for identifying bad lanes and exchanging width capabilities of two CSI agents connected across a link
US8200879B1 (en) 2004-06-29 2012-06-12 National Semiconductor Corporation Memory interface including an efficient variable-width bus
DE102004048056B4 (de) * 2004-09-30 2006-07-13 Infineon Technologies Ag Speicherkontrollbaustein und Verfahren zu dessen Betrieb
US7155554B2 (en) 2004-11-02 2006-12-26 Sonics, Inc. Methods and apparatuses for generating a single request for block transactions over a communication fabric
JP4939750B2 (ja) * 2004-12-22 2012-05-30 オンセミコンダクター・トレーディング・リミテッド 化合物半導体スイッチ回路装置
DE602005027804D1 (de) 2005-02-03 2011-06-16 Texas Instruments Inc Chipverbindungsschnittstelle und Protokoll für gestapelten Halbleiterchip
US20060190655A1 (en) 2005-02-24 2006-08-24 International Business Machines Corporation Apparatus and method for transaction tag mapping between bus domains
US7783809B2 (en) * 2005-06-30 2010-08-24 Intel Corporation Virtualization of pin functionality in a point-to-point interface
US7464225B2 (en) * 2005-09-26 2008-12-09 Rambus Inc. Memory module including a plurality of integrated circuit memory devices and a plurality of buffer devices in a matrix topology
US7409491B2 (en) 2005-12-14 2008-08-05 Sun Microsystems, Inc. System memory board subsystem using DRAM with stacked dedicated high speed point to point links
US7577861B2 (en) * 2005-12-30 2009-08-18 Intel Corporation Duty cycle rejecting serializing multiplexer for output data drivers
US7689748B2 (en) * 2006-05-05 2010-03-30 Ati Technologies, Inc. Event handler for context-switchable and non-context-switchable processing tasks
US8164773B2 (en) * 2006-05-26 2012-04-24 Marvell World Trade Ltd. Wireless system-in-package and image processing control apparatus
JP4244231B2 (ja) * 2006-06-23 2009-03-25 富士通テン株式会社 信号処理装置
US7685393B2 (en) 2006-06-30 2010-03-23 Mosaid Technologies Incorporated Synchronous memory read data capture
WO2008042403A2 (en) * 2006-10-03 2008-04-10 Inapac Technologies, Inc. Memory accessing circuit system
EP1914990A1 (en) 2006-10-19 2008-04-23 Advanced Digital Broadcast S.A. Electronic module for digital television receiver
WO2008051940A2 (en) * 2006-10-23 2008-05-02 Virident Systems, Inc. Methods and apparatus of dual inline memory modules for flash memory
US8099565B2 (en) 2007-03-27 2012-01-17 The Board Of Regents Of The University Of Texas System Methods and devices for determining quality of services of storage systems
US20080273527A1 (en) * 2007-05-03 2008-11-06 The University Of Leicester Distributed system
US7679177B2 (en) * 2007-09-21 2010-03-16 Stats Chippac Ltd. Integrated circuit packaging system with passive components
US7944978B2 (en) 2007-10-29 2011-05-17 Lightwaves Systems, Inc. High bandwidth data transport system
US8176492B2 (en) * 2008-03-12 2012-05-08 Lsi Corporation Synchronous adaption of asynchronous modules
US7958283B2 (en) * 2008-08-13 2011-06-07 Intel Corporation Observing an internal link via a second link
US8761174B2 (en) 2009-03-11 2014-06-24 Sony Corporation Quality of service traffic recognition and packet classification home mesh network
US8286032B2 (en) * 2009-04-29 2012-10-09 Freescale Semiconductor, Inc. Trace messaging device and methods thereof
US8698321B2 (en) 2009-10-07 2014-04-15 Qualcomm Incorporated Vertically stackable dies having chip identifier structures
EP2333830B1 (en) * 2009-12-07 2014-09-03 STMicroelectronics (Research & Development) Limited a package comprising a first and a second die coupled by a multiplexed bus
EP2339476B1 (en) 2009-12-07 2012-08-15 STMicroelectronics (Research & Development) Limited Interface connecting dies in an IC package
EP2333673B1 (en) * 2009-12-07 2014-04-16 STMicroelectronics (Research & Development) Limited Signal sampling and transfer

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1303100A2 (en) * 2001-08-24 2003-04-16 Hewlett-Packard Company Interface apparatus
WO2008076790A2 (en) * 2006-12-14 2008-06-26 Rambus Inc. Multi-die memory device

Also Published As

Publication number Publication date
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