CN102184149B - 封装 - Google Patents

Abstract

本发明涉及封装。一种封装，包括第一裸片和第二裸片。接口连接所述第一裸片和所述裸片。所述封装包括中断装置，其包括用于检测中断信息的装置，用于响应于所述检测装置检测到中断信息而提供分组的装置，所述分组包括所述分组中的数据将被写入的地址，所述接口被配置成传输所述分组。提供存储装置从而能够向其写入所述数据，中断事件根据在多个所述分组中接收的数据来确定。

Description

封装

技术领域

本发明涉及一种包括第一裸片(die)和第二裸片的封装(package)。

背景技术

现在硅技术中特征尺寸的趋势是减小。例如CMOS(互补金属氧化物半导体)硅处理中减小的特征尺寸允许数字逻辑在每一连续制造技术中缩小。例如，如果以90nm(纳米)技术实施数字逻辑单元，则在以65nm技术实施的情况下相同单元将少占55％的面积。

发明内容

根据一个方面，提供了一种封装，包括：第一裸片；第二裸片；连接所述第一裸片和所述裸片的接口；中断(interrupt)装置，包括用于检测中断信息的装置，用于响应于所述检测装置检测到中断信息而提供分组的装置，所述分组包括所述分组中的数据将被写入的地址，所述接口被配置成传输所述分组；和存储装置，能够向其写入所述数据，中断事件，根据在多个所述分组中接收的数据来确定。

优选地，所述存储装置包括能被至少一个其他功能使用的存储空间。

所述存储装置可以包括RAM。

CPU可被配置成读取所述存储装置以确定中断。

CPU可被配置成读取所述存储装置。

中断可包括边沿触发中断。

用于检测所述中断信息的装置可以被配置成检测信号中的过渡(transition)。

所述数据可包括指示检测到的边沿的类型的信息。

中断事件可包括中断断言(interrupt assertion)和中断解除断言(interruptde-assertion)之一。

中断装置可包括时间标记装置(time stamp means)，用于根据所述用于检测中断信息的装置检测到所述中断信息的时间在所述分组中提供时间标记信息，所述数据包括所述时间标记信息。

提供装置可被设置成在所述分组中提供指示所述分组包括写入事务(writetransaction)的信息。

中断装置可包括用于控制所述分组中的地址的装置。

控制装置可被配置成使得所述分组在由所述提供装置提供的分组中包括相同地址。

控制装置可被配置成使得不同分组包括不同地址。

控制装置可被配置成使得随后的分组具有与在前分组相邻的存储地址。

控制装置可包括环形(circular)地址数据结构。

接口可被配置成传输所述分组和一个或多个存储器事务这二者。

接口可被配置成传输控制信号，所述控制信号中的至少一个包括电平敏感中断。

第一和第二裸片中的一个上的至少一个控制信号源可被配置成经由所述接口提供相应控制信号给所述第一和第二裸片中的另一个上的对应控制信号目的地(destination)。

所述控制信号源中的信号改变可以以功能上对所述控制信号源和控制信号目的地透明的方式传送给所述控制信号目的地。

可提供用于将多个控制信号捆绑(bundle)在一起以形成组群的装置，通过所述捆绑装置提供多个组群。

根据另一方面，提供了一种用在包括第一裸片和第二裸片的封装中的方法，所述方法包括：接口连接所述第一裸片和所述裸片；检测中断信息；响应于检测到中断信息而提供分组，所述分组包括所述分组中的数据将被写入的地址，经由接口从所述第一裸片向所述第二裸片传输所述分组；和将所述数据写入存储装置；和根据在多个所述分组中接收的数据来确定中断事件。

根据另一方面，提供了一种用在封装中的裸片，所述封装包括裸片和至少一个另一裸片，所述裸片包括：连接所述裸片至所述另一裸片的接口；存储装置，能够向其写入来自分组的数据，所述分组经由所述接口被接收，所述数据包括中断信息；和用于确定根据在多个所述分组中接收的数据确定的中断事件的装置。

一个或多个上述方面可以但不是必须解决或缓解一个或多个下述问题。

发明人已经理解，当纳米技术的尺寸减小时，与数字单元相比，模拟和IO(输入/输出)单元缩小幅度会较小(如果缩小的话)。这可能引起以下情形：对于集成电路上更复杂的系统，该设计越来越多地受到焊盘限制(pad limited)。焊盘限制设计不利之处在于，数字逻辑不能如数字逻辑在器件面积中是决定因素的情况那样被密集地实施。

本发明人已经认识到另一问题。例如，过渡到较小设计诸如低于32纳米引入了在支持低电压、高速度输入/输出逻辑以及较高电压互连(interconnect)技术之间的二分法。低电压、高速度输入/输出逻辑的一个示例可以例如是DDR3SDRAM(双数据率3同步动态随机存取存储器)。这可以需要1.5V的电压。仅举例来说，较高电压互连技术可以是HDMI(高清晰度多媒体接口)，SATA(串行高级技术附件)或者USB3(通用串行总线3)。例如，较低电压DDR3接口可能需要具有30埃厚度的晶体管栅极氧化层(gate oxide)，而HDMI接口将需要50埃厚度的晶体管栅极氧化层。这些不同厚度的晶体管栅极氧化层与标准工艺不兼容。

本发明人认识到的另一问题是将高速模拟接口转用到新工艺在时间和专家维护方面耗费了大量资源。

附图说明

为了理解本发明的一些实施例及其怎样有效实施，将仅通过举例参考附图，图中：

图1a示出了包括两个裸片的封装和所述封装连接到的电路的示意性平面图；

图1b是示出包括图1a的两个裸片的封装的示意性侧视图；

图2示意性示出了图1的两个裸片之间的接口；

图3示意性示出了从一个裸片到另一个传输的不同类型分组；

图4示意性示出了分组的复用(multiplexing)；

图5示意性示出在一个裸片中的电路，其用于产生将从该裸片向另一个裸片传输的分组；

图6示意性示出了从一个裸片向另一个传输分组的优先化(prioritisation)；

图7示出了在从一个裸片向另一个在链路上复用分组；

图8示意性示出了用于在一组信号之间保持映射(mapping)的电路和相应的束寄存器(bundle register)；

图9示意性示出了实施写入消息的边沿触发编码所需的硬件元件；

图10示意性示出用于控制从一个裸片向另一个的业务流的电路；

图11示意性示出同步机制；

图12示意性示出对于特定束保留了给定时隙的装置；

图13示意性示出中断电路；

图14示意性示出导线到束的映射以及束的反转(reversal)；和

图15示意性示出用于边沿触发中断的电路。

具体实施方式

在本发明的实施例中，多个集成电路裸片被包含到单个封装中。在以下示例中，描述了具有两个裸片的单个封装。但是，应当理解，这仅是举例来说，且在本发明的一些实施例中可提供多于两个裸片。

在不同硅裸片上的系统之间提供通信通道。该通信通道或者芯片上互连可提供高带宽和低等待时间。在一些实施例中，各种信号被集成到通信通道上以减少管脚数以及功耗。本发明的一些实施例可提供通用的通信通道，其允许接口保持与兼顾接口的不同实施方式的通道的兼容性。

通过在单个封装中允许多于一个裸片，能实现模拟组块与数字组块的解耦合(decoupling)。例如，模拟电路能被提供在一个裸片上并且数字电路能被提供在不同裸片上。以这种方式，模拟裸片和具有其所需电压和/或晶体管栅极氧化层厚度，而裸片的数字部分能使用不同电压和/或晶体管栅极氧化层厚度。应当理解，在一些实施例中，数字裸片可主要含有数字电路和相对小量模拟电路和/或模拟裸片可主要含有模拟电路和相对小量的数字电路。

替换地或此外，每个裸片都可被设计成提供特定功能，在实施特定功能时，其可能需要模拟和数字电路的各种不同混合。在一些实施例中，这可能意味着相同裸片或者对于裸片的相同设计可用在不同封装中。通过引入该模块化，可减少设计时间。

在下文，包括两个或更多裸片的单个封装将被称作系统封装(system inpackage)。

仅举例来说，一个系统封装可以包括：含有高速CPU(中央处理单元)的32纳米裸片，一个或多个DDR3控制器和其他元件；和含有模拟PHY(物理层器件)的55纳米裸片。因为模拟电路被包含在含有数字电路的不同裸片上，所以32纳米裸片能够使从缩小尺寸获得的益处最大化。

在以下示例中，对于机顶盒(set top box)描述系统封装实施例。特别是，在相同封装中是机顶盒应用裸片和媒体处理引擎(engine)4。但是，这仅是举例来说。例如，一个封装可包括RF(射频)裸片和TV调谐器(tuner)裸片。替换地，无线联网PHY层裸片可结合到相同封装中作为RF裸片。

替换实施例可用于各种不同背景中。以下是使用本发明实施例可用于的情形的非穷举列表：移动电话芯片；汽车产品；电信产品；无线产品；游戏应用芯片；个人计算机芯片；和存储器芯片。

在封装中存在多于两个裸片和以不同技术制造裸片的情况下可使用本发明的实施例。在独立地证明、验证或测试至少一个裸片以符合某种标准是有利的情况下可替换地或附加地使用本发明的实施例。在一个裸片含有专用逻辑以驱动特定无线、光学或电接口从而可独立制造其他(一个或多个)裸片且不会招致任何与该专用逻辑相关联的成本的情况下，可替换或附加地使用本发明的实施例。在一个裸片含有拒绝其他裸片的设计者/制造商看到的信息(例如加密信息)的情况下可替换或附加地使用本发明的实施例。在一个裸片含有高密度RAM或ROM且由于制造良品率(fabrication yield)和/或产品弹性优选地将其与标准高速逻辑分开的情况下可替换或附加地使用本发明的实施例。

现在参考图1a和b，其示出了系统封装12。系统封装12包括机顶盒应用裸片2和媒体处理引擎裸片4。这两个裸片2和4经由接口6相互连接。接口6包括双向点对点接口8，从媒体处理引擎4到机组顶部应用裸片2的HD(高清晰度)视频输出10和SD(安全数字)视频输出11。

裸片2和4连接到系统封装外部的电路。机顶盒应用裸片2连接到Wi-Fi芯片组14和闪速存储器18。机顶盒应用裸片2还包括输入/输出16。应当理解，所示出的输入/输出的数量仅是举例来说且可提供多于或少于六个输入/输出。这些输入/输出中的每一个都可既是输入又是输出，仅是输入或仅是输出。机顶盒应用裸片2还连接到三个解调器20a、20b和20c。每个解调器都连接到相应的调谐器22a、22b和22c。

媒体处理引擎裸片4连接到DDR3-DRAM 24。

现在参考图1b，其示出了图1a的系统封装，但是是从侧面示出。同样，其是系统封装12的示意性表示。系统封装12包括PCB(印刷电路板)层200，其具有延伸穿过其的通孔202。基板结构206由焊球204支撑，焊球204在PCB200和基板结构206之间。基板结构206被提供有穿过其的通孔208。基板结构206可为纤维玻璃。基板结构206具有层0，标记为207d，其接触焊球204。接下来是第二层，层1，其标记为207c，是电源层。接下来是第三层，层2，标记为207b，其是接地层。最后是第四层，层3，标记为207a，其是与焊球210接触的信号层。

在面对PCB层200的层相对的基板结构侧面上的焊球210支撑裸片2和4。如所公知的，通过焊球和通孔提供电通路。通过从一个裸片到另一个裸片的通路来限定接口8，其包括：连接到一个裸片的焊球；连接到与基板结构206的信号层连接的一个裸片的焊球，基板结构的信号层连接到与另一裸片相关联的相应焊球。在一些实施例中，连接通路可包括在基板结构中的通孔。应当理解，这仅是用于接口的可能实施方式的一个示例，并且接口8的连接可以以多种替换方式实施。

通过PCB层200支撑的元件然后被封装在塑料铸模212中以提供系统封装。

本发明的实施例使用公共接口，其避免了对专用于特定控制信号的相对大量导线的需要。一些实施例使得为考虑到新的或不同的控制信号所进行的对裸片的修改被简化。本发明的一些实施例使得裸片的测试、验证和封装被简化且芯片间通信能够被简化。

本发明的一个或多个实施例通过所谓的子系统方法来解决上述问题。

现在将参考图2至4。下文中，描述了虚拟导管(virtual conduit)，其中能通过标准存储器事务来复用控制信号诸如中断、握手、复位和其他窄信号。在典型的片上系统(SoC)系统中，大部分通信在总线互连上经由存储器映射事务来实施。总线/NoC(片上网络)较宽(例如用于NoC的80位，用于总线的100+位)。这些窄“带外”信号通常在少量固定功能导线上传输信息；但是在SoC内可能存在它们中的很多。应当理解这些数量仅是示例。

存储器映射事务通常将由启动器(initiator)端口等发出。从启动器端口发出的事务将包括由路由器使用来路由事务的地址。在接收侧，目标端口等接收该事务并之后根据地址信息通过路由器将其路由至目的地。存储器事务能够被认为是点对点路由的事务。相比之下，控制信号是点对点的，而不需任何路由。换句话说，在一个裸片上的线或导线被映射到另一侧上的对应线或导线。

对于控制信号，在一个裸片中导线上的信号改变经由接口和相关联电路被传送，从而以在功能上对于使用该导线通信的实体透明的方式发生另一裸片中对应导线上的对应信号改变。

控制信号的示例包括但不限于中断、握手(例如请求、确认对)、复位、功率状态改变请求、使能/禁能(enable/disable)信号、报警信号、同步信号、时钟信号、状态信号、功能模式设置信号、感测信号、存在检测信号、电源状态信号、字节序信号、安全模式信号、LED(发光二极管)控制、外部芯片控制(例如芯片选择、写保护、芯片使能等)和移去芯片(即封装外部)信号以控制相关联电子项目。

应当理解，图2至4用于示出图1的裸片2和4之间的通信。

在本发明的一些实施例中，通过裸片间接口8连接的两个裸片2和4之间的大部分通信将是对与相应裸片相关联的存储器地址空间的读取和写入事务。该业务通常是双向业务。但是，也存在形式为中断线的断言/或解除断言，DMA(直接存储器存取)握手、复位请求和确认、断电请求和/或其他的通信。这些信号能附加或替换地包括任一种或多种上述控制信号。后面的这些信号是前述控制信号且有时称作带外信号(OOB)。

在本发明的一个实施例中，存储器事务(例如读和写)通过裸片间接口8的分组序列来实施。这一点上，参考图2，图2示出了裸片间接口。

分组复用器26被提供在每个裸片上。其连接到裸片间接口8，在其另一端是相应的分组解复用器28。由此每个裸片都包括用于去往另一裸片的业务的分组复用器和用于从另一裸片接收的业务的分组解复用器。为了简单，仅示出一个分组复用器和解复用器。如可看见的，分组复用器接收来自相应束30₀-30_N的输入。在所示出的示例中，存在N+1个束，每个都具有b条导线。在该示例中，每个束都具有相同数量导线。但是，在本发明的替换实施例中，每个束都具有不同数量导线。每个导线都连接到相应寄存器31_0-n，其保持与该导线相关联的电流信号值。

每条导线被分配一个束中的预定义位置。一个或多个相应信号与特定导线相关联。由此特定信号将被分配特定导线束中的特定导线。例如，断电请求将被分配束1中的导线号b+1。每个束都被设置成作为单个分组与束标识符一起传送，所述束标识符被称作虚拟通道标识符。

该分组可以是原子的(atomic)。

分组复用器26接收来自一个或多个束的分组形式的输入。分组复用器也接收存储器事务，其已经被分成多个分组。该分组复用器复用由束输出的分组和存储器事务分组并通过点对点接口6将其传送至分组解复用器28。

分组解复用器28使用束分组的束标识符以将每个所接收的束分组引导至相应的输入束电路32₀至32_n。存在与来自传送侧的每个束相关联的相应束电路32。相应输入束电路32将所接收分组中的每一位与相关联输出导线关联起来并且将相关联值输出到相关联的输入束寄存器33。在图2中，为简单起见将束寄存器33示出为单个组块。实际上，寄存器与每条导线关联。

可以有一对一的映射。例如，如果在束0上的导线1在传送侧具有特定信号值，则束0的寄存器的输出1具有该信号值。在替换实施例中，在特定导线中特定导线上的输入和寄存器的输出之间可以存在更复杂的映射。例如，在给定寄存器和特定束的导线之间可以不是一对一的对应。一个束的导线可以对应于不同寄存器的相应输出。

在一个实施例中，两个或更多导线可以映射到更小数量的导线。替换地，一个或多个导线可映射到更大数量的导线。

在本发明的一个实施例中，束中每条导线的状态不是连续传送的。以规则间隔对导线状态进行采样且这些采样通过相应导线分组中的接口8与数据业务一起被传送。采样被用于指定相应寄存器31的状态，其保持接口的传送侧上每个带外信号的状态。在所示出的实施例中，存在n+1个寄存器31_0-n。

寄存器数量可与导线数目相同或者少于导线数目。在一个实施例中，每个寄存器都连接到单个导线。替换地或附加地，一个寄存器可连接到两条或更多条导线。在寄存器连接到多于一条导线的情况下，可以使用多个位来表示诸如状态等之类的信息。

在一个实施例中，在接口8中的传输被双向执行以使得导线实际上能从任一侧连接。如所提到的，每个裸片都具有分组复用器和分组解复用器。分组复用器和解复用器可以共享相同的物理接口，从而裸片将经由公共接口进行接收和传送，这都是在相同的物理连接上进行。替换地，在一个裸片上的分组复用器和解复用器具有各自的接口。换句话说，裸片将在不同接口上接收和传送。

该接口能够被视为在两个裸片之间延伸的一组导线和连接器。所述导线可被细分成一个或多个巷道(lane)。在导线被细分成巷道的情况下，巷道或每条巷道可以被设置成承载分组。

应当理解，在本发明的实施例中，承载存储器事务分组的相同连接器或导线也承载束分组。接口8在某种意义上可以认为是通用的，且能够承载不同类别的业务诸如信号(控制信号)和总线(存储器事务)。

接口8可以串行或并行形式实施。分组中的数据可被串行或并行传送。优选接口8是高速链路。

本发明的优选实施例中，可以根据需要来配置采样率、传送的束数目和/或这些束的传输优先级。

在一个实施例中，可以以对每个束可分别配置的速率周期性地采样包括每个导线束的信号状态。换句话说，每个束都能具有与其相关联的不同采样率。

每个束采样都被格式化为分组，如图3中所示。束采样可在相应束30中被格式化，这里增加了附加信息以打包束采样。在替换实施例中，复用器可结合被配置成执行或完成信息分包的电路。

束采样分组标记为34。束采样分组34的第一字段36a包括信息以将去往接收逻辑的分组识别为导线束分组。该示例中，分组的该字段包括两个位、但是应理解在本发明的替换实施例中，对于该字段可使用多于或少于两个位。该字段之后是束标识字段36b。束标识字段允许分组被路由到接收裸片上适当的束电路32。因此这标识分组所源自于的束。该示例中，字段包括8个位。但是，应当理解可使用多于或少于8个位。分组有效载荷(payload)36c包括b个位，至传送侧上的束的每个输入导线一位。

仅举例来说，b可以例如是80位。在一个实施方式中，可以存在四个束。使用束标识，适当的有效载荷被路由到接收侧上适当的束电路32，如图2中所示。束电路32将束有效载荷映射至适当的输入束寄存器33。

应当理解，分组的相应字段的大小在本发明不同实施例中可改变。应当理解字段次序在本发明不同实施例中也可改变。

在本发明一个实施例中，以(CLK)/2^N的速率对每个束进行采样，这里CLK是时钟速率并且N是(2，3，4……31)中的一个。例如，400MHz的时钟CLK和被配置成N＝8的束将以1.56MHz对束进行采样，并且对于该束每640纳秒产生一个导线分组。

在本发明的一个实施例中，在任一给定时间点，可不存在，存在一个或多于一个准备好传输的分组。图2中示出的分组复用器26将包括逻辑，以仲裁(如果必要的话)和决定分组的传输次序。这将通常产生第一和第二裸片之间的接口上物理传输上的存储器分组和束分组的时分复用。这于图4中示出。

如前所述，接口8也用于存储器事务诸如存储器读取和/或写入。通过相同接口8发送的存储器事务分组38的示例也于图3中示出且标记为38。第一字段指示分组是NoC(片上网络)分组。第二字段40b指示FIFO-ID(先进先出标识符)。如图2中所示，裸片包括由FIFO实施的队列。在图2中示出的实施例中，存在两个FIFO，其提供高优先级队列35，和低优先级队列37。互连递送存储器事务至适当的FIFO，这取决于该事务属于哪个队列。在替换实施例中也可以存在多于两个队列分类。第三字段40c指示分组是头分组(head packet)、尾分组(tail packet)还是中间分组。一个存储器指令可以在多个不同分组中发送。

最终字段为有效载荷字段40d，其包括将被写入或读取的地址和/或数据和/或属于在芯片上使用来执行存储器事务的协议的相关联指令和/或事务属性。NoC字段被分配2位，FIFO-ID字段被分配6位，关于分组是头、尾还是中间分组的信息被分配2位并且有效载荷被分配B位。应当理解，相应字段的实际大小仅是举例来说并且替换实施例可具有不同大小的字段。

如能看见的，导线分组34和NoC 38分组具有相同格式，如通过一般分组格式42表示的。最初2位44a表示分组类型。再后的6位表示VC-ID 44b(虚拟通道标识)。这之后是段标识符44c和有效载荷44d。类型被分配2位，VC-ID44b被分配6位，分组ID段ID 44c被分配2位并且有效载荷44d被分配B位。

在图4中，示出了四个复用分组46a、46b、46c和46d。分组46a、46b、和46d是NoC分组并且在该示例中涉及到一项操作。该第三分组是导线分组46c，其例如与束k相关联。

在一个修改中，可以使用时隙结构，这里分组被分配到特定时隙。这可通过分组复用器或与其相关联的控制电路来控制。时隙可被分配到特定导线束分组或者属于特定优先级队列的存储器事务分组。

在本发明的实施例中，分组可以串行或并行发送。本发明的一个实施例包括以例如具有七或十五条导线的窄并行形式传送分组。

当被接收时分组被锁存到接收侧上的束电路32中。一旦被锁存，输入束电路32就使得所述值被存储至适当寄存器33。然后所述信号能够被断言为输入信号需要被映射在输入裸片上的情况。例如，中断通常将直接映射到主CPU的中断控制器。

在本发明的一个实施例中分组/束映射以简单的一对一方式实施而不需置换。这意味着对于W和B的所有实施值，输出束上的束B的导线W被映射到输入束电路32上的束B的导线W。

在一个实施例中，接收器保持在任何时间接收用于每个束的导线分组的能力。因此不需要对束传输进行流控制，在本发明的一个实施例中，以与存储器分组相同的方式，其共享链路。在本发明的一个实施例中，NoC存储器分组具有通过交换特殊流控制分组而协调的流控制。这些向传送裸片指示接收裸片接收以后分组的能力。当然在本发明的替换实施例中可以使用其他机制。

在一个实施例中，以有限等待时间(latency)和有限抖动(jitter)提供服务质量保证可实现适合于承载同步和时钟信号的传输。

如前所述，在两个裸片之间的接口将传送与中断、复位、电源状态改变请求、握手相关的信号，例如用于控制DMA和很多其他类型控制信号诸如前述那些。信号传输和接收信号的服务质量(QoS)会受到以下五个参数中一个或多个的影响。

1.延迟

2.抖动

3.保证递送

4.递送次序

5.误差

在本发明的一些实施例中，以有限速率对导线进行采样并且导线束分组在链路上被复用且因此根据什么其他分组可能尝试同时使用该链路而在传输上被延迟一定时间量。

在本发明的一个实施例中，束分组可以被保证以它们被传送的次序被递送而没有任何超越。当在相同封装中在硅上或者在硅裸片之间这在非常受控的电环境下实施时，可以认为该传输基本上没有误差。

在本发明的一些实施例中，将电路配置成在传送裸片上的束库寄存器处的输入信号改变状态和接收裸片上的对应束库寄存器的等效信号改变状态之间具有有限延迟。本发明的一些实施例也致力于(commit to)延迟的有限变化，如上所述。例如，服务质量承诺(commitment)将包括能够保证接口延迟不多于D纳秒且抖动不多于J纳秒。

如将更详细讨论的，本发明的一些实施例控制采样率S，以该速率将信号转换成束分组。能够替换或附加地控制在仲裁哪个准备好传输的导线分组接下来将被传输的接口处队列的优先化P。

本发明的实施例能够对束进行采样并传送分组，这不是基于规则采样，而是每当与束相关联的任何单个信号状态发生变化时。这可在预定时间帧内。

在本发明的一个替换实施例中，当信号变化开始时这开始了一个周期。当该周期终止时，束分组被发送到仲裁器(arbiter)。以这种方式，将捕获在该周期内改变状态的任何其他信号。

通过控制采样率S，采样方法和/或优先化P，在本发明的一些实施例中可以实现对延迟D和抖动J的控制。

应当理解，在一些实施例中，规则采样率可以是优选的，而在其他实施例中，可能希望基于活动的采样。实际上，在本发明的一些实施例中，相同系统可以使用基于采样的束和基于活动的束，这取决于环境。例如，在一些情况下，为了拥有令人满意的低延迟和抖动，通过基于采样的束，这可能需要相对高的采样率S。在一些实施例中，由于链路可能被导线束分组充满，因此这可能产生了问题，其中很多分组实际上都不承载状态变化并且因此是冗余的。这给由链路的其他用户接收的服务带来问题。因此，在一些实施例中，提供逻辑电路，该逻辑电路仅当它检测到由该寄存器锁存的任一信号的边沿时触发对束寄存器的采样。在这种情况下，分组不具有采样间隔等待周期且因此端到端延迟通过增加产生和接收分组中所涉及的各种电路的性能而被简单计算，从而限制延迟。该机制意味着链路不是饱和的。

但是应当理解，在一些实施例中，激活触发的分组会引起分组的激增(proliferation)，其中导线在时间上被紧密激活但是无论怎样都包括在单独的分组中。因此，不同情况可以使用基于采样的或基于激活的束。在本发明的一个实施例中，一些束可为基于采样的并且一些束可为基于激活的。应当理解，在一些实施例中，相同束的采样可以在一次是基于采样的而在另一次是基于激活的。

现在将参考图5至7。图5示出了根据控制寄存器60中的设置在递减计数器56或者边沿检测器52的控制下采样导线和生成分组。特别是，图5中，示出了一个束寄存器30。应当理解，每个束寄存器或者仅一些(或者甚至一个)束寄存器被提供有图5中示出的电路。

束寄存器30的输出连接到分组格式器50。图2的复用器26对格式器的输出34起作用。分组格式器50通过增加类型ID和束ID到表示束导线状态的B位来将束寄存器30的输出配置为导线分组34。

边沿检测器52连接到与束寄存器相关联的每个导线54。边沿检测器52被设置成检测每次在相应导线上存在信号过渡。当检测到导线中的任一个上的边沿时，边沿检测器提供输出到分组复用器25。

连接到复用器25的是递减计数器56，每次计数器达到0时其提供输出至复用器25。递减计数器56连接到重载寄存器(reload register)58。其他类型计数器或者替换的定时电路可用在本发明的替换实施例中。重载寄存器58和递减计数器56的功能是控制对束寄存器进行采样的速率。因此，通过控制重载寄存器58中的值，可降低或增加采样率。复用器25也连接到配置寄存器(configurationregister)60。由于计数达到0或者由于已经检测到边沿，因此配置寄存器60将控制复用器25是否被设置成对束进行采样。

在本发明的一些实施例中，在仅提供基于采样的分组的情况下，可以省略配置寄存器和边沿检测器。同样地，在仅使用基于活动的采样的实施例中，重载寄存器、递减计数器和配置寄存器都可以省略。

现在参考图6，其示出了优先级仲裁器62。该仲裁器62被提供在图2中示出的分组复用器26中。优先级仲裁器被设置成接收来自N个束30₀-30_N中每一个的输出。优先级仲裁器62也被设置成接收来自芯片分组队列35上的第一网络和芯片分组队列37上的第二网络的输出。第一队列35被用于相对高优先级的存储器事务而第二队列37被用于相对低优先级的存储器事务。在本发明的一些实施例中，可存在用于存储器事务的单个队列。在本发明的替换实施例中，存在多于两个用于存储器事务的队列。在再一实施例中，队列能够由束分组和存储器事务共享。

图7示意性示出具有存储器事务分组的导线(束)分组的复用。

如从图7中可看出的，接口能够视为由虚拟导线分组通道68和片上网络分组通道70构成。通道可被复用在一起。分组以如下次序被复用：

第一导线分组72之后是第二和第三片上网络事务分组74和76。后面这两个分组来自高优先级队列。之后是第四分组，其是具有低优先级的片上网络分组78。第二导线分组80随后并且最后是第二低优先级片上网络事务分组82。应当理解，该示例仅是示意性的且当然在不同实施例中可改变分组的次序。

特别地，用于实现服务质量的系统使用配置寄存器61用于链路。该配置寄存器61允许一个或多个以下规格：

每个束的优先级；

束是否被规则地采样或者是否将使用基于激活的采样；

用于每个束的采样率；

用于每个束的使能位；

高优先级片上网络(其是存储器事务)分组队列的优先级；和

低优先级片上网络分组队列的优先级。

如上所述，可存在多于两个队列/优先级。

所指定的优先级由仲裁器62使用以在多于一个束分组或片上网络分组准备好被传送时确定发送序列。当两个或更多分组具有相同优先级时，则仲裁器使用循环优先级或者随机选择。

对于每个束的采样率指示时钟速率，其中以该速率为分组生成采样。配置寄存器61被设置成含有值N，其用在上述的公式CLK/2^N中。特别地，值2^N设置在重载寄存器58中。该值用作递减计数器的起始值，该递减计数器降低时钟速率从而使得在已经经过了2^N循环之后，计数器56将处于0且向复用器25发信号通知：采样应得(due)。当递减计数器已经达到0时，递减计数器重新装载重载寄存器的内容且该过程重新开始。

在一个修改中，对于每个采样，与先前传送的束作比较。如果两个束之间没有差别，则没有分组被传送。以这种方式，当其在一个或多个虚拟导线上含有状态过渡时束采样仅作为分组来传送。这可节省功率。但是，这将需要分组格式器存储先前分组并且使比较器比较先前分组和当前分组。

在本发明的一个实施例中，如果配置寄存器61含有N⁰，则以特殊方式解释该值。这表明束不是以规则间隔被采样。而是这表明束寄存器仅当边沿检测器52检测到边沿时才被采样。该边沿检测器52在每一循环上查找边沿且只要这种采样应得边沿检测器就向复用器发信号通知。以这种方式，不需要在配置寄存器中具有单独字段以指示是使用规则采样还是基于激活的采样的需求。束是被规则采样还是根据活动采样的信息被传送到配置寄存器60，该配置寄存器控制复用器25。替换地，配置寄存器61自身连接到复用器25以控制该复用器的操作。

提供束使能信令，其指示特定束是否被使能以生成任何分组。束使能信令可以采用束使能位的形式。当被使能时，该束将使用由采样率字段确定的过程来生成分组。当未使能时，不生成分组且不通过该接口传输关于相关联信号的任何活动。

在本发明的一个实施例中，对于每个束分别写入使能位。当束被使能时采样递减计数器启动。这意味着可单独处理各束且可将其设置成使得束采样可被控制从而电路不总是在相同循环内生成分组。

在一个实施例中，电路57被设置成交错排列(stagger)束采样，其在一些实施例中可能有利，其中可以将典型等待时间移动到更接近最佳情况且远离最差情况。电路57可通过在合适处理器上运行的软件实施并且被配置成控制每个束，特别是提供使能信令以启动递减计数器和/或提供使能信令至边沿检测器。在替换实施例中，电路57可被省略和使能位可由配置寄存器61和/或配置寄存器60提供。

保证延迟可以是最大延迟，即虚拟导线的最差情况。如果该束被唯一地赋予最高优先级，则通过简单求和各组块从采样生成至分组产生直到其跨越接口所花费的时间的速度来得到延迟，之后将其拆包并复制到接收侧的束寄存器中。如果束共享最高优先级，则计算可变成假设在能够发送分组之前该分组必须等待该优先级所有其他分组中的单次发生。在循环优先级仲裁的情况下，这将给出单独分组将遭受的延迟上界。

抖动值是保证最差情况等待时间的结果，即抖动＝最大延迟(最大等待)-最小延迟(不等待)。

在上述实施例的一个修改中，对于采样束可实施等时分组(isochronouspacket)。在该实施方式中，时隙被保留在传输中且对于特定束是以规则间隔。由于将保证采样和传输具有固定时间关系因此这将保证不存在抖动，且因此不会遭受由于其他接口请求者(requestor)(其他虚拟导线或者片上网络请求)而引起的排队、仲裁或阻挡。在这一点上，现在参考图12，其示出了用于提供等时分组的电路。示出该修改中的仲裁器224具有四个束220，其向仲裁器提供分组输入。这是举例而言且输入到仲裁器224的束数量可多于或少于四个。

提供定时器222以控制时隙的定时。仲裁器中的时隙寄存器226被配置成存储限定保留哪些时隙和对于哪个束的信息。控制电路228被配置成提供该数据至时隙寄存器226。控制电路228可至少部分通过在适当处理器上运行的算法来实施。控制电路228可被设置成在建立裸片时配置时隙分配和/或可被设置成在使用该设备期间改变时隙分配的配置。

控制电路可仅分配时隙给一个束、束子集或允许任一束使用该时隙。在已经为多于一个束分配了时隙并且多于一个束同时提供待传送分组的情况下，仲裁器将选择分配哪个束至特定时隙。

在图12中，仅通过举例示出五个时隙232-242。第一时隙232被分配给第二束。第二时隙234能够由任一束使用，第三时隙236，第四时隙238和第五时隙242也是如此。第四时隙232也被分配给第二束。对于第二和第四时隙，如果第二束不具有要传送的分组，则该时隙可由任一其他束使用。

在一个实施例中，选择单独信号至特定束的分配以改善接口性能。

在本发明的一些实施例中，为了硬件设计便利或者芯片特定应用的良好性能，可以完成特定信号至束的分配。但是，通常芯片具有多项应用。因此，对于一项应用导线至特定束的分布对于另一项应用是无效的并且可能导致每次传输捕获的信号过渡平均数较低并且例如会需要更高采样率。例如最活跃(mostactive)导线均匀分布在很多束当中而非集合成一个或几个束的用例会导致无效传输。

在这一点上，参考图8，其示出了允许配置信号和束之间的关联的束配置控制电路84。当配置芯片用于特定应用时可以完成通过束配置控制电路实现的该配置或者可以在集成电路操作期间完成。例如，可以在运行时间或者任何其他适当时间配置该系统而不是通过硬件施加固定映射。该关联对于特定芯片的特定应用是固定的或者在本发明的替换实施例中可以在芯片操作期间改变。

在本发明的一个实施例中，束配置控制电路84包括软件，当配置接口以基于其期望活动将信号分配给束和相应地优先化那些束时能够使用该软件。例如，在一个实施例中，B最活跃信号被分配给束0，下一B最活跃信号被分配给束1，诸如此类。将调整每个束的单独采样率以使得以与给定束中任一信号的最高服务质量要求相称。可相似地配置优先级。这益处在于，在本发明的一些实施例中，与采用其他方式相比产生每个分组更高的信号过渡聚合。

不是基于预期活动来捆绑导线，能够以预期优先级来捆绑导线。在一个实施例中，导线的捆绑将预期优先级和预期活动纳入考虑。图8示出了图2中所示电路的修改。与图2中相同的那些元件用相同参考符号来标记。在第一裸片上提供横杆(crossbar)80。横杆80具有来自每个导线的输入和对每个束的每条导线的输出。对于每个输入导线，实现到特定束的特定输入的连接。横杆80和特别是在相应输入和输出之间的其连接配置通过束配置控制器84来控制。

相似地，在第二裸片上，第二横杆82提供有接收来自束寄存器32的相应输出的其每个输入。横杆82的输出通过束控制电路86来控制以使得输出被引导到所需电路元件。由此束控制电路86控制接收自相应束的输入被引导到何处。

在所描述的实施例中，(n+1)×b输入导线信号出现在第一裸片上的横杆80上，其能够路由每个信号至在n+1个束中的任一个中的任一位。在该实施例中，n大于或者等于1。该实施例仅考虑了置换映射或路由，不过还可以使用其他。

通过束控制电路的虚拟束控制寄存器85来控制映射。这可认为是在导线信号和束位位置之间的一组(n+1)×b对。可以以前述任一方式对束进行采样以便制造将导线分组发送到接收裸片的系统。

如前所述，接收裸片的接收电路使得分组中的位状态被复制到接收裸片上对应束32中。束32然后将提供呈现给第二横杆82上的信号，所述第二横杆执行与通过输出裸片的束横杆执行反向的映射。该反向映射使得来自输出裸片的信号驱动输入裸片上相同信号，就如没有横杆一样。在接收侧上的控制电路86包括束控制寄存器87，其存储束中每个位置和该导线目的地之间的映射。

为了清楚起见已经省略在传送和接收裸片上的束寄存器。

在本发明的一个修改中，一些束被设置成具有固定配置，分配给特定束的导线未改变，不管裸片应用如何。其他束将如上所述是可配置的。

现在参考图14，其示意性示出虚拟映射。在该简化示例中，两个束250a和250b被提供在传送侧。提供了七条导线254。这七条导线254被输入到横杆80，在映射控制器84的控制下其使得导线被分配给两个束250中的一个以及束中的特定位位置。在该示出的示例中，第一、第二、第五和第七导线254被分配给第一束250a。第三、第四和第六导线被分配给第二束250b。

在接收侧，所接收的束252a和252b(与被传送的束相同)被输入到横杆82。在映射控制器86的控制下横杆82使得束中的信号被分配到相应导线。

可配置分群通过以下方式来指定：

例如通过将禁能值写入接口两侧上的控制寄存器256和258来禁能导线的传输；

写入配置寄存器(例如图8的寄存器85和87)，其指定导线和束之间的映射和束中的位置—同样在两个(输入和输出)裸片上。在本发明的一些实施例中该配置是对称的，使得这些导线的分群和取消分群如预期的那样；和

例如通过将使能值写入控制寄存器256来使能导线的传输。

替换地或附加地，在配置寄存器的一个或多个字段中提供使能/禁能值。应理解，在替换实施例中，可使用用于在配置期间防止束通过接口的传输的任意合适的机制。

对于每条导线，配置寄存器可以具有识别所分配的束的字段和指示束中位置的字段。此外，可以存在指示传输被使能或禁能的字段。

在一个修改中，处理边沿触发中断。很多中断是电平敏感中断。这意味着一旦断言该中断，就一直断言该中断直到该中断服务代理处理了该中断。相反，可断言或解除断言边沿触发中断信号而不需中断代理等待服务代理处理单个中断。边沿触发中断的一个特征在于中断线可返回到其静止状态(quiescence state)而不需已经处理了该中断。边沿的相对定时可形成由服务代理用于适当处理中断的信息的一部分。

应当注意，除了所述的边沿触发中断之外，存在其他类型的异步信号。可以与以下列出的相似方式对其进行支持。

可以以不同方式传送电平敏感和边沿触发中断。在以下实施例中，存储在RAM中的数据可使得边沿过渡历史能够被捕获—且因此保持边沿语义(semantics)。

在一个实施例中，边沿触发中断可作为简单写入指令通过接口被传送到经配置的地址。应当注意，边沿可以指示中断被断言或者指示中断被解除断言。所写入的值含有被捕获边沿的指示，即从0到1的上升沿或者从1到0的下降沿且具有时间标记。由于通过读取该地址处存储器的内容来最后处理该中断，因此如果存在几个被检测的边沿，则时间标记允许中断服务例程重建数字波。边沿的类型和/或数量允许中断服务例程确定中断被断言还是解除断言。

在这一点上，参考图9，其示出了在传送裸片的接口上实施边沿触发编码写入信息所需的电路。提供寄存器库102。寄存器库102被配置成保持需要在能使用电路之前通过软件配置的信息。寄存器库包括起始地址寄存器104，其指定第一此类写入事务将被发送到的地址。结束寄存器108指定写入事务将被发送到的最后地址。其间的起始寄存器104和结束寄存器108标定消息可以被发送到的存储器中的缓冲区域(或者寄存器空间)。寄存器还包括具有下一写入事务将被发送到的地址或者含有最后事务被发送到的地址的当前地址寄存器106。

也提供配置寄存器110。配置寄存器包括三个字段。第一字段112指示当前地址寄存器的递增模式。可以是地址例如在每个消息上递增一个单位，例如一个字(4字节)或者地址例如在每个消息上递减一个单位。在当前地址寄存器106中的当前地址达到结束地址寄存器中的值时，下一地址将再次成为起始地址。以这种方式，限定了环形缓冲器。在第一字段112中的第三个选择是“没有”，其指示所有消息将被传送到相同地址。换句话说，该字段指示当前地址寄存器是递增、递减还是一直被传送到相同地址。

第二字段114为除数(divisor)字段，其指示需要将时钟划分为多少以便产生时间标记。如从图9中可看到的，计数器118从时钟分频器(clock divider)120接收输入。时钟分频器120接收该时钟。输入时钟由控制计数器110的时钟分频器120划分。除数字段由此指示在产生时间标记的计数器中已经将时钟划分为多少。这样做目的在于防止时间标记在过短时间内溢出且还设置了时间标记的位置。

最终字段是使能位字段116，其指示该机制是否被使能以在接口上发送分组。

在该方案中，中断和/或边沿编码信号通过在单个封装内两个裸片之间的写入事务来承载。写入事务被设置成以例如在中断控制器中的存储器或寄存器为目标。

当边沿检测组块100感测到可以是中断、握手、调步信号(pacing signal)等输入信号中的过渡时，其引起图9中所示分组112的构造。该分组包括四个字段。第一字段124是写入标题(write header)，其指定分组是写入字事务，例如大量的4字节。标题也含有事务识别、安全认证、传输优先级、缓存能力、合并能力(mergeability)、写入加速能力(write postability)、缓冲能力和/或对互连的其他建议。在一个实施例中写入标题的主要目的是识别分组含义以实施向所选地址的字写入。

第二字段126是地址。这指定了数据将被写入的字地址。这也暗示着最低有效2位未使用。在该示例中，单位是4字节字。由于地址的最小增量是二元形式的四，因此这意味着由于其覆盖了范围0，1，2，3所以不需要最低有效2位。

第三字段128是数据字段，其包括两个字段。第一子字段130是时间标记字段，其含有检测到边沿时计数器的值。计数器以通过除数划分的时钟确定的速率递增。如前所述，除数可编程以使得时间标记精度和计数器绕回速率能够被控制。计数器可为任意合适大小但是在本发明的一个实施例中为31位。

数据字段的第二子字段是信号状态子字段132，其指示在下降过渡还是上升过渡时生成分组。举例来说，下降过渡通过值0指示而上升过渡通过值1指示。但是，在本发明的替换实施例中，下降过渡可通过值1指示和上升过渡通过值0指示。

地址字段根据配置寄存器库102中的四个寄存器来计算。第一分组将使用在起始地址寄存器104中指定的地址。后续的地址将取决于包含在寻址模式字段112中的值。如前所述，这将指定后续地址是递增一个字，递减一个字还是完全不递增。当前地址为将被下一分组使用的地址且包括在当前地址字段106中，其将反映该模式。例如，如果寻址模式字段112指定该地址将递增或递减，则这将继续直到当前地址等于在结束地址寄存器108中指定的结束地址。

当这发生时，下一地址将是起始地址。这被设置为以地址序列实施绕回并确保该机制仅在指定区域内写入。该机制可用作替换方案或者与前述束宽度导管组合使用以支持中断。

如果地址指定RAM(随机存取存储器)的区域，则可看出信号波形能够根据RAM的采样而重复。因此，中断服务例程(ISR)能够解码和服务边沿触发中断序列。换句话说，中断断言或解除断言可由包括在多个分组中的信息确定。

地址也可指定寄存器例如门铃或者FIFO实施的硬件。这可以是无递增寻址模式可能合适的应用。

地址优选地在共享存储器诸如RAM中。至少一个其他功能或应用使用该RAM。该共享存储器可以是CPU可用的通用数据缓冲器。

合适的机制可用于触发CPU读取存储器中的数据。例如CPU可被设置成周期性地读取存储器。可在接收到每n个分组之后触发CPU读取存储器，这里n大于或等于1。传送裸片可被设置成经由触发CPU读取存储器的束机制传送中断信息信号。该中断信息信号形式可为电平型信号。

现在参考图15。在裸片2中的第一个上提供总线300，其中多个功能(其可包括图10的请求者)302连接至它。这些功能可以是存储器事务提供者和/或接收者。功能302提供读取/写入业务308，其被放置到总线300上。使用如前所述的存储器事务逻辑将该业务放置到接口8上，且其由符号312图解表示。使用如前所述的束逻辑将由功能302产生的任何电平中断304放置到接口上且通过符号314图解表示。使用如前所述的逻辑将由功能302产生的任何边沿中断306放置到接口，且由符号316图解表示。

在裸片4的第二个上提供如前所述的对应束逻辑且由符号320图解表示。该逻辑会引起电平中断304传到中断控制器260，其发送中断请求至CPU 262。

存储器请求和打包边沿中断通过在第二裸片上的存储器事务逻辑来处理。之前描述了该逻辑但是标记为324。存储器事务和打包边沿中断被放置到总线310上，其允许边沿中断信息在DMA控制器312的控制下被写入到DRAM 314中的地址，其处于边沿中断分组中。该实施例中的该DRAM是在芯片外(offchip)，但是在替换实施例中边沿中断信息可被写入到芯片上的存储器。

存储在DRAM中的信息可由能识别中断是否被断言/解除断言的CPU读取。

在其中以上配置与采样束装置结合使用的那些实施例中，此时可以设置采样率为较低值。这表示突发(burst)的频率，而非将生成传统中断的突发内的边沿过渡的高频。突发中的过渡的记录可使用该机制从RAM获取。

在替换方案中，可提供在使用该机制的所有中断当中共享的单寄存器库。在该示例中，写入操作数可较大例如64位，具有另外的中断标识符。中断标识符可被提供32位。应当理解按照位计的字段大小的特定示例是举例来说的且本发明的替换实施例对于字段可使用不同位大小。在单寄存器库的该示例中，在含有来自所有此类中断的过渡采样的存储器中可以存在单个环形缓冲器，但是每个过渡都明显标记其属于哪个中断。

在之前所述实施例中，对于每个中断可以存在单独的环形缓冲器，使得将通过地址来确定采样的标识，即其缓冲器是一个成员。

在一个修改中，裸片和接口被配置成以与电平敏感中断相同的方式处理边沿触发中断。在一些实施例中，可能有必要使用相对高的采样率以便最小化错过边沿的可能性。在本发明的再一实施例中，可使用用于边沿触发中断的基于激活的采样。

以下实施例可供接口上的任何业务分组使用。

现在将参考图10描述当前描述的实施例的一个修改。由于通常情况是一般使用足以覆盖未知情况的资源的过供应(over provisioning)，因此满足服务质量承诺可能在功率上效率低。但是，一些情况下，图10中示出的实施例能够最小化传输的功率成本，同时仍支持端到端服务质量承诺。在该实施例中，业务要求组块141中的软件通过写入所需参数到相应业务控制组块145中的配置寄存器142来声明业务要求，即来自每个存储器事务请求者140的流量。

该示例中，每个存储器事务请求者被提供有配置寄存器。在一个实施例中，配置寄存器与单个请求者相关联。在替换实施例中，配置寄存器能够与两个或更多请求者相关联。在本发明的一些实施例中，与给定寄存器相关联的请求者数量对于不同寄存器是不同的。该替换例中的请求者数量可从1变化到多个请求者。替换地或者另外地，该相同技术能够用于处理束。

一个控制组块145可以与单个寄存器相关联或者可提供有多个寄存器。在一个实施例中，可以提供与所有寄存器相关联的单个控制组块。

这个或每个控制组块145都具有队列控制器143，其将来自每个配置寄存器的配置信息转换为优先级，接口速度和巷道数量，并连接特定导线到特定队列132-138，以便最小化功耗。巷道被认为是接口8的连接器或导线的子集。在一个实施例中，这被动态实现且周期性地重新评估。仲裁器模块130被设置成监视进入队列中的分组和在调度分组通过接口的传输之前每个分组的等待时间。

如图10中所示，提供仲裁器模块130。仲裁器模块被设置成接收来自四个队列132、134、136和138的输入。在该实施例中，提供四个队列。但是，这仅是举例来说且可提供多于或少于四个队列。

第一队列132表示用于尽力服务(best effort)和低带宽的队列。第二队列134用于尽力服务和高带宽。第三队列136用于低等待时间和低带宽，而第四队列138用于低等待时间和高带宽。保证第三和第四队列136和138的等待时间要求将被满足，例如对于实时要求。相比之下，第一和第二队列132和134使得实现较少的等待时间承诺，在于该接口将尝试但是不必满足其等待时间要求。第四队列有效地指定四个不同的服务等级。应当理解，不同队列的特性可以用不同于所描述的方式建立。在一个实施例中，可考虑对在相同方向上传播的存储器请求的响应，这是由于事务和响应可以共享相同链路。

如所示出的，存在R个请求者140。存储器事务诸如读取和写入由相应的请求者140发出。每个请求者140都与配置寄存器142之一相关联。每个配置寄存器都包括服务质量信息诸如等待时间、带宽(峰值和/或平均值)和由请求者的存储器业务所需的服务等级。在替换实施例中，可另外或附加使用不同服务质量信息。在本发明的替换实施例中，可使用少于三个参数，为两个或一个参数。在另一实施例中，可使用多于三个参数。

根据带宽被登记为高还是低以及请求者140被登记为需要等待时间的保证还是满足在尽力服务基础上的递送，事务将被转发到队列之一。

每个业务控制组块145的输出被输出到四个复用器147中的每一个。复用器147每一个都与队列之一相关联。复用器147允许每个业务控制组块的输出被放置到队列中，相应的复用器与所述队列相关联。队列132可通过相应的缓冲器来实施。

基于服务质量因素，仲裁器模块130将选择哪一个被格式化成分组的存储器事务将在特定情况下传送到其他裸片。在另一个裸片，重新构造的分组将使用适当的服务质量而在内部总线网络和/或芯片网络上传送。仲裁器模块130将提供根据所寄存的业务流所使用的物理连接巷道的数量和时钟速率。该信息通过接口被发送或者从其他裸片接收以使两个裸片将以相同方式运行。

由此，软件141确保在适当寄存器142中对于该请求者有适当值。应当理解，该软件可由两个或多个请求者共享。替换或另外地，一个或多个请求者每一个都具有其自身的软件，这引起适当值被放置到适当的寄存器中。软件141将提供请求者需要寄存业务流的性能特性。如上所述，这需要存储器存取所需的等待时间的规范，例如从请求到作为响应完成存储所花费的最大允许的时钟周期数量。另外或替换地，可指定带宽，这是峰值带宽和/或平均带宽。平均带宽能够被认为是在当前使用情况下设备被使能时的时段上的算术平均带宽。应当理解在本发明的替换实施例中，性能特性是可以单个定义的特性。一个或多个服务质量要求可包括上述那些的附加或替换的服务质量参数。这些服务质量参数可包括延迟、抖动、保证递送、递送次序和误差中的一个或多个。

仲裁器130被配置成使用根据所有寄存器业务流的集合平均带宽，以提供时钟速率和正使用的巷道数量。时钟速率可调整，巷道也是如此。(巷道是裸片之间物理链路的逻辑名称。例如巷道可包括一个或多个导线)。例如，在一个简单实施方式中，时钟速率可在1MHz和400MHz之间调整。巷道数量可为1(8位)或每条为8位的2条巷道。这将意味着链路容量从16Mbits/sec至12.5Gbits/sec。在一个实施例中，接口能够使用单个时钟边沿。一个高速操作模式将在相关联时钟的上升沿和下降沿这二者—称作双时钟边沿上，改变巷道上的数据，较慢较低功率模式将仅在上升沿改变数据。这假设物理链路具有与其相关联的物理时钟。但是存在其他技术能与本发明的实施例一起使用，其不使用时钟，例如异步传输，其可使得在从8Mbits/sec至12.5Gbits/sec变动。应当理解，巷道数量和时钟速率因实施方式而异。在本发明的一些实施例中，巷道数量和时钟速率中的一者或两者可改变。

在操作中，来自请求者的存储器事务被引导到通过存储在适当寄存器中的所寄存的服务等级所确定的适当队列。每个分组都由时间标记器146利用分组何时进入队列的指示来进行标记，使得仲裁器130能够辨别分组已经被排队多长时间。传输的优先级为等待时间要求的次序。由此，具有最紧最后期限的那些将首先被调度。最后期限可以被定义为等待时间请求终止之前的平均时间。

仲裁器模块被设置成持续监视所有四个队列的长度以确定时钟速率和巷道供应。在本发明的一个实施例中，该监视每微秒发生一次。但是该监视在本发明的不同实施例中可以是不同的。在本发明的一个实施例中，监视的频率可以根据芯片的操作条件而改变。

当特定请求者的操作模式改变时，在寄存器中能够改变与该请求相关联的值。例如，如果带宽参数被设置为0，则这将指示特定请求者已经进入到低功率模式。

已经关于存储器事务分组描述了该实施例。但是该技术也可应用于束。束将具有存储在一个或多个寄存器中的服务质量值。所述值可为束使能位和采样率，由此可确定所需的带宽量。束可具有自己的队列(如前所述)或者共享一个或多个存储器事务队列。

现在参考图13，其示意性示出了中断电路。应当理解，该电路可用于电平敏感中断和/或边沿敏感中断。裸片4中的一个被提供有具有控制寄存器276的外围设备274。外围设备274可提供中断信号270。中断信号可为中断信号的断言或解除断言。中断可为电平敏感中断或边沿敏感中断。应当理解实际上裸片可具有生成中断的多个功能组块或诸如此类。中断信号270被提供在被输入到束30之一的专用导线上。中断信号270的值通过所述控制寄存器276中的值来控制。

外围设备274可被配置成经由连接266提供存储器事务和/或接收器事务。连接266被提供给接口8。如前所述，在存储器事务分组和束分组之一中的中断信号以复用方式通过接口进行传送/接收。

在另一裸片2处，束32被划分并且中断信号270被输入到中断控制器260。中断控制器260被配置成生成中断请求272至CPU 262。CPU被配置成提供存储器事务至接口8和/或接收来自接口8的存储器事务。

在本发明的另一实施例中，提供如图11中所示的同步寄存器170。该寄存器也可从图13中看出。该同步寄存器170能够解决在读取功能模块中的寄存器以确定模块中断状态的软件和运送相关中断信号至CPU的虚拟导管(其是接口)状态的传播之间存在竞争冒险(race hazard)的可能性。特别是，模块可以断言中断并且CPU可接收该中断且随后使用中断服务例程来处理该中断。运行该中断的最终活动之一可以是向模块告知：CPU已经移除中断条件并且通过清除一个模块的寄存器中的一些状态位而命令模块解除断言其中断信号。

本发明的实施例能够解决在模块的寄存器中清除条件和相关信号解除断言传播回CPU中断控制器之间通常存在时滞的问题。

在本发明的一些实施例中，对同步寄存器170的读取将强制所有束采样周期提前到下一时钟周期并且寄存器将不会返回值至读取请求直到所有应传送的导线分组都完成其传输为止。

对同步寄存器的读取具有将所有未决信号活动驱逐(flush)出束和通过接口驱逐束的效果。由此在本发明的一些实施例中，寄存器可由软件使用以保证某些事件的排序。寄存器170可用于保证通过接口的服务中断信号传输中的任何延迟都能够通过中断服务例程来处理。

在另一修改中，该机制也可用于通过停止对束进行采样和移动该功能到软件中来支持低功率模式，所述软件通过使用同步寄存器来调度中断信号的更新。这使得束的生成仅在软件控制下发生，而不是每当硬件检测到变化时发生。如果在该操作模式期间不需要束中导线的实时状态，则这引起功率节约。

更详细地，图11示出同步寄存器170。同步寄存器170是裸片中的只读寄存器，该裸片可由在CPU上运行的软件来读取。如从图13可看出的，同步寄存器与断言中断的模块在相同裸片上。当寄存器170被读取时，其发信号通知同步逻辑组块172。同步逻辑组块172发送信号给束控制逻辑173中的每一个。束控制逻辑可包括图5的电路。束控制逻辑被配置成确保所有束寄存器31都立即被采样并且任何未决束更新都被发送到作为缓冲器实施的束30。在图11中，束和束寄存器都通过符号130标记但是它们具有图2中示出的一般结构。

当束的所有未决传输都已经完成时，导线束控制逻辑173发信号通知同步逻辑组块。仅在这些确认之后，同步逻辑组块172格式化对于同步寄存器读取请求的读取响应。读取响应如平常一样被传送回CPU。

现在参考图5，其功能被修改以便允许同步逻辑组块起作用。确定何时和如何生成采样的该逻辑被修改以使得如果束从同步逻辑组块172接收到信号且其已经被配置成采样束，则其将立即生成采样。检查以查看该样品是否需要传输，换句话说，是否是不同于该束之前传输信号值的任一导线上的值。特别是，图5的配置被修改以使复用器从同步逻辑组块接收控制信号。因此，复用器被控制成使得如果计数器等于0或者同步逻辑信号已经断言并且束采样不等于之前的束采样，则分组将通过分组格式器50输出。同步寄存器被连接到该裸片上的所有输入束。

在该修改中，同步寄存器170提供软件接口以提供该功能并且逻辑组块172策划(choreograph)执行该功能所必需的逻辑活动。

同步寄存器170的读取引起同步逻辑组块172启动其状态机。同步逻辑组块将断言信号至每个束控制逻辑173，其控制束以在下一时钟周期生成采样，并且如果它满足被发送的其它标准则传送该分组。当对于之前未决的或者是由于同步逻辑组块信号的效果而刚刚生成的束分组而言，束分组已经被调度时，此时同步逻辑组块172从控制逻辑173获得确认。在同步寄存器被写入之前存在所有信号变化的确认信号将通过接口被传送。在该传输之后，同步逻辑组块合成对读取同步寄存器的响应。同步功能不取决于发回的值。但是在本发明的一些实施例中，同步功能可用于在返回的值中增加附加信息，诸如同步是否引起任何分组被驱逐出或者此类被驱逐分组的数量。该信息可用于调谐系统和/或调试。响应分组被排队且以与束分组或者存储器事务分组相同的方式通过接口进行调度。

应当理解，由于该响应在与束相同的链路上承载，所以束已经在软件接收该响应时被更新。在本发明的一个替换实施例中，可以提供特殊类型的分组，该分组被同步机制识别为开始同步过程。该特殊类型的分组可通过从启动裸片上的寄存器读取或者通过链接到CPU中特殊屏障(barrier)指令来生成。

应当理解，与图1b中示出的倒装芯片取向相比，与基板相关的相应裸片的取向可以改变。

在本发明的替换实施例中，裸片可以以堆叠结构设置，一个在另一个上方。

在本发明的优选实施例中将两个裸片之间的接口描述为有线接口，其通过一系列有线或者导线图形化连接来提供。在本发明的替换实施例中，该接口可通过任何合适的手段来提供，例如光学接口或无线接口。

为了清楚起见，所述多个实施例将裸片之一示出为向接收信号的另一裸片进行传送。应当理解，在本发明的一些实施例中，两个裸片都具有电路的“传送”部分和电路的“接收”部分，使得接口是双向的。应当理解，在一些实施例中，至少一些导线或其他接口机制是双向的。在替换实施例中，接口可包括两个单独路径，一个路径用于接收的分组和另一路径用于传送的分组。

Claims (15)

1.一种封装件，包括：

第一裸片；

第二裸片；

接口，连接所述第一裸片和所述第二裸片；

中断组块，被配置成检测中断信息；处理器，被配置成响应于中断信息的检测而提供分组，所述分组包括所述分组中的数据将被写入的地址，包含检测到边沿时计数器的值的时间标记和指示所述分组是在下降沿还是上升沿生成的信号状态，所述接口被配置成从所述第一裸片向所述第二裸片传输所述分组；和

存储器，能够向其写入所述数据，根据在多个所述分组中接收的数据来确定中断事件。

2.根据权利要求1的封装件，其中所述存储器包括能被至少一个其他功能使用的存储空间。

3.根据权利要求1或2的封装件，其中所述存储器包括RAM。

4.根据权利要求1或2的封装件，其中CPU被配置成读取所述存储器以确定中断。

5.根据权利要求1或2的封装件，其中所述中断包括边沿触发中断。

6.根据权利要求5的封装件，其中被配置成检测所述中断信息的所述中断组块被配置成检测信号中的过渡。

7.根据权利要求6的封装件，其中所述数据包括指示检测到的过渡的类型的信息。

8.根据权利要求1或2的封装件，其中所述中断组块包括时间标记器，其被配置成根据被配置成检测中断信息的所述中断组块检测到所述中断信息的时间来在所述分组中提供时间标记信息，所述数据包括所述时间标记信息。

9.根据权利要求1或2的封装件，其中所述处理器被设置成在所述分组中提供指示所述分组包括写入事务的信息。

10.根据权利要求1或2的封装件，其中所述中断组块包括被配置成控制所述分组中的地址的控制器。

11.根据权利要求10的封装件，其中所述控制器被配置成使得所述分组在由所述处理器提供的多个分组中包括相同或不同地址。

12.根据权利要求10封装件，其中所述控制器包括环形地址数据结构。

13.根据权利要求1或2的封装件，其中所述接口被进一步配置成传输控制信号，所述控制信号中的至少一个包括电平敏感中断。

14.一种在包括第一裸片和第二裸片的封装件中使用的方法，所述方法包括：

接口连接所述第一裸片和所述第二裸片；

检测中断信息；

响应于检测到中断信息而提供分组，所述分组包括所述分组中的数据将被写入的地址，包含检测到边沿时计数器的值的时间标记和指示所述分组是在下降沿还是上升沿生成的信号状态；

经由接口从所述第一裸片向所述第二裸片传输所述分组；和

将所述数据写入存储装置；和

根据在多个所述分组中接收的数据来确定中断事件。

15.一种用在包括裸片和至少一个另一裸片的封装件中的裸片，所述裸片包括：

接口，连接所述裸片至所述另一裸片；

存储器，能够向其写入来自分组的数据，所述分组经由所述接口被接收，所述数据包括中断信息；和

确定器，被配置成确定中断事件，所述中断事件根据在多个所述分组中接收的数据来确定，所述分组包括所述分组中的数据将被写入的地址，包含检测到边沿时计数器的值的时间标记和指示所述分组是在下降沿还是上升沿生成的信号状态。