CN102169880A - 具有肖特基器件的电压转换器及包括其的系统 - Google Patents

具有肖特基器件的电压转换器及包括其的系统 Download PDF

Info

Publication number
CN102169880A
CN102169880A CN2010106247207A CN201010624720A CN102169880A CN 102169880 A CN102169880 A CN 102169880A CN 2010106247207 A CN2010106247207 A CN 2010106247207A CN 201010624720 A CN201010624720 A CN 201010624720A CN 102169880 A CN102169880 A CN 102169880A
Authority
CN
China
Prior art keywords
semiconductor
fet
body region
downside
source area
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2010106247207A
Other languages
English (en)
Inventor
D·A·格德哈
F·希伯特
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intersil Corp
Original Assignee
Intersil Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intersil Inc filed Critical Intersil Inc
Publication of CN102169880A publication Critical patent/CN102169880A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/4175—Source or drain electrodes for field effect devices for lateral devices where the connection to the source or drain region is done through at least one part of the semiconductor substrate thickness, e.g. with connecting sink or with via-hole
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/47—Schottky barrier electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66143—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48464—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area also being a ball bond, i.e. ball-to-ball
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/0781—Adhesive characteristics other than chemical being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12032—Schottky diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12036—PN diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13062—Junction field-effect transistor [JFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

一种半导体器件如电压转换器包括电路级如输出级，电路级具有高侧器件和低侧器件，其可在单个管芯(即，“功率管芯”)上形成并通过半导体基底相互连接，并且还包括与低侧器件和高侧器件中的至少一个集成的肖特基二极管。高侧器件和低侧器件都可以包括横向扩散金属氧化物半导体(LDMOS)晶体管。因为两个输出晶体管包括相同类型的晶体管，所以这两个器件可同时形成，从而在对其他电压转换器设计上减少光掩模的数量。电压转换器还可包括不同管芯上的控制器电路，不同管芯可与功率管芯电耦合并共封装。肖特基二极管的各种实施方式可以提供肖特基保护，以及用于肖特基器件的附加JFET保护。

Description

具有肖特基器件的电压转换器及包括其的系统
相关申请的交叉引用
本申请要求于2009年12月30日提交的第61/291,107号美国临时专利申请的利益，其公开内容由此通过引用被并入。
通过引用的并入
下面的每项由此通过引用被并入：于2010年6月8日提交的序列号为12/796,178的美国专利申请；于2010年4月28日提交的序列号为12/770,074的美国专利申请；于2009年5月21日提交的序列号为12/470,229的美国专利申请；于2009年5月26日提交的序列号为12/471,911的美国专利申请；于2009年6月3日提交的序列号为12/477,818的美国专利申请。
实施方式的描述
在下面详细参考本教导的示范性实施方式，其实施例示出在附图中。只要有可能，相同的参考数字将在贯穿附图用于指代相同或类似部位。并入并构成本说明的一部分的附图示出本发明的实施方式，并且连同描述用于解释本发明的原理。在图中：
图1是根据本发明的实施方式的功率转换器器件的仰视图；
图2是包括在单个管芯上的低侧和高侧输出功率器件的电压转换器器件的实施方式的原理框图；
图3-7是描绘根据本教导的各种实施方式的横截面；
图8-17是可以根据本教导的一个或多个实施方式形成的中间结构的横截面；
图18-53是本教导的其他实施方式的横截面；
图54是可根据本教导的实施方式形成的电子系统的框图；
图55A和55B是描绘连接到引线框架的半导体晶片基底组件的横截面；以及
图56是包括在单个管芯上的低侧和高侧输出功率器件以及单个管芯上的肖特基二极管的电压转换器器件的实施方式的原理框图。
应当指出的是，图的一些细节已被简化并被绘制，以便于理解本发明的实施方式，而不是保持严格的结构准确性、细节和比例。
图1描绘根据本教导的实施方式的半导体器件10。图1描绘具有共封装半导体管芯的直流(DC)到DC转换器的至少一部分。共封装管芯可以包括具有控制电路12(即，控制器管芯)的第一集成电路(IC)管芯。控制电路12可包括一个或多个金属氧化物半导体场效应晶体管(MOSFET)。图1进一步描绘第二MOSFET管芯(即，如下界定的“功率管芯”)，其包括单个半导体管芯上的一个或多个高侧FET14(即高侧电路或高侧电路器件)和一个或多个低侧FET 16(即低侧电路或低侧器件)，单个半导体管芯如硅、砷化镓或其他半导体材料的单件。DC到DC转换器器件的框图被描绘在图2中，其也描绘控制器电路12、连接到VIN管脚引线并适于在器件操作过程中与VIN电耦合的高侧电路14、以及连接到功率接地(PGND)管脚引线并适于在器件操作过程中与PGND电耦合的低侧电路16。VIN与PGND之间的高侧器件14和低侧器件16之间的互联被称为“半桥”。根据本教导的实施方式的半导体器件电压转换器可以包括如图所描绘的封装管脚引线和引脚分配。
根据本教导形成的器件的实施例包括但不限于具有共封装高侧MOSFET和外部肖特基二极管的非同步降压DC-DC转换器(即“非同步降压”转换器)、具有共封装高侧和低侧MOSFET的非同步降压DC-DC转换器、具有共封装高侧和低侧MOSFET的同步降压DC-DC转换器、具有共封装MOSFET的升压DC-DC转换器(同步升压)以及具有共封装MOSFET和肖特基二极管的升压DC-DC转换器等等。
并入有包括单个管芯上的低侧器件和高侧器件的单个管芯的器件设计在本文中称为“功率管芯”。功率管芯可以同时包括硅或其他半导体基底的单件上的高侧功率晶体管和低侧功率晶体管。功率管芯的一种类型公开在2009年5月21日提交的并且题为“Co-Packaging Approach for PowerConverters Based on Planar Devices，Structure and Method”的序列号为12/470,229的同时待审的美国专利申请中。与本申请共同受让并且由此通过引用被并入的这个申请，描述功率管芯连同具有在单独管芯上的控制器电路的控制器管芯的使用，单独管芯可以独立地封装并且放置在支撑基底如印刷电路板(PCB)上，或其可以被共封装为两个独立的管芯到单个半导体器件中，例如封装半导体器件。在并入的申请中引用的该功率管芯的平台可以将用作低侧FET的沟槽场效应晶体管(FET)和用作高侧FET的具有深沟槽端的横向FET集成。
本公开内容的教导在下面描述功率管芯，其可以包括各种功率输出转换结构和属性。功率管芯的这种实施可以采用横向FET的使用作为用于低侧和高侧器件的晶体管。同样，低侧FET的漏极可以通过半导体基底和深沟槽金属连接到高侧FET的源极。此外，形成该器件的工艺可包括通过使用用于高侧和低侧FET的相同工艺特征而数量减少的掩模。所产生的器件可以提供更高的开关频率处改善的性能，这能够由用于低侧FET的减少的栅极电荷产生。由于减少的RON*Q数值的优点，该器件可具有高开关频率(例如频率≥700千赫)处降低的功率损失、高占空比应用(例如约0.5*VIN的VOUT)以及低电流应用(例如，工作电流小于约1.0A)。根据本教导的器件可适合任何额定电压，特别是在约5V至约100伏之间，例如约30伏。
如本文所使用的，“P体区域”是指“P型体区域”并不表明掺杂级。一般地，P体区域将被掺杂到如下所述的P+掺杂级。类似地，“P埋层”是指“P型埋层”，而“N外延层”是指“N型外延层”。关于P埋层和N外延层的具体掺杂级讨论如下。
将要理解的是，以下的实施方式描述同一块硅或其他半导体基底上单独位置处的两个横向N沟道扩散金属氧化物半导体(NDMOS)器件的形成，但应认识到可以修改描述以形成两个横向PDMOS器件。器件可以在管芯上如下面和图中表示的彼此远离的位置形成，或器件可以彼此相邻。另外，因为本教导的方法关于两个横向NDMOS器件的形成进行描述，所以体区域(例如)被描述为P体区域(即P型体区域)，而该结构将是用于横向PDMOS器件的N体区域(即N型体区域)，并一般被称为“体区域”。此外，“P埋层”(PBL，“P型埋层”)一般被称为“埋层”。
图3A描绘本教导的实施方式，其可包括被形成为提供功率管芯的器件。如图3A所示，功率管芯包括作为低侧电路器件的低侧FET 30和作为高侧电路器件的高侧FET 32。低侧FET 30和高侧FET 32被描绘成分开的以强调其可以在单个半导体基底(如硅半导体晶片)上的分开位置处形成，并且在使用过程中可以驻留在单个半导体管芯上的分开位置处。然而，它们也可以彼此相邻形成，使得例如图3A中的沟槽导体56和沟槽导体80(如下所述)是相同的结构。此可选的实施方式描绘在图3B中，其中，FET 30、32彼此相邻形成，沟槽导体57被置于两个FET之间。
低侧FET 30可包括：例如半导体基底34，其被掺杂为N+传导性并具有约1E18至约1E20原子/cm3的掺杂浓度；被生长、被沉积或被附接的外延半导体层36，其被掺杂为N型传导性，具有约1E14至1E18原子/cm3的掺杂浓度，但比N+半导体基底的掺杂浓度低；P掺杂埋层(在本文也被称为“P埋层”“PBL”或“深体”)38，其具有约1E15至约1E18原子/cm3的掺杂浓度；P体区域40，其被掺杂为P型传导性，具有约1E16至1E18原子/cm3的掺杂浓度；N+源极区42，其具有约1E18至约5E20原子/cm3的掺杂浓度；N漂移区44，其具有约1E14至约1E17原子/cm3的掺杂浓度；N+掺杂隔离区46，其具有约1E18至约5E20原子/cm3的掺杂浓度；硅化物结构48、50；N+掺杂漏极区51，其具有约1E18至约5E20原子/cm3的掺杂浓度；电介质52；传导栅极54；形成沟槽导体56和源极接触58的传导层；以及传导源极金属60。
高侧器件32可包括例如：半导体基底34，其被掺杂为约1E18至约1E20原子/cm3的掺杂浓度的N+传导性；被生长、被沉积或被附接的外延半导体层36，其被掺杂为约1E14至1E18原子/cm3的掺杂浓度的N型传导性，但其掺杂浓度比N+半导体基底的N+掺杂浓度低；P掺杂埋层62(在本文也被称为“P埋层”或“PBL”)，其具有约1E15至约1E18原子/cm3的掺杂浓度；P体区域64，其被掺杂为P型传导性并具有约1E16至1E18原子/cm3的掺杂浓度；N+源极区66，其具有约1E18至约5E20原子/cm3的掺杂浓度；N漂移区68，其具有约1E14至约1E17原子/cm3的掺杂浓度；N+掺杂隔离区70，其具有约1E18至约5E20原子/cm3的掺杂浓度；N+掺杂漏极区71，其具有约1E18至约5E20原子/cm3的掺杂浓度；硅化物结构72、74；电介质76；传导栅极78；形成沟槽导体80和源极接触82的传导层；以及传导漏极金属84。
要指出的是，用于低侧FET 30和高侧FET 32的各种结构可以由下文讨论的同一注入或层形成，并且因此将具有相同的掺杂浓度，但为便于解释可以是不同的标号。
N+隔离区46、70可通过将离子注入到沟槽的侧壁中形成，以使沟槽导体56、80分别与P埋层38、62隔离。低侧器件漏极区51通过硅化物结构48与沟槽导体56电耦合，并且沟槽导体56通过N型外延半导体层36将低侧器件漏极区51电耦合到N+半导体基底34。高侧器件源极区66通过硅化物结构72与沟槽导体80电耦合，并且沟槽导体80通过N型外延半导体层36将高侧器件源极区66电耦合到N+半导体基底34。因此，低侧漏极区51与高侧源极区66电连接。传导源极金属60可与器件接地(PGND)管脚引线电耦合，同时传导漏极金属84可与电压输入(VIN)管脚引线电耦合，例如根据图2的电路原理图。基底的下表面(即层34的底部)可以例如与传导层174如金属层接触，以提供输出级的输出节点。
用于形成图3的结构的方法由如下描绘和描述的方法和结构将变得明显，例如，类似于图8-17中所描绘的方法。可选实施方式被描绘在图16中，其被描述在下面的文本中。此外，通过下面的描述和所附描绘，每个结构的功能将变得明显。
低侧FET 30和高侧FET 32都可以在单个工艺期间形成，单个工艺同时在每个器件上形成类似层。例如，低侧P体区域40和高侧P体区域64可在单个掺杂序列期间被同时注入。类似地，源极注入可形成低侧器件的源极42和高侧器件的源极66。
图4描绘与图3的类似的实施方式，除了围绕低侧传导栅极54和高侧传导栅极78的电介质52由上覆金属层90分级(分阶)。也就是说，围绕每个栅极的电介质不是如图3所描绘的跨越上表面的平面，而是上覆电介质52、76的金属90向下延伸到电介质中的开口。图4的实施方式可因此包括可以具有低侧上N+侧壁46的沟槽和分级电介质52、76如分级氧化物。
图4结构可能会导致比图3结构更令人满意的导通电阻(RDSON)与击穿电压的折衷，使得可以实现改善的性能。对于典型的功率器件，RDSON随击穿电压的增加而增加。然而，该电压增加的速度对于不同的器件类型可以不同。优选的是使关于给定电压或电压范围的RDSON最小化。器件可被配置以便对于给定电压或电压范围，关于该电压或电压范围的RDSON更小。具有给定电压或电压范围中的较小RDSON的器件被认为具有更令人满意的RDSON与击穿电压的折衷。
图5结构包括与图3的类似的结构，并且此外包括低侧FET的沟槽侧壁上的第一电介质内衬92和高侧FET的沟槽侧壁上的第二电介质内衬(liner)94。使用电介质内衬92、94如图5中所描绘的二氧化硅，而不是注入的N+侧壁46、70，如图3所描绘的那些，可提供改善的器件隔离和一些使用中降低的工艺复杂性。
图6结构将电介质内衬92、94(如图5结构中所描绘的那些)与分级(分阶)电介质90(如图4中所描绘的围绕传导FET栅极54、78的电介质)相结合。
图7结构包括沿沟槽侧壁的电介质内衬92、94(如图5中所描绘的那些)和(类似于图3中所描绘的邻近电介质内衬的那些的)N+注入区46、70。包括注入隔离和电介质内衬作为隔离能够带来改善的电隔离。
图8-17是可根据本教导的一个或多个实施方式形成的中间结构的横截面。本领域的普通技术人员之一将要理解的是，工艺的修改可导致图3至7、16和17中所描绘的器件的任一种。
将导致低侧FET 96在第一晶片位置和高侧FET 98在第二晶片位置的形成的工艺的实施方式，可以利用图8结构的制作开始，其可使用各种方法被形成。例如，N型外延层100可在N+半导体基底102上形成，后面是由被掺杂为P传导性的P型外延层104(其将提供PBL)在N型外延层100上的形成。
在可选工艺中，N型外延层可在N+半导体基底上形成，并且然后N型外延层在上部区域被相反地掺杂以提供P级的净P型传导性，以形成将是PBL的物质，从而提供与图8中所描绘的类似的结构。
随后，活化区可以被界定在另一晶片位置，例如通过硅(LOCOS)工艺的局部氧化，然后图案化的N漂移区106、107分别被注入到用于低侧96和高侧98器件的P埋层104中，例如使用光刻工艺，导致了图9结构。即使N漂移区可以使用单个工艺序列被同时注入，为清楚描述起见，低侧器件96的N漂移区106被编号为不同于高侧器件98的N漂移区107的标号。
图9结构上的加工可以通过以下步骤继续继续：晶体管栅极电介质108如高品质氧化物的生长，用于低侧FET 96和高侧FET 98的P体区域110的图案化和掺杂，以及低侧和高侧晶体管栅极112的图案化和掺杂，例如使用根据已知技术的光阻与一个或多个离子注入序列，以导致图10结构。晶体管栅极可以由沉积层例如多晶硅形成，其在沉积后被图案化。栅极多晶硅可以在沉积过程中被掺杂(即原地掺杂)或在沉积后的单独注入中被掺杂，或两者兼有。如果晶体管栅极由高传导材料如金属制成，那么晶体管栅极可以保持未掺杂。在另一实施方式中，晶体管栅极112可在注入P体区域110之前形成，在这种情况下，形成P体区域110的P型注入将通过由晶体管栅极112和非活化区阻隔注入而被自对准。
下一步，图案化的N+源极区114、115可被注入，分别用于低侧FET 96和高侧FET 98。在可选实施方式中，用于低侧和高侧FET的N+漏极区122、123，如下面讨论的，可以使用界定N+源极区114、115的源极掩模而被注入。层间电介质(ILD)层，例如氧化材料，在栅极电介质层之上和晶体管栅极112之上形成，以导致图11。电介质层116因此包括ILD层和图10的栅极电介质氧化物108。
图11结构可以然后使用光掩模进行加工，以覆盖低侧器件96和高侧器件98，除了N漂移区106、107的被留下未掩模(未覆盖)的部分。电介质116从N漂移区106、107之上进行蚀刻，掩模被去除，然后N+注入被执行以分别在N漂移区106、107中形成低侧FET漏极区122和高侧FET漏极区123。如图12所示，在N漂移区106、107中所产生的N+漏极区122、123提供了到N漂移区106、107的高传导注入N+漏极接触。如上所述，在可选实施方式中，N+漏极接触122、123可使用界定N+源极区114、115的源极掩模而被注入。下一步，P体接触使用留下未覆盖的低侧FET 96和高侧FET 98的P体区域110的掩模而形成。执行蚀刻去除电介质层116和N+源极区114、115的暴露部分，如图12所示。
可选的浅P型注入可被执行，以确保由掩模暴露的区域被掺杂为P型传导性，例如在不完全地从P体区域110之上去除N+源极层114层、115的无意的蚀刻不足被执行的情况下。
在蚀刻源极区114、115后，掩模可以被去除，然后自对准硅化物(即，多晶硅化物)工艺可以被执行，导致图12结构。图12描绘了到低侧FET96和高侧FET 98的P体区域110的硅化物接触124、以及到低侧FET 98的漏极区122并到高侧FET 98的漏极区123的硅化物接触126。即使硅化物124、126可在单个自对准多晶硅化物工艺中形成，为描述清楚起见，P体区域110上的自对准多晶硅化物结构124与漏极区122、123上的自对准多晶硅化物结构126分开编号。
下一步，图案化的深沟槽蚀刻被执行，导致图13的基底沟槽130。应当指出，如果低侧FET 96和高侧FET 98在彼此远离的位置形成，那么基底沟槽130将包括两个沟槽，一个用于低侧FET和一个用于高侧FET。如果两个FET彼此相邻形成，那么基底沟槽130可以是单个沟槽。
该沟槽可以被蚀刻得足够深，以在低侧FET漏极区122、低侧FET N漂移区106、低侧FET PBL 104、高侧源极区115、高侧FET P体区域110、高侧FET PBL 104以及外延层100中至少暴露的N+掺杂区之下延伸。N外延层中的N+掺杂区由来自N+基底102的掺杂剂向外扩散并进入N型外延层100产生。另外，基底沟槽130应该比到高侧FET 98的硅化物接触124以及到低侧FET漏极区122的硅化物接触126窄。此外，此沟槽蚀刻去除这些硅化物接触124、126的部分，并形成如图13所示的硅化物接触124、126中的垂直定向的侧壁。可选N+注入(未描绘)进入沟槽底部可以被执行以用作沟道结束。
在可选实施方式中，基底沟槽130被蚀刻至足以暴露N+掺杂半导体基底102的深度。
如以上关于图3、5和7所述的，注入N+隔离区可以在至少低侧FET基底沟槽侧壁内形成。在这些实施方式中，沟槽侧壁被掺杂，例如使用倾斜的N+离子注入到低侧沟槽侧壁中。N+隔离防止随后形成的沟槽导体和低侧器件的P埋层之间的电接触。
在实施方式中，执行倾斜的N+注入到低侧FET沟槽侧壁中，但省略N+注入到高侧FET的基底沟槽侧壁中可以是有利的。例如省略自高侧FET基底沟槽侧壁的N+注入可以导致降低的工艺复杂性，因为避免了在随后的退火步骤的过程中掺杂剂向外扩散进入高侧FET。N+掺杂剂扩散进入高侧器件可能降低电性能，这由高侧FET的源极贴近基底沟槽而产生，同时低侧FET的源极处在从描绘的基底沟槽被进一步去除的位置。如前所述，注入可以被执行进入如图3所示的两个基底沟槽侧壁(高侧FET和低侧FET)中。
下一步，电介质如氧化物可被沉积，例如至约0.1微米的厚度，然后被各向异性地蚀刻，例如使用间隔物蚀刻。这将导致基底沟槽130内的电介质间隔物或内衬140，以及覆盖其他垂直表面如硅化物接触124的同样的电介质间隔物或内衬144，如图14所示。形成电介质内衬140的工艺将提供图5-7的各种实施方式中所描绘的内衬，然而这种电介质沉积没有被执行形成图3和4中所描绘的实施方式。
随后，防护导体如钛、钨或多晶硅被填充在沟槽内并被回蚀刻或被整平，导致图15结构，其具有图案化的沟槽导体150和其他传导结构152。传导层150、152可以留在硅化物接触126的水平面之上，如图15所示，或者其可以被回蚀刻在硅化物接触126的水平面下方，如图16所示。回蚀刻如图16所示的传导层150、152可具有的优点是，在回蚀刻形成内衬144的防护电介质后，允许到硅化物接触126的直接接触。然而，在某些情况下，可能期望的是省略回蚀刻沟槽传导层150、152，原因在于其可能会损坏硅化物接触124、126。
如图15所示，沿低侧FET的侧面上的第一沟槽侧壁的电介质内衬140被置于低侧FET 96的P埋层104和沟槽导体150之间。类似地，沿高侧FET的侧面上的第二沟槽侧壁的电介质内衬140被置于高侧FET的P埋层104和沟槽导体150之间。
在图16器件中，继续下述的工艺可能不会导致低侧FET漏极区122和沟槽导体150之间的电连接。在图16实施方式中，自对准硅化物(即自对准多晶硅化物)工艺可以与多晶硅沟槽填充一起使用，形成硅化物结构160以使低侧FET漏极区122和沟槽导体150电连接，这也可形成硅化物结构162、164和166。
在形成图15结构(或可选地图16结构)后，晶片加工可以继续形成完整的半导体器件。这可以包括电介质层170诸如覆盖沟槽导体150的氧化物、电介质层170上的诸如金属的图案化的传导层172、173、和背侧导体174如金属层的形成，如图17所示。被描绘成上覆低侧FET 96的晶体管栅极112的图案化的传导层172可以连接到器件接地(PGND)管脚引线，其可在器件操作过程中电连接PGND。被描绘成覆盖高侧FET 98的晶体管栅极112的图案化的传导层173可以连接到(VIN)管脚引线中的电压，其可在操作过程中电连接VIN。在图4和6的实施方式中，介入的图案化的电介质刻蚀将被执行，导致如图4和6所示的分阶(分级)氧化物。可选的钝化层可被形成。
如果低侧FET 96和高侧FET 98在彼此远离的位置形成，那么低侧FET96的N+漏极区122(例如，参考图17)通过低侧硅化物接触126、低侧FET沟槽导体150、N型外延层100、高侧沟槽导体150和高侧硅化物源极接触124连接到高侧FET 98的N+源极区115。
如果低侧FET 96和高侧FET 98彼此相邻形成，使得用于两个器件的沟槽导体150是单个传导结构，那么低侧FET 96的N+漏极区122(例如，参考图17)通过低侧硅化物接触126、低侧FET和高侧FET沟槽导体150和高侧FET硅化物源极接触124连接到高侧FET 98的N+源极区115。在此实施方式中，沟槽导体150用于与器件的背侧和传导层174电连接，以提供如下所述的器件的输出。
背侧导体174可以提供DC到DC功率转换器输出级的输出，输出级包括低侧FET 96和高侧FET 98。图17的背侧导体174可以因此提供输出级的输出(即，相位或相位节点)，DC到DC功率转换器的输出级包括低侧FET 96和高侧FET 98。
因此，图17器件包括具有在其上的电路的半导体晶片部分(例如晶体管结构如晶体管栅极112)的正侧(在本文中也被为“电路侧”和“上表面”)，和具有在其上的传导层174的背侧。背侧与正侧相对。低侧FET96和高侧FET 98都可以包括LDMOS晶体管FET。用于DC-DC功率转换器的输出级包括低侧FET和高侧FET，其中低侧LDMOS和高侧LDMOS输出器件在半导体材料如硅或砷化镓的单件上(例如，在单个管芯上)。在实施方式中，图案化的传导层173和因此高侧器件98的漏极区123与器件电压输入(VIN)电连接，其为要转换的电压。图案化的传导层172和因此低侧器件96的源极区114连接到器件接地(PGND)。输出级的输出可包括器件背侧上的传导层174。
在图17器件中，低侧器件96的漏极区122与高侧器件98的源极区115是电力相同的掣位，这提供DC到DC功率转换器输出级的输出节点。低侧FET 96的漏极区122与半导体管芯的背侧(在本文中也被为“非电路侧”、“下表面”)电连接，高侧和低侧FET在半导体管芯上形成。到输出器件的输出节点的这种连接可使用通过金属150和半导体基底102的物理连接产生。物理连接可以包括从表面通过N型外延层100到达N+半导体基底102的传导路径。该传导路径可以包括诸如所描绘的传导沟槽导体150的传导结构。在另一实施方式中，传导结构如注入的扩散区(即，沉陷)可在沟槽导体的地方形成。参考图21-32在下面描述沉陷实施方式。因此，管芯的背侧可以提供用于功率器件输出级的输出节点，这可简化电连接。到输出节点的电连接可以包含到传导层174的电连接，并且例如可以利用传导管芯连接材料实现。
图18描绘了与17中所描绘的类似的实施方式，包括低侧FET的侧面上的第一基底沟槽侧壁，和高侧FET的侧面上的第二基底沟槽侧壁。掺杂电隔离区180被注入到第一基底沟槽侧壁中，但是没有相应的掺杂区注入到第二侧壁中。因此，注入区180被置于沟槽导体150和低侧FET 96的P埋层104之间，但是没有相应的掺杂区被置于沟槽导体150和高侧FET 98的埋层110之间。
图18的掺杂电隔离区180可使低侧FET 96的P埋层104与沟槽导体150电隔离，比与单独的电介质间隔物或内衬140电隔离好。因此，这种实施方式描绘低侧FET 96的侧壁上的电介质间隔物或内衬140和掺杂隔离区180，以及只有高侧FET 98的侧壁上的电介质间隔物或内衬140。
这种实施方式可以使用倾斜的N+注入到第一侧壁中但不是第二侧壁中形成，因此，没有相应的N+区在第二侧壁上。省略从第二侧壁的N+注入可导致降低的工艺复杂性，因为避免了掺杂剂在随后的退火步骤的过程中向外扩散进入到高侧FET中。N+掺杂剂扩散进入高侧器件可降低电性能，其由高侧FET 98的源极区115贴近基底沟槽的第二侧壁而产生，同时低侧FET 96的源极区114处在从基底沟槽的第一侧壁被进一步去除的位置。
图19描绘可根据本教导的方法形成的N沟道LDMOS(N-LDMOS)器件。图19器件包括可以与图3中所描绘的那些类似并且被类似地编号的元件。如上所述，图3器件可以包含N+半导体基底34和被掺杂为低掺杂N掺杂浓度的外延层36，并且使用以外延层36中的底部结束的基底沟槽蚀刻形成。图19器件可以包括在很大程度上使用N型掺杂剂掺杂(即被掺杂为N+掺杂浓度)的半导体基底190、使用P型掺杂剂低掺杂(即被掺杂为P掺杂浓度)的外延层192，并且可使用以半导体基底190中的底部结束的沟槽蚀刻形成，使得沟槽导体194、195接触N+半导体基底190。N+半导体基底可以具有约1E18至约5E20原子/cm3的N型掺杂浓度，并且P型外延层可以具有约1E16至约1E18原子/cm3的P型掺杂浓度。
因此，图19器件可以提供N+半导体基底190和P外延层192上的低侧N沟道LDMOS器件30和高侧N沟道LDMOS器件32。对于这种器件，低侧N型漏极51可以形成N掺杂隔离46和PBL 38之间的PN结。在N沟道器件实施方式中，其中半导体基底是N+掺杂并且外延层是N掺杂，例如图3A的实施方式，低侧器件30的N型漏极51形成具有P掺杂埋层38和N型外延层36的NPN结，由于所产生的NPN的寄生效应，这需要更严格的工艺控制以确保N沟道器件的坚固性不被降低。
对于之前的实施方式，继续基底沟槽蚀刻使得基底沟槽的底部在半导体基底内，这提供了基底沟槽内的沟槽导体和半导体基底190之间的低电阻接触。在上述的多数实施方式中，基底沟槽可以被蚀刻至P+或N+基底的深度，以提供沟槽导体和半导体基底之间的低电阻接触。然而，取决于各种层的厚度和基底沟槽的宽度，可能在沟槽的深度上存在限制。因此，其他实施方式可以利用例如掺杂剂从半导体基底向外扩散到提高传导性的外延层中而在P或N外延层内结束。
图20描绘包括N+半导体基底200、P掺杂外延层202、基底沟槽内的低侧沟槽导体204和基底沟槽内的高侧沟槽导体205的实施方式。在此实施方式中，形成基底沟槽的蚀刻在外延层202内结束。为加强N+半导体基底和沟槽导体之间的传导，沟槽底部的外延层被注入为N+掺杂级，例如使用磷。然后注入被扩散形成低侧沟槽注入区206和高侧沟槽注入区207，其从沟槽的底部延伸到半导体基底200。在具有例如需要高深宽比的沟槽蚀刻的工艺中，或通过使用不需要向下蚀刻到半导体基底200的水平面的较浅沟槽蚀刻简化来工艺，基底沟槽的底部可以被注入以降低沟槽导体204、205和半导体基底200之间的电阻(增加传导)。因此，可以提供从沟槽填充204的底部至N+基底200的欧姆链接。
将要理解的是，P沟道LDMOS器件可使用与图19和20的那些相反的掺杂剂传导性形成。一般情况下，无论是N沟道LDMOS FET或是P沟道LDMOS FET都可使用任何本文所述的方法形成，其使用指定的掺杂剂传导性或其相反的传导性。
本教导的实施方式使用半导体基底背侧上的传导层提供到器件输出级的输出的连接。使用管芯的背侧与输出节点的好处、以及使输出级高侧FET和低侧FET在一个管芯上单片相结合的好处可以包括：减少封装的难题，原因在于不需要连接管芯顶部上的输出节点；降低的成本，原因在于不需要连接一根或多根接合线或铜夹子以连接输出节点，这可由本教导通过标准引线框架和传导管芯连接材料的使用来实现；将低侧FET和高侧FET互连通过消除可引起振铃、效率损失、降低的可靠性、更高的温度等的寄生电感来提高性能；以及对于比其他办法高的频率响应，可使用LDMOS器件，原因在于LDMOS器件可以实现低栅极电荷和改良的RDSON*电荷数值的优点。
实施方式因此可包括：高侧LDMOS器件，其源极连接到基底的；低侧LDMOS器件，其漏极使用同一晶片上的相同的沟槽连接到基底。高侧LDMOS器件的源极因此与低侧器件的漏极是相同的节点。
取决于工艺，本教导的实施方式可以使用最少六种掩模且多达11种掩模。这些掩模可以包括以下内容：1)形成活化区的掩模；2)形成P埋层区(其可使用沟槽在低侧和高侧器件间互相隔离)的可选掩模；3)形成用于两个器件的N漂移区的可选掩模，其在若漂移区只在由活性界定的区域中形成时可能并不被需要；4)栅极层掩模；5)可选P体掩模，其可能在硅(LOCOS)工艺的局部氧化中不被需要，其可以使用场氧化物和栅极层以阻止注入；6)可选N+掩模，其可能在LOCOS工艺中不被需要，其将使用场氧化物和栅极层以阻止注入；7)体接触掩模；8)漏极接触掩模；9)深沟槽蚀刻掩模；10)金属掩模，以及；11)可选焊盘(钝化)掩模。
示范性11掩模工艺被描绘在图21-33中。可选掩模和工艺的变化形式将被描述，使得使用不同数量的掩模的工艺可由本领域中的普通技术人员之一根据本文的描述实施。
图21描绘可以用来形成低侧FET 210和高侧FET 212的工艺中的第一阶段。图21结构包括可根据上述技术形成的N+半导体基底34和N型外延层36。图案化的第一掩模214(活化掩模)可用于对电介质层216例如氮化硅进行图案化。在电介质层216被图案化后，第一掩模214可以被去除，并且外延层38在暴露的位置被氧化，以形成非活化区位置处的场氧化物218，例如使用LOCOS工艺。应该指出的是，第一掩模214通常会在外延层38氧化之前被去除，以形成场氧化物218，然而为了解释的目的，场氧化物218和第一掩模214都被描绘在图21中。
界定活化区域的第一掩模214是可选的。如果被使用，场氧化物218将在低侧FET 210和高侧FET 212的以后的N漂移区形成。场氧化物可改善器件之间的隔离，并能降低如下所述的掩模总数。然而，场氧化物可导致不平整的表面，其可引起本领域中已知的加工复杂性。对于加工过程中活化区掩模不被使用的器件，下述方法继续。
在界定活化区后，图案化的第二掩模220(P埋层掩模)可以被形成，以界定用于低侧器件210和高侧器件212的单独P埋层区。执行P型注入形成用于低侧FET 210的P埋层222和用于高侧FET 212的P埋层224。同样的注入可以被用来形成两个P埋层222、224。
在可选实施方式中，第二掩模被省略，并且防护P埋层注入可被执行，以在外延层38内上形成连续的P埋层。如果用于低侧FET 210和高侧FET212的P埋层38、62通过基底沟槽蚀刻或沉陷注入(如下所述)被充分地隔开，那么PBL防护注入可能足够的。如果沉陷注入没有充分地相反掺杂P埋层，那么第二图案化的掩模220可以被用来形成所描绘的不连续的P埋层222、224。
下一步，如图23所示，图案化的第三掩模230(N漂移掩模)被形成，以界定N漂移区44、68。在可选工艺中，这个掩模被省略并且防护N漂移注入被执行进入外延层36的上表面。在防护N漂移实施方式中，N型区的部分将与P型P体注入被充分地相反掺杂，使得P体区域具有净P型传导性，并且因此N漂移掩模可以被省略。
图24结构包括栅极电介质240、用于低侧FET 210和高侧FET 212的图案化的晶体管栅极242、和图案化的第四掩模244(栅极掩模)。为形成图24结构，防护栅极电介质、防护栅极层和图案化的第四掩模在图23结构上形成。防护栅极层使用第四掩模被图案化，导致图24结构。
下一步，第四掩模244被去除，然后图案化的第五掩模250(P体掩模)在低侧FET 210和高侧FET 212上形成，如图25所示。执行P型注入，导致低侧FET P体区域252和高侧FET P体区域254。如果N漂移区被形成作为防护区，那么该P体注入将相反掺杂N漂移区。该第五掩模250可以使用栅极242的一部分阻止注入，并因此具有一些加工的余地。在注入P体区域252后，第五掩模250被去除，并且扩散工艺可被执行，以使P体区域252、254在晶体管栅极242下扩散。P体掩模250是可选的，并且当使用图21的场氧化物218时可能是不需要的，其与晶体管栅极一起将阻止来自N漂移区的P体注入。
随后，图案化的第六掩模260(源极掩模)可以如图26所示形成，以界定用于两个器件的N+源极区。N型注入提供用于低侧FET 210的源极区262和用于高侧FET 212的源极区264。源极掩模260是可选的，并且当使用图21的场氧化物218时可能是不需要的，其与晶体管栅极一起将阻止来自N漂移区的源极注入。在注入源极区262、264后，第六掩模被去除。
下一步，如图27所示，防护层间电介质(ILD)层270被形成，并且图案化的第七掩模272(漏极区或漏极接触掩模)被形成。ILD层270的暴露部分和栅极电介质240被蚀刻以暴露N漂移区44、68的一部分。N+注入到N漂移区44、68被执行，以提供低侧FET漏极区274和高侧FET漏极区276。在注入N+漏极区274、276后，第七掩模272被去除。
随后，图案化的第八掩模280(体接触掩模)被形成，如图28所示，其将界定到P体区域252、254的接触开口，并将使源极区262、264暴露。在形成体接触掩模280后，ILD层270的暴露部分、栅极电介质240和源极区262、264被蚀刻，以使P体区域252、254暴露。蚀刻形成所描绘的源极区262、264的垂直定向的侧壁。蚀刻可继续，以轻微地蚀刻进入P体区域252、254。此外，P型注入可在向下蚀刻未能暴露P体区域252、254的情况下执行，这将确保到P体区域252、254的P型接触。在暴露P体区域252、254之后，第八掩模被去除。
将明显的是，P体接触掩模280和漏极区掩模270的顺序可以颠倒。
在去除第八掩模后，自对准硅化物(自对准多晶硅化物)工艺根据本领域中的已知技术执行，以导致硅化物结构290、292、294、296。硅化物290被形成，以使P体区域252与低侧FET 210的源极区262电连接，以及硅化物292接触低侧FET 210的漏极区274。硅化物294被形成使高侧FET 212的P体区域254与高侧FET 212的源极区电连接，以及硅化物296接触高侧FET 212的漏极区276。
随后，图案化的第九掩模300(沉陷掩模)被形成，如图30所示。硅化物蚀刻被执行，以蚀刻任何暴露的硅化物292、294，然后N+注入按照所描述的被执行，以形成用于低侧FET 210的N+注入(掺杂)沉陷区302和用于高侧FET 212的N+注入(掺杂)沉陷区304。沉陷区302使低侧FET 210漏极区274与N+半导体基底34电耦合。沉陷区304使高侧FET 212源极区264和P体区域254与N+半导体基底34电耦合。因此，低侧FET210的漏极区274通过沉陷区302、304、半导体基底34和硅化物294与高侧FET 212的源极区264电耦合。在蚀刻裸露的硅化物292、294并注入沉陷区302、304后，沉陷掩模300被去除。
硅化物294进一步使源极区264与P体区域254电耦合。将认识到，沉陷304可在后续的加工过程中在硅化物294下扩散，由于较大的接触表面积，这将加强高侧FET源极区264和具有沉陷304的P体区域264两者之间的传导。然而，区域304的扩散不应超出源极区264的侧壁延伸，使得高侧FET 212P体区域254和沉陷304之间的接触可被保持。
此外，沉陷区302、304可以具有与图30中所描绘的实施方式不同的轮廓和/或不同的规模，。
在形成图30结构并去除沉陷掩模300后，防护金属层310和图案化的第十掩模312(金属掩模)可以被形成，如图31所示。特别是，金属层310接触硅化物290，以与低侧FET源极262和P体区域252进行电接触，并且与硅化物296接触以与高侧FET漏极276进行电接触。在形成图31结构后，执行蚀刻以去除金属层310的暴露部分，特别是金属层310在沉陷区302、304之上的部分，同时留下硅化物292、294。随后，图案化的第十掩模312被去除。
金属层310的蚀刻导致接触低侧FET 210源极区262和P体区域252的第一金属层部分320、以及接触高侧FET 212漏极区276的第二金属层部分322，如图32所示。在去除图32的金属掩模312后，防护电介质层被形成并被整平，例如使用CMP，导致了电介质324，如图32所示。
在形成图32结构后，根据已知技术，使用图案化的第十一掩模，钝化层可以被形成为图案化的。因为钝化层在本领域是众所周知的，并且因为图32中所描绘的区域通常没有任何钝化，所以钝化层和掩模没有被描绘。
通过回顾图21-32所描绘的工艺以及所附文本，将要认识到第六掩模流实施方式可以包括以下掩模层：
1)用于形成活化区的掩模。该掩模将用于制作氮化硅层的图案。P埋层区将使用MeV注入创建。可选地，P埋层可以在形成第一掩模之前使用防护注入被创建，或P埋层可以使用外延层沉积被创建。用于两种器件的N漂移区被注入到使用活化掩模打开的区域中。厚氧化物在该区域中生长，其中使用活化掩模去除氮化物。
2)栅极层掩模。栅极金属(或多晶硅)使用这种掩模被图案化。P体区域使用低能量注入被注入。在场氧化物和栅极层将从适当区域阻止P体注入时，不需要掩模。N+层使用低能量注入被注入。同样，在场氧化物和栅极层将在适当区域中阻止注入时，不需要掩模。氧化物被沉积，以覆盖栅极金属。
3)体接触掩模被用来打开体接触将被形成的区域。氧化物以及硅在暴露区域被蚀刻。硅蚀刻的深度比N+结的深度大。N+被暴露在侧壁上，并且P体区域被暴露在体接触的底部上。可选P+注入可以被执行以增加底部P区域的掺杂。
4)漏极接触掩模被用来打开用于漏极接触的区域。N+注入被执行，并且可选硅化物工艺可被用于在体接触和漏极接触区域中创建金属硅化物。
5)深沟槽蚀刻掩模被用来打开从顶面到大量掺杂N区下面的深沟槽。这种沟槽应该比P埋层深，并且优选地比所有外延层的组合厚度厚。漏极接触掩模和深沟槽蚀刻掩模的顺序可以变化。
6)金属掩模然后被用于对随后的金属化进行图案化。
还要考虑的是，不使用掩模形成活化层的工艺可被使用。这种工艺将具有改良的性能，但可能需要附加层。在这个工艺中，可以指定最低8种和最多10种掩模。用于无需活化的工艺的掩模可包括：1)注入P体区域的可选掩模，其在P体区域可使用沟槽彼此隔离时可能是不被需要的；2)界定N漂移区的掩模；3)界定栅极的掩模；4)暴露P体区域的掩模；5)界定用于源极和漏极接触的N+区的掩模；6)蚀刻P体区域的掩模；7)形成漏极接触的掩模；8)用于沟槽的掩模；9)用于金属的掩模，以及；10)可选焊盘(钝化)掩模。
另外，在一些实施方式中，用于形成P埋层的掩模可能被省略，因为无论是低侧还是高侧器件都包括P埋层。在P埋层的形成期间创建的P阱可在沟槽蚀刻期间被分开以支撑两个器件的隔离操作。在实施方式中，P埋层可以是单独的外延层，因此，省去对高能量注入的需要。
高侧LDMOS器件和低侧LDMOS器件可以在单个半导体管芯上形成，以提供功率管芯。在实施方式中，功率管芯可以连同包括电压转换器控制器电路的单独的半导体管芯封装或包装，电压转换器控制器电路与功率管芯电耦合以提供DC到DC转换器。因此，具有低侧晶体管和高侧晶体管的功率管芯与控制器电路位于相同的器件封装中。
下面描述的实施方式描绘了包括DC-DC转换器，并且进一步包括肖特基二极管的实施方式。在图56中描绘了图2的图解实施方式，其例如进一步包括与低侧FET 16集成的肖特基二极管620以提供用于该电路的肖特基二极管保护。将肖特基二极管与如下所述的低侧FET 16集成可以提供不同于外部肖特基二极管的各种优势。例如，将肖特基二极管与低侧FET集成可导致可以具有更低逆向恢复损耗的器件，导致在高开关频率(例如，大于700千赫)时实质上改善的效率。另外，根据本教导的器件可以在低侧FET和集成肖特基二极管之间具有减少的电感或没有电感。这是有利的，特别是对于700千赫或以上的开关频率的器件操作。
图33-52描绘本教导的实施方式形成功率转换器，诸如根据先前的实施方式的DC到DC功率转换器，并且进一步包括集成肖特基二极管。图33-52的实施方式可以包含具有正侧和背侧的半导体管芯。半导体管芯可以包含管芯基底，其可以包括N型外延层330和N+半导体基底332，如图33所示。N型外延层330可以具有约1E14至约1E18原子/cm3的掺杂浓度，而N+半导体基底332可具有约1E18至约1E20原子/cm3的掺杂浓度。半导体基底332的掺杂浓度会比外延层330的大。对于这个实施方式，低侧FET 334将在图33的左侧上形成，以及高侧FET 335将在图33的右侧上形成。
P埋层掩模336被形成，以及掩蔽的高能量P型注入被执行进入N型外延层330，以形成图案化的P埋层，其包括用于低侧FET 334的P埋层338和用于高侧FET 335的P埋层340。PBL 338、340可以具有范围为约1E15到1E19原子/cm3的P型掺杂剂的净最高浓度。可选实施方式可以从N+基底开始，后面是掩蔽的P型注入以形成P埋层，再后是N型外延层的生长以导致与图33中所描绘的具有类似掺杂浓度的类似的结构。这种可选序列将导致P埋层被嵌在N+基底中，向上扩散进入上覆的N外延层。
N型基底可以使用高级的锑、砷或磷(或组合)或红磷掺杂，这将导致用于较低电阻率的N型掺杂剂的更高浓度。电阻率可以是约10毫欧厘米(mΩ-cm)的锑、约2mΩ-cm的砷和约1mΩ-cm的红磷。
下一步，活化区可以使用LOCOS工艺以与参考图21所描述的类似的方式形成。然而，这种实施方式将继续而不使用LOCOS。因此，N漂移掩模342被形成并且N漂移区344、346被分别注入到低侧FET 334和高侧FET335中，如图34所示。N漂移区344、346可以具有范围为约1E14至约1E18原子/cm3的净最高掺杂浓度。
在形成N漂移区344、346后，防护栅极电介质层350诸如栅极氧化物可以生长或沉积，然后防护晶体管栅极层352如栅极金属，或者掺杂的或未掺杂的栅极多晶硅和/或栅极多晶硅化物可被形成，如图35所示。栅极掩模354被形成，然后防护晶体管栅极层352和防护栅极电介质层350被蚀刻以界定半导体管芯的电路侧上的晶体管栅极352和栅极电介质350，如图36所示。
下一步，P体掩模360可被形成，并且P型注入可被执行进入N型外延层330，以提供分别用于低侧FET 334和高侧FET 335的注入P体区域362、364。P体区域362、364分别地在P埋层338、340内形成，并且可以具有范围为约1E16至约1E18原子/cm3的净最高P型掺杂浓度。可以执行扩散，以使注入区344、346、362、364在栅极352下扩散，如图36所示。在执行时，通常在去除P体掩模360后完成扩散，为解释简单起见其将保持在图36描述中。
在此实施方式中，用于低侧FET 334的P体区域362的左边缘(参考图36)与P埋层338的左边缘一般对齐。换句话说，P体区域362的远离栅极352的边缘的边界目标在于在任意扩散后在N外延层330的表面处与P埋层338的边界相交。
如先前所描述的其他实施方式，P埋层338、340可被同时注入以提供用于低侧FET 334和高侧FET 335两者的单个注入区，N漂移区344、346、晶体管栅极352和P体区域362、364也可以。将要认识到，创建栅极352和P体区域362、364以及其他加工阶段的顺序可以互换。
在形成图36的结构并且去除P体掩模360后，源极/漏极掩模370可被形成，如图37所示。N+注入形成分别嵌在P体区域362和364内的N+源极区372、374，并形成分别嵌在N漂移区344、346内的N+漏极区376、378。通常为砷的N+掺杂注入可以被执行至范围为约1E18至约5E20原子/cm3的净最高掺杂浓度。
随后，如图38所示，体接触掩模380可被形成，以暴露图37的源极区372、374的边缘。N外延层330的蚀刻被执行，以去除源极区372、374的一部分，并且只暴露P体区域362、364，如图38所示。蚀刻使N外延层330凹进，以形成低侧FET 334P体接触区382和高侧FET 335P体接触区384。也就是说，形成P体接触区382、384的凹进的深度超出形成源极区372、374的N+掺杂硅的下限而延伸。为确保向下蚀刻的情况下到P体区域362、364的P型接触，P型注入可以与合适位置中的P体掩模380一起被执行，例如以保护外延层330的肖特基二极管区386，在外延层330中将提供肖特基二极管。在形成与图38类似的结构后，P体掩模380可以被去除。
防护层间电介质(ILD)层可例如由氧化物形成，后面是ILD掩模390。防护ILD层使用硅的选择性蚀刻进行蚀刻，这导致图39的结构，包括图案化的ILD层392。图案化的ILD层392覆盖层栅极352，而漏极区376、378、到P体区域362、364的P体接触区382、384、和N型外延层330的部分仍然未被覆盖，如图所示。在去除ILD掩模390后，N+扩散工艺可以被执行，以使N+源极372、374在栅极352下扩散，如图39所示。N+扩散也可以用来使ILD层392增加密度。可选地，N+扩散可以在沉积防护ILD层之前被执行。
在去除ILD掩模390和执行N+扩散后，自对准多晶硅化物(自对准硅化物)工艺可以被执行，导致硅化物结构400、402、404和406，如图40所示。自对准多晶硅化物工艺可以包括金属层如钛金属、钴金属或其他硅化物形成层的防护沉积，例如使用化学气相沉积(CVD)或溅射，后面是使金属层与硅反应的退火阶段，其中产生金属到硅接触。这导致自对准低阻抗硅化物层，其包括暴露的硅之上的部分400、402、404和406。金属层的任何未反应的部分被剥离，以导致与图40的类似的结构。
接触低侧FET 334的P体区域362的硅化物层400使低侧FET源极区372和P体区域362电连接在一起。这种硅化物层400也接触外延层330，使得用于低侧FET 334的肖特基二极管(如图45中的450)包括如下所述的层之间的电接触。覆盖高侧FET 335的P体区域364的硅化物层404使高侧FET源极区374和P体区域364电连接在一起。硅化物层402、406分别覆盖暴露的N+漏极区376、378，以使用随后的传导层提供低电阻漏极接触。
下一步，基底沟槽掩模410可被形成，以暴露低侧器件334的漏极区376和高侧器件334的源极区374处的一个或多个区域，如图41所示。基底沟槽蚀刻足够深，以比N型外延层330延伸更低，并且延伸到N+半导体基底332中并暴露N+半导体基底332。低侧基底沟槽412和高侧基底沟槽414被描绘在图41中。这些基底沟槽的编号不同，以强调其可以是半导体基底332和外延层330的不同位置处的不同沟槽，或可能是如前所述的两个FET之间的单个沟槽。
下一步，防护保形层如厚度为约
Figure BSA00000418815100231
至约
Figure BSA00000418815100232
例如约
Figure BSA00000418815100233
的氧化物可被形成，后面是各向异性(间隔物)蚀刻。这将提供垂直表面之上的电介质间隔物，包括基底沟槽412、414的垂直定向侧壁之上的间隔物，和开口382、384的侧壁处暴露的硅化物层之上分别的间隔物422、424。
下一步，传导层被形成以填充如图所示的P体接触区382、384，并填充基底沟槽412、414。传导层可以是钨层，或可能是多晶硅，其在原位中被掺杂为N+传导性，例如用砷或磷以使阻抗最小化。传导层的蚀刻被执行，以使传导层凹进，导致低侧基底沟槽导体430、高侧基底沟槽导体432、低侧源电极434和高侧漏电极436，如图43所示。虽然在一个实施方式中，低侧基底沟槽导体430和高侧基底沟槽导体432可在不同的沟槽中形成，并且物理上没有彼此接触，但是其可能通过N+半导体基底332电连接在一起。其他电路可在低侧FET 334和高侧FET 335之间的位置处的半导体基底332和/或外延层330上和/或内形成。
下一步，一个或多个电介质层可以被沉积和被图案化，以在低侧FET334的栅极352和基底沟槽导体430之上，并且在高侧FET 335的栅极352和基底沟槽导体432之上，形成电介质440，如图44所示。电介质440可以包括例如具有硼磷硅玻璃(BPSG)的一种或多种低温氧化物(LTO)，或具有磷硅酸玻璃(PSG)的LTO。电介质层440可在图案化之前被整平，例如使用BPSG流、化学机械抛光(CMP)、平坦凹蚀等。具有接触掩模的图案化的电介质层440可以保持低侧FET源电极434和高侧漏电极436暴露。
在此之后，金属层442、444被形成，例如使用标准钨插塞工艺或铝(例如AlCu)。传导层442提供到低侧FET 334的N+源极区372和P体区域362的源极接触。低侧FET 334的N+源极区372和传导层442之间的接触可通过硅化物层400和传导层434。传导层434是形成基底沟槽导体430、432的传导层的一部分。传导层444提供到高侧FET 335的N+漏极区378的漏极接触。高侧FET 335的N+漏极区378和传导层444之间的接触可通过硅化物层406和传导层436。传导层436是形成基底沟槽导体430、433的传导层的一部分。
传导层442可与接合线和至PGND的器件管脚引线电连接，同时传导层444可与接合线和到VIN的器件管脚引线电连接。此外，虽然传导层442、444可在单个金属工艺过程中形成，但是其相互电隔离。
为完成图44结构，背侧(即非电路侧)传导层如金属被形成，以提供背侧传导层446、448。层446、448可以提供到低侧FET 334的漏极376的漏极接触和到高侧FET 335的源极374的源极接触。背侧传导层可在形成传导层442、444的工艺过程中形成。虽然传导层446、448可在单个金属工艺过程中形成，但是例如它可能是或可能不是在半导体基底332的整个背侧(非电路侧)上的连续金属。即使传导层446、448不是在半导体基底332的整个背侧上的单个连续结构，但是传导层446、448可通过N+半导体基底332电连接在一起，它们都通过物理接触连接到N+半导体基底332。
对于图44的实施方式，低侧源电极434电接触低侧FET 334的源极区372的侧壁上的硅化物层400。同样对于低侧FET 334，沟槽导体430通过硅化物层402将N+漏极区376连接到N+半导体基底332。
此外，在高侧FET 335上，N+源极区374通过硅化物层404被电短接至P体区域364。这反过来通过沟槽导体432被短接至硅基底332。
传导层442电接触低侧LDMOS器件334的N+源极区372。该传导层442可形成被暴露在图44结构的顶面的焊盘，其在大多数功率转换器应用中可以连接到器件接地(PGND)。这种连接可以通过连接到引线框架的管脚引线的接合线进行，其适于连接到PGND。
传导层444接触高侧LDMOS器件335的N+漏极区378。传导层444可形成被暴露在图44结构的顶面的焊盘，以便允许引线接合或其他互联技术。例如，引线接合可以将传导层444连接到器件的管脚引线，其适于在功率MOSFET器件的操作过程中连接到器件电压输入(VIN)。
图45描绘本教导的各个方面。肖特基二极管450被提供在传导层400和传导层446之间。如上所述，传导层434可提供用于低侧FET 334的源极372的源电极。此外，源电极434可以用作肖特基二极管阳极。背侧传导层446可提供到低侧FET 334的漏极376的漏极接触，并且可以用作肖特基二极管阴极接触。肖特基二极管阴极可通过建立到N+基底332的欧姆连接的N型外延层330形成。
图45的肖特基二极管450提供肖特基保护和肖特基结型FET(JFET)保护。肖特基保护包括金属层400和N外延层330之间的接触。无需被理论限制，当器件在导通模式中时，肖特基保护保护该器件免受外延层330中过多的少数载流子。过多的载流子可以引起严重的逆向恢复损耗并导致故障。肖特基JFET保护包括N外延层330和P体区域362之间的结，以及P体区域362和PBL 338之间的界面，处在肖特基二极管450的附近或之内的位置。当关于层400的正电压被施加至背侧导体446、448时，耗尽层跨越P埋层338和N外延层330的结被创建。在足够高的电压时，正好在肖特基二极管450内的硅化物层400下的整个N外延层区330被耗尽，并且P体362和N外延层330的界面(结)处的电场停止增强。这导致通过P体362和N外延层330的界面处的PN结的肖特基二极管的肖特基JFET保护。如果硅化物结构400和N型外延层330之间的结处的电场被允许增强，那么过多泄漏可能会发生，其可能导致器件雪崩故障。
因此，当器件在二极管导通模式中时，肖特基保护保护不受外延层330中的过多的少数载流子损害，同时肖特基JFET保护保护不受肖特基二极管界面处的高电场损害。
外延层330和半导体基底332的部分被置于肖特基二极管阳极434和肖特基二极管阴极接触446之间。低侧FET 334的N+漏极区376通过基底沟槽导体430、432和背侧导体446、448电连接至高侧FET 335的源极区374。背侧导体446、448可与例如引线框架的管芯焊盘接触，以提供DC到DC输出级的输出节点(相位节点)。换句话说，背侧导体446、448可以提供到DC至DC功率转换器的输出级的输出的接触。由于低侧FET334在开关(即启动)期间打开，电子从低侧源极区372流至低侧漏极区376，至硅化物402，至沟槽导体430，穿过基底332，并到达背侧导体446。通过低侧器件334和高侧器件335的这种传导路径被描绘为图45中的454。
背侧导体448可与背侧导体446相连(即同一电掣位)。高侧FET 335的N+源极区374可以通过N+半导体基底332、基底沟槽导体432和硅化物层424连接到背侧导体448。
因此，低侧FET 334通过沟槽导体430、432和N+基底332连接到高侧FET 335。基底沟槽导体430、432被置于低侧FET 334的P体区域344和高侧FET 335的P体区域340之间。通过已启动(打开)的低侧FET 334的电流的流动由箭头454描绘，以及通过已启动的高侧FET 335的电流的流动由箭头454描绘。当DC至DC转换器已启动时，电流的流动从接地穿过低侧FET 334的源极区372，穿过晶体管栅极352下外延层330中的低侧FET沟道至低侧器件334的N+漏极区376，穿过硅化物402和沟槽导体430，穿过半导体基底332(其是输出节点，当输出被连接时)。高侧器件中的电流从器件448的背面流向半导体基底332，并穿过基底沟槽导体432，穿过高侧FET 335的N+源极区374，穿过已启动的高侧FET 335晶体管栅极352下外延层330内的高侧FET沟道，并流向高侧器件的N漂移区346和N+漏极区378，然后流向硅化物406和传导层436，到达覆盖高侧FET晶体管栅极352的传导层444。金属444可与器件VIN电耦合。被转换的电压可由输出节点提供，并且输出节点可以通过背侧金属446、448和半导体基底332通达。
肖特基二极管450内的箭头455描绘当低侧FET 334和高侧FET 335都关闭并且电流传导通过肖特基二极管450时的电流。
在图45的实施方式中，如在肖特基二极管450处所描绘的，肖特基二极管450包括传导层400和外延层330之间在邻近P埋层338与P体362的位置处的接触。如前所述，当关于层400的正电压被施加至背侧导体446和448时，耗尽层跨越由P体区域362和N外延层330创建的PN结而被创建。在足够高的电压时，例如在背侧传导层446和传导层442之间施加的约+5V或更高的电压时，正好在肖特基二极管阳极434下方肖特基二极管450中的整个N外延层330被耗尽，并且传导层400和N外延层330的界面处的电场停止增强。这导致通过肖特基二极管450内P体362和N外延层330的界面处提供的PN结的肖特基二极管保护。
本教导的各种附加实施方式被考虑，并可使用类似于上述那些的方法形成。其他实施方式被描绘在图46-52中，并在下面描述。
图46描绘包括低侧FET 460和高侧FET 462的器件，其具有与低侧FET 460以单元级集成的肖特基二极管463。就本公布而言，肖特基二极管“以单元级集成”是在半导体基底上和/或内形成的一个，其在FET内并邻近FET如低侧FET/或用于电压转换器的低侧FET形成。肖特基二极管可使用一个或多个FET共有的一层或多层形成，例如一个或多个沉积传导层、一个或多个硅化物层以及以一个或多个公共注入物注入的一个或多个掺杂层。
肖特基二极管463包括金属400和N型外延层330之间的接触。该器件还包括肖特基JFET保护，其包括低侧器件460的N型区330和P体区域362之间的只在位置466的PN结。该器件可以通过调节在P埋层464的注入过程中呈现的P埋层掩模(如图33中的掩模336)形成。在此实施方式中，P体区域362的一部分在P埋层464中形成，P体区域362的端部超出P埋层464的端部延伸。P体区域362和N型外延330层之间的PN结提供肖特基二极管463的JFET保护。此方法和结构可以导致FET 460、462和肖特基二极管之间的减少的电感或无电感。另外，该器件不需要精细的几何形式来形成P埋层464。换言之，PBL 464相对于P体区域362的位置不如例如图45器件那样关键，其需要P体362和P埋层338的更多的精确对准。此器件可能具有用于FET的增加的间距，例如由提供P体区域362在P埋层464以外的最小挤压产生(类似于图5中的区域532，其提供相邻的P埋层338之间的间距)。
本教导的另一实施方式描绘在图47中，其可以提供低侧器件470和高侧器件472，以及与低侧FET 470以单元级集成的肖特基二极管473，从金属400和N外延层330之间的接触。为形成图47器件，可以修改界定P埋层的掩模(例如图33的掩模336)，导致P埋层474，其超出低侧FET 471的P体区域362的端部延伸。这导致被嵌在P埋层474内的P体区域362。此外，P埋层474可被掺杂至比图45器件大的浓度并被扩散到比图45器件大的范围，导致与图47的类似的器件。图47器件的肖特基JFET保护可以包括P埋层474和N型外延区330之间的位置476处的PN结。该器件可以导致FET 470、472和肖特基二极管473之间减少的电感或无电感。在这种情况下肖特基二极管473可以被很好地保护，因为JFET保护由比P体区域362深的PBL 474提供。然而，该器件可能具有在相邻的低侧FET之间增加的距离，其可由具有增加的横向尺寸的P埋层474产生，以超出低侧FET 470P体区域362延伸。另外，这种器件可能需要用于P埋层474的精细的几何形状，这由必须控制相对于彼此界定P埋层474和P体362的掩模开口产生。
图48的器件包括低侧FET480和高侧FET481，以及与FET以晶片级集成的肖特基二极管482。肖特基保护包括金属400和N外延层330之间的接触。肖特基JFET保护包括N型外延层330和P体区域484以及P埋层483之间的位置485处的PN结。肖特基二极管482可以在任何晶片位置，并不需要在低侧FET 480的旁边。也就是说，位置485处的P埋层483和P体484并不一定是低侧FET480或高侧FET481的一部分，但可以是在低侧器件480和高侧器件481的PBL 338、340和P体362、364的注入期间被注入的独立层。肖特基二极管482可以包括两个PBL区域483和两个P体区域484，两个PBL区域483通过外延层330的掺杂区相互间隔，两个P体区域484也通过外延层330的掺杂区相互间隔。另外，硅化物400可在不同的时间形成，并且可以是FET区中硅化物层424的不同的组合。因此，每一种材料可以与其他的不同并可选自例如铂硅化物、钴硅化物、钛硅化物等，并且被定制用于正在形成的器件的期望的电特性。肖特基二极管482可通过调节用于形成P埋层掩模(即图33中的掩模336)和P体区域掩模(即图36中的掩模360)的掩模形成，以形成被描绘在肖特基二极管482处的位置485处的肖特基二极管结构。此外，金属层400、434、442可以是相同的金属层或两个或两个以上的不同层，如果需要的话，也相应增加了附加的掩模成本。该器件(即，FET 480、481)的FET部分可使用与先前的实施方式例如图45实施方式的类似工艺形成，省略肖特基器件450并导致FET 480、481，如图48所示。该器件可能具有FET 480、481和肖特基二极管482之间的比上述先前实施方式的高的电感。另外，由于将半导体基底分配给肖特基二极管482，所以面积损失可能导致具有增加的大小或者降低的密度的器件。
图49的器件包括低侧FET 490、高侧FET 491和与FET490、491以管芯级集成的肖特基二极管492。肖特基二极管492包括金属400和N外延层330之间的位置493处的接触。肖特基二极管的JFET保护包括N外延层330和P体区域494之间的半导体基底位置492处的PN结。肖特基二极管492可以包括两个P体区域494，其由外延层330的掺杂区互相间隔。FET490、491可使用与先前的实施方式例如图45实施方式的类似工艺形成，省略肖特基器件450并导致FET 490、491，如图49所示。该器件可以使用用于肖特基二极管492的不同的肖特基二极管金属，以用于改善泄漏，例如与参考图48描述的类似。该器件可能导致FET和肖特基二极管之间的较高的电感，由于将管芯区分配给肖特基二极管，所以面积损失可能导致更大的器件或具有减少的器件密度的器件。P体区域494可在低侧FET 490和高侧FET 491的P体区域362、364分别注入期间被注入。P体区域494可以独立于结构362、364，并可通过调节P体掩模例如图36中的掩模360形成。金属400、434、442可由另一种金属层代替，也相应增加了附加的掩模成本。层494可在P体区域362、364或P埋层338、464或两者兼有的注入过程中形成，或使用单独的掩模注入形成。
图50的器件包括低侧FET 500、高侧FET 502和与FET500、502以晶片级集成的肖特基二极管504。肖特基保护包括金属400和N外延层330之间的位置504处的接触。因为无P体或P埋区被注入肖特基二极管504中，所以肖特基二极管504没有净P型传导性的区域，并且没有肖特基JFET保护被提供。这种实施方式可以与图49实施方式类似，其中从肖特基二极管492省略P体注入。FET500、502可使用与先前的实施方式例如图45实施方式的类似工艺形成，省略肖特基器件450并导致FET 500、502，如图50所示。不同的肖特基二极管导体方案可以用于改善泄漏的肖特基二极管504，例如通过以一个或多个不同层代替金属层400、434、442，也相应增加了附加的掩模成本。FET 500、502和肖特基二极管504之间增加的电感可能由缺乏肖特基JFET保护产生。此外，由于将管芯区的一部分分配给肖特基二极管504，所以可能导致面积损失。
图51的器件描绘低侧FET 510、高侧FET 512和肖特基二极管513，肖特基二极管513包括沟槽导体和外延层330之间的接触。沟槽导体可以只包括沟槽填充层514，或者沟槽导体可以包括多个传导层如硅化物层516和沟槽填充层514。肖特基二极管513包括沟槽导体514、516和N外延层330之间的位置518处的接触。导体514可包括掺杂多晶硅或金属如钨，同时导体516可包括用于增强型传导的硅化物。沟槽导体514、516不提供肖特基二极管513的JFET保护。肖特基二极管513可与FET 510、512以管芯级集成。低侧FET 510和高侧FET 512可使用与先前的实施方式例如图45实施方式的类似工艺形成，省略肖特基器件450并导致FET 510、512，如图51所示。在P埋区338、340和P体区域362、364可使用未屏蔽的注入形成时，这种器件可以具有减少的掩模计数。
为形成图51的结构，肖特基二极管沟槽515可在低侧FET 510的源极侧进行蚀刻。肖特基二极管沟槽515可在外延层330内被蚀刻至恰好在P埋层338的底部的深度，或是略低于P埋层338并进入外延层330的N型掺杂中的深度。
图52的器件包括低侧FET 520、高侧FET 522和肖特基二极管523。肖特基二极管可以包括沟槽导体524和N型外延层330之间的接触，并可以与低侧FET 520以管芯级集成。肖特基二极管沟槽525可以与上述图51器件的类似方式形成。硅化物层524可使用自对准多晶硅化物工艺形成，以加强与填充肖特基二极管沟槽525的肖特基二极管沟槽导体526如掺杂多晶硅或钨的传导。肖特基二极管沟槽导体526和/或肖特基二极管硅化物层524电耦合P体区域362、P埋层338和N型外延层330。
共注入和一个或多个调节注入528可以帮助提供防卫P埋层338。在于2010年4月28日提交的题为“Integrated Guarded Schottky Diode Compatible with Trench-Gate DMOS，Structure and Method”的序列号为12/770,074的共同待决的美国实用专利申请中讨论合适的调节注入和注入区，该申请由此通过引用并入。
关于图52的结构，FET部分520、522可使用与先前的实施方式例如图45实施方式的类似工艺形成，省略肖特基二极管450并导致FET 520、522，如图52所示。如关于图51结构，在可以省略界定P埋层和P体层的掩模时，可以导致减少的掩模计数。可能导致比在一些先前实施方式中发现的高的器件泄漏。
此外，FET的P体或P埋层及其组合可提供降低肖特基二极管泄漏的JFET效应。这些优点可只使用一个专用于肖特基二极管的附加掩模实现，并可能会导致具有数目减少的离散部件的器件。将肖特基二极管与低侧FET集成，其可导致更高的RONSP，只需要使用的管芯空间中的最小增加。此外，低侧FET中的较高的漏电流可由肖特基二极管的存在产生。
图53描绘根据本教导的实施方式形成的器件。图53的器件包括彼此邻近形成的两个低侧FET 334和彼此邻近形成的两个高侧FET 335。由参考数字标记的结构和器件的操作可与参考图45描述的那些类似。肖特基二极管530提供用于两个相邻低侧FET 334的肖特基保护，并包括硅化物400和外延层330之间的接触。在形成过程中，PBL掩模336(图33)和P体掩模360(图36)内的开口应被形成，以提供相邻PBL区338和P体区域362之间的距离532，使得P型PBL区338用N型外延层相互间隔，P型P体区域362也一样。
包括如在以上各种实施方式中描述的肖特基二极管的电压转换器器件，可以与其他半导体器件如一个或多个微处理器一起连接到印刷电路板，例如到计算机主板，用于作为电子系统如个人计算机、小型机、大型机或其他电子系统的一部分。根据本教导的电子系统540的特定实施方式，被描绘在图54的框图中。电子系统540可包括电压转换器器件542，如根据本教导的一个。电压转换器器件542可以包括第一管芯(例如，功率管芯)544，其具有相同的半导体基底(即同一块半导体材料，如单个硅管芯、镓管芯等)上的至少一个低侧LDMOS FET 546和至少一个高侧LDMOS FET 548。功率管芯544可进一步包括根据上述实施方式之一的至少一个肖特基二极管549。电压转换器器件542可进一步包括第二管芯(例如控制器管芯)550，其可以包括控制器/电压调节器。电子系统可进一步包括处理器552，其可是一个或多个微处理器、微控制器、嵌入式处理器、数字信号处理器或者两个或多个上述的组合。电子系统540可进一步包括一个或多个存储器器件554，如静态随机存取存储器、动态随机存取存储器、只读存储器、闪存或者两个或多个上述的组合。其他部件556也可被包括，其将随电子器件的类型而改变。电压转换器器件542可以由电源(功率源)558通过第一功率总线562供电。电源558可能是转换的AC电源或DC电源如DC功率源或电池。处理器552可通过第二功率总线560使用由电压转换器器件542转换的电力供电。其他部件556可以通过第三功率总线568使用由电压转换器器件542转换的电力供电。存储器554可通过第四功率总线570使用由转换器器件542转换的电力供电，或在可选实施方式中，通过不同的功率管理IC组供电。因此，电子系统540可能是与电信、汽车业、半导体测试及制造装备、消费类电子产品、或者消费或工业用电子装备中的几乎任何一种相关的器件。
图55A描绘半导体器件的第一器件位置处的第一横截面，图55B描绘半导体器件的第二器件位置处的第二横截面，所述半导体器件包括根据本教导的实施方式的电压转换器。虽然电压转换器可包括根据本教导的实施方式的任一种的器件输出级，但是为清晰起见，图5A和55B的半导体器件将使用图44结构作为实施例来描述。将要理解的是，本教导的任何实施方式，或本教导的任一实施方式的变化形式，可用于参考图55A和55B所描述的实施方式。
图55A描绘低侧FET 334、高侧FET 335、肖特基二极管450、传导层442和传导层444，以及为简单解释起见没有被描绘的其他图44结构。图55A描绘半导体晶片基底组件580，其可包括图44的半导体基底332和外延层330。半导体晶片基底组件580可以连接到引线框架管芯焊盘582，例如使用传导管芯连接粘合剂584。因此，背侧传导层446(图44)通过传导管芯连接粘合剂584与引线框架管芯焊盘582电耦合。图55A进一步描绘引线框架第一引线586，其通过第一接合线558线与传导层442电耦合。引线框架第二引线590通过第二接合线592与传导层444电耦合。
在使用过程中，引线框架第一引线586可与器件接地(PGND)电耦合，以使传导层442和低侧FET 334的源极372(图44)与PGND电耦合。同样，引线框架第二引线590可与器件电压输入(VIN)电耦合，以使传导层444和高侧FET 335的漏极378与VIN电耦合。在将半导体晶片基底组件580连接到引线框架的管芯焊盘582后，该器件可以被封装在封装材料594或其他封装中。
图55B的第二横截面描绘引线框架第三引线600和引线框架第二引线602，其与引线框架管芯焊盘582连接。图55B还描绘传导管芯连接材料584。因此，传导管芯连接材料584使背侧导体446(图44)和引线框架管芯焊盘582电耦合，并使其和引线框架第一引线600和引线框架第二引线602电耦合。因为背侧导体446可提供器件的开关节点，所以开关节点可以通过引线框架引线600、602通达。
将要理解的是，一个以上的半导体管芯可以连接到图55A、55B的引线框架。例如，如图1所示，第一半导体管芯如功率管芯包括高侧FET 14和低侧FET 16，以及第二管芯12如控制器管芯，可连接到单个引线框架并被共封装以提供单个半导体器件。
参考用于DC到DC电压转换器的输出级对本教导进行了描述。将认识到，除电压转换器输出级之外，本教导也适用于其他半导体器件电路级，例如各种半导体器件驱动器级如模拟驱动器级。
尽管陈述本发明的广泛范围的数值范围和参数是近似值，但是在具体的实施例中陈述的数值尽可能准确地被报道。然而，任何数值本质上包含必然地由在各自的测试测量中发现的标准偏差产生的某些误差。此外，本文所公开的所有范围应被理解为包括其中包含的任何及所有的子范围。例如，“小于10”的范围可包括在最小值0和最大值10之间(并且包含0和10)的任何及所有的子范围，即，任何及所有的子范围具有等于或大于0的最小值和等于或小于10的最大值，例如1至5。在某些情况下，对参数所规定的数值可以采用负值。在这种情况下，被规定为“小于10”的范围的示例性值可以采用负值，例如-1、-2、-3、-10、-20、-30等。
虽然本教导已经关于一个或多个实现被示出，但是可对所示出的实施例进行变更和/或修改而不偏离所附权利要求的精神和范围。此外，虽然本发明的特定特征可只关于多个实现中的一个被描述，但是这种特征可与其他实现的一个或多个其他特征合并，如可能对任何给定或特定的功能所期望的和有利的。此外，在术语“包括(including)”、“包括(incledes)”、“具有(has)”、“具有(has)”、“具有(with)”或其变化形式用在详细描述和权利要求中的程度上，这样的术语被规定为以与术语“包括(comprising)”的类似的方式是包括端点在内的。术语“...中的至少一个”用来指可被选择的所列项目中的一个或多个。另外，在本文的讨论和权利要求中，关于两种材料(一个在另一个上)使用的术语“在...上”意指材料之间至少有一些接触，而“在...之上”意指材料接近，但可能有一个或多个另外的介入材料，使得接触是可能的，但不是必需的。“在...上”和“在...之上”都不暗示任何方向性，如本文所使用的。术语“共形的”描述涂层材料，其中下层材料的角度由共形材料保持。术语“大约”表示所列的值可能有些改变，只要改变对所示出的实施方式并不导致工艺或结构的不一致。最后，“示范性的”表示描述被用作实施例，而不是暗示它是理想的。从本文所公开的本发明的说明书和实践的考虑中，本发明的其他实施方式对本领域的技术人员来说将是明显的。意图是说明书和实施例只被视为示范的，本发明的真正范围和精神由下面的权利要求表示。
如在本申请中使用的相对位置的术语基于平行于晶片或基底的常规平面或工作表面的平面来定义，而不考虑晶片或基底的取向。如在本申请中使用的术语“水平的”或“横向的”被定义为平行于晶片或基底的常规平面或工作表面的平面，而不考虑晶片或基底的取向。术语“纵向的”是指垂直于水平面的方向。术语如“在...上”、“侧”(如在“侧壁”中的)、“更高”、“更低”、“在...之上”、“顶部”和“在...下”关于在晶片或基底的顶面上的常规平面或工作表面来定义，而不考虑晶片或基底的取向。

Claims (27)

1.一种半导体器件电路级，包括：
半导体管芯，其包括至少一个半导体层、电路侧和非电路侧；
高侧横向扩散金属氧化物半导体(LDMOS)场效应晶体管(FET)，其在所述半导体管芯的所述电路侧上；
所述高侧LDMOS FET的源极区和漏极区；
低侧LDMOS FET，其在所述半导体管芯的所述电路侧上；
所述低侧LDMOS FET的在所述半导体层内的源极区；
所述低侧LDMOS FET的漏极区，其中，所述低侧LDMOS FET的所述漏极区与所述高侧LDMOS FET的所述源极区电耦合；
所述低侧LDMOS FET的在所述半导体层内的体区域；
输出节点，其与所述高侧LDMOS FET的所述源极区和所述低侧LDMOS FET的所述漏极区电耦合；
所述半导体层之上的传导层，所述传导层与所述低侧LDMOS FET的所述体区域电耦合并与所述低侧LDMOS FET的所述源极区电耦合；以及
至少一个肖特基二极管，其包括所述传导层和所述半导体层的掺杂区之间的接触。
2.如权利要求1所述的半导体器件电路级，还包括：
所述低侧LDMOS FET的所述体区域包括净第一类型传导性；
所述半导体层的所述掺杂区包括与所述第一类型传导性相对的净第二类型传导性；以及
所述低侧LDMOS FET的所述体区域和所述半导体层的所述掺杂区之间的结，所述结提供用于所述肖特基二极管的结型FET(JFET)保护。
3.如权利要求2所述的半导体器件电路级，还包括：
所述低侧LDMOS FET的埋层；
所述埋层被掺杂为所述净第一类型传导性；
所述体区域在所述埋层内；以及
所述体区域的边缘与所述埋层的边缘一般对齐。
4.如权利要求3所述的半导体器件电路级，其中，所述埋层是第一埋层并且所述体区域是第一体区域，所述半导体器件电路级还包括：
第二埋层，其通过所述半导体层的所述掺杂区与所述第一埋层隔开；以及
第二体区域，其通过所述半导体层的所述掺杂区与所述第一体区域隔开。
5.如权利要求2所述的半导体器件电路级，其中，所述体区域是第一体区域，所述半导体器件电路级还包括：
第二体区域，其通过所述半导体层的所述掺杂区与所述第一体区域隔开。
6.如权利要求2所述的半导体器件电路级，还包括：
所述低侧LDMOS FET的埋层；
所述埋层被掺杂为所述净第一类型传导性；
所述体区域的部分在所述埋层内；以及
所述体区域的端部延伸超出所述埋层的端部。
7.如权利要求2所述的半导体器件电路级，还包括：
所述低侧LDMOS FET的埋层；
所述体区域被嵌入所述埋层中。
8.如权利要求1所述的半导体器件电路级，还包括：
所述低侧LDMOS FET的埋层包括净第一类型传导性；
所述低侧LDMOS FET的所述体区域包括所述净第一类型传导性；
所述半导体层的所述掺杂区包括与所述第一类型传导性相对的净第二类型传导性；以及
所述肖特基二极管没有所述净第一类型传导性的区域。
9.如权利要求1所述的半导体器件电路级，其中，所述传导层还包括在所述半导体层中的沟槽内的沟槽导体。
10.如权利要求9所述的半导体器件电路级，其中，所述沟槽导体包括硅化物层和金属层。
11.如权利要求9所述的半导体器件电路级，还包括：
与所述沟槽导体电耦合的所述半导体层内的调节注入。
12.如权利要求1所述的半导体器件电路级，还包括：
引线框架第一引线，其与所述低侧LDMOS FET的所述源极区电耦合；
引线框架第二引线，其与所述高侧LDMOS FET的所述漏极区电耦合；以及
引线框架第三引线，其与所述半导体管芯的所述非电路侧电耦合。
13.如权利要求12所述的半导体器件电路级，其中，在所述半导体器件电路级的操作过程中：
所述引线框架第一引线与器件接地电耦合；以及
所述引线框架第二引线与器件电压输入电耦合。
14.一种半导体器件电路级，包括：
半导体管芯，包括：
单个半导体基底，其包括至少一个半导体层；
低侧晶体管，其在所述单个半导体基底之上并包括在所述半导体层内的源极区、在所述半导体层内的漏极区、在所述半导体层内的体区域、和晶体管栅极；
高侧晶体管，其在所述单个半导体基底之上并包括在所述半导体层内的源极区、在所述半导体层内的漏极区、和晶体管栅极；
第一传导结构，其在所述半导体管芯内并被置于所述低侧晶体管的所述漏极区和所述高侧晶体管的所述源极区之间，其中，所述传导结构与所述半导体基底、与所述低侧晶体管的所述漏极区、以及与所述高侧晶体管的所述源极区电耦合；
所述低侧晶体管的所述漏极区通过至少所述第一传导结构与所述高侧晶体管的所述源极区电耦合；
所述高侧晶体管的所述漏极区与器件电压输入(VIN)管脚引线电连接；
所述低侧晶体管的所述源极区与器件接地(PGND)管脚引线电连接；以及
第二传导结构，其在所述半导体管芯内，所述第二传导结构使所述低侧晶体管的所述体区域和所述低侧晶体管的所述源极区电耦合；以及
至少一个肖特基二极管，其包括所述第二传导结构和所述半导体层之间的接触。
15.如权利要求14所述的半导体器件电路级，还包括：
所述低侧晶体管的所述体区域被掺杂为净第一类型传导性；
所述半导体层包括被掺杂为与所述第一类型传导性相对的净第二类型传导性的区域；以及
所述低侧晶体管的所述体区域和被掺杂为所述净第二类型传导性的所述半导体层区域之间的结，所述结提供用于所述肖特基二极管的结型FET(JFET)保护。
16.如权利要求15所述的半导体器件电路级，还包括：
所述低侧晶体管的埋层；
所述埋层被掺杂为所述净第一类型传导性；
所述体区域在所述埋层内；以及
所述体区域的边缘与所述埋层的边缘一般对齐。
17.如权利要求15所述的半导体器件电路级，还包括：
所述低侧晶体管的埋层；
所述埋层被掺杂为所述净第一类型传导性；
所述体区域的部分在所述埋层内；以及
所述体区域的端部延伸超出所述埋层的端部。
18.一种电子系统，包括：
电压转换器，包括：
第一半导体管芯，其包括电压转换器控制器电路；
第二半导体管芯，其包括至少一个半导体层、电路侧和非电路侧；
高侧横向扩散金属氧化物半导体(LDMOS)场效应晶体管(FET)，其在所述第二半导体管芯的所述电路侧上；
所述高侧LDMOS FET的源极区；
低侧LDMOS FET，其在所述第二半导体管芯的所述电路侧上；
所述低侧LDMOS FET的漏极区，该漏极区与所述高侧LDMOSFET的所述源极区电耦合；
所述低侧LDMOS FET的在所述半导体层内的源极区；
所述低侧LDMOS FET的在所述半导体层内的体区域；
所述电路级的输出节点，该输出节点与所述高侧LDMOS FET的所述源极区和所述低侧LDMOS FET的所述漏极区电耦合；
传导层，其在所述半导体层之上，所述传导层与所述低侧LDMOSFET的所述体区域电耦合并与所述低侧LDMOS FET的所述源极区电耦合；以及
至少一个肖特基二极管，其包括所述传导层和所述半导体层之间的接触；
电源，其通过第一功率总线给所述电压转换器器件供电；
处理器，其通过第二功率总线与所述电压转换器器件电耦合；以及
存储器，其通过数据总线耦合到所述处理器。
19.一种用于形成半导体器件电路级的方法，包括：
使传导层形成在半导体管芯的半导体基底之上，其中：
形成所述传导层使低侧横向扩散金属氧化物半导体(LDMOS)场效应晶体管(FET)的源极区与所述LDMOS FET的体区域电耦合，以及
形成所述传导层使所述传导层与所述半导体基底的掺杂区电接触，其中，肖特基二极管包括所述传导层与所述半导体基底的所述掺杂区之间的电接触；
使所述低侧LDMOS FET的漏极区与高侧LDMOS FET的源极区电耦合；
使所述低侧LDMOS FET的所述源极区与器件接地管脚引线电耦合；以及
使高侧LDMOS FET的漏极区与器件电压输入管脚引线电耦合。
20.一种用于形成半导体器件电路级的方法，包括：
将用于低侧晶体管的源极区注入到单个半导体基底中；
将用于所述低侧晶体管的漏极区注入到所述单个半导体基底中；
将用于所述低侧晶体管的体区域注入到所述单个半导体基底中；以及
蚀刻栅极层以在所述单个半导体基底之上形成低侧晶体管栅极；
将用于高侧晶体管的源极区注入到所述单个半导体基底中；
将用于所述高侧晶体管的漏极区注入到所述单个半导体基底中；以及
蚀刻所述栅极层以在所述单个半导体基底之上形成高侧晶体管栅极；
在所述低侧晶体管漏极区和所述高侧晶体管源极区之间形成传导结构，其中，所述传导结构通过所述传导结构和所述单个半导体基底之间的接触与所述单个半导体基底电耦合；
形成第一传导层，所述第一传导层使所述传导结构与所述低侧晶体管的所述漏极区电耦合；
形成第二传导层，所述第二传导层使所述低侧晶体管的所述漏极区与所述高侧晶体管的所述源极区电耦合；以及
在所述单个半导体层之上形成第三传导层，所述第三传导层使所述低侧晶体管的所述体区域与所述低侧晶体管的所述源极区电耦合，
其中，至少一个肖特基二极管包括所述第三传导层和所述单个半导体基底之间的接触。
21.如权利要求20所述的方法，还包括：
将所述低侧晶体管的所述体区域注入为净第一类型传导性；以及
将所述半导体层的一区域注入为与所述第一类型传导性相对的净第二类型传导性，其中
所述低侧晶体管的所述体区域和所述半导体层的被掺杂为所述净第二类型传导性的所述区域之间的结，所述结提供用于所述肖特基二极管的结型FET(JFET)保护。
22.如权利要求21所述的方法，还包括：
将所述低侧晶体管的埋层注入到所述半导体层中为所述净所述第一类型传导性；
所述体区域的所述注入在所述埋层内形成所述体区域；以及
使所述埋层和所述体区域扩散，使得在所述扩散之后，所述体区域的边缘与所述埋层的边缘一般对齐。
23.如权利要求22所述的方法，还包括：
将所述低侧晶体管的埋层注入为所述净第一类型传导性；
所述体区域的所述注入在所述埋层内形成所述体区域的部分；以及
所述体区域的所述注入形成所述体区域的端部，所述体区域的端部延伸超出所述埋层的端部。
24.如权利要求20所述的方法，还包括：
使引线框架第一引线电耦合到所述低侧LDMOS FET的所述源极区；
使引线框架第二引线电耦合到所述高侧LDMOS FET的所述漏极区；以及
将所述半导体管芯的所述非电路侧连接到引线框架管芯焊盘，以使所述电路级的输出电耦合到引线框架第三引线。
25.如权利要求20所述的方法，还包括：
在所述低侧晶体管漏极区和所述高侧晶体管源极区之间形成所述传导结构包括将沉陷区注入到所述单个半导体基底中。
26.如权利要求20所述的方法，还包括：
在所述低侧晶体管漏极区和所述高侧晶体管源极区之间形成使述传导结构包括蚀刻沟槽到所述单个半导体基底中并在所述沟槽内形成沟槽导体。
27.一种用于形成半导体器件电路级的方法，包括：
使用包括以下内容的方法形成低侧晶体管：
将用于所述低侧晶体管的源极区注入到单个半导体基底中；
将用于所述低侧晶体管的漏极区注入到所述单个半导体基底中；
将用于所述低侧晶体管的体区域注入到所述单个半导体基底中；以及
蚀刻栅极层以在所述单个半导体基底之上形成低侧晶体管栅极；
使用包括以下内容的方法形成高侧晶体管：
将用于所述高侧晶体管的源极区注入到所述单个半导体基底中；
将用于所述高侧晶体管的漏极区注入到所述单个半导体基底中；以及
蚀刻所述栅极层以在所述单个半导体基底之上形成高侧晶体管栅极；
使用包括下列内容之一的方法在所述低侧晶体管漏极区和所述高侧晶体管源极区之间形成传导结构：
将沉陷区注入到所述单个半导体基底中；或
蚀刻沟槽到所述单个半导体基底中并在所述沟槽内形成沟槽导体，
其中，所述传导结构通过所述传导结构和所述单个半导体基底之间的接触与所述单个半导体基底电耦合；
形成第一传导层，所述第一传导层使所述传导结构与所述低侧晶体管的所述漏极区电耦合；
形成第二传导层，所述第二传导层使所述低侧晶体管的所述漏极区与所述高侧晶体管的所述源极区电耦合；
蚀刻到所述单个半导体基底中并穿过所述低侧晶体管的所述源极区；
蚀刻到所述单个半导体基底中并进入所述低侧晶体管的所述体区域，以在所述单个半导体基底中形成肖特基二极管沟槽；以及
在所述肖特基二极管沟槽内形成肖特基二极管沟槽导体，其中，所述肖特基二极管沟槽导体将所述低侧晶体管的所述体区域电耦合到所述低侧晶体管的所述源极区，
其中，至少一个肖特基二极管包括在所述第三传导层和所述单个半导体基底之间的接触。
CN2010106247207A 2009-12-30 2010-12-29 具有肖特基器件的电压转换器及包括其的系统 Pending CN102169880A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US29110709P 2009-12-30 2009-12-30
US61/291,107 2009-12-30
US12/898,664 US20110156682A1 (en) 2009-12-30 2010-10-05 Voltage converter with integrated schottky device and systems including same
US12/898,664 2010-10-05

Publications (1)

Publication Number Publication Date
CN102169880A true CN102169880A (zh) 2011-08-31

Family

ID=43971462

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2010106247207A Pending CN102169880A (zh) 2009-12-30 2010-12-29 具有肖特基器件的电压转换器及包括其的系统

Country Status (5)

Country Link
US (1) US20110156682A1 (zh)
EP (1) EP2341538A3 (zh)
KR (1) KR20110079551A (zh)
CN (1) CN102169880A (zh)
TW (1) TW201145496A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103871881A (zh) * 2012-12-14 2014-06-18 上海华虹宏力半导体制造有限公司 P型ldmos器件的沟槽及制作方法
CN113410226A (zh) * 2021-06-18 2021-09-17 苏州华太电子技术有限公司 一种集成功率级及其自校准的输出电流检测方法

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1396332B1 (it) 2009-10-02 2012-11-16 St Microelectronics Srl Schieramento di fotodiodi per rilevazione di immagini a due terminali uscita di dati multiplati e procedimento di fabbricazione.
US20110121387A1 (en) * 2009-11-23 2011-05-26 Francois Hebert Integrated guarded schottky diode compatible with trench-gate dmos, structure and method
US20110156810A1 (en) * 2009-12-30 2011-06-30 Intersil Americas Inc. Integrated dmos and schottky
US8492225B2 (en) * 2009-12-30 2013-07-23 Intersil Americas Inc. Integrated trench guarded schottky diode compatible with powerdie, structure and method
US9231120B2 (en) 2012-06-29 2016-01-05 Freescale Semiconductor, Inc. Schottky diode with leakage current control structures
CN103632974B (zh) * 2012-08-24 2016-04-13 上海华虹宏力半导体制造有限公司 P型ldmos表面沟道器件提高面内均匀性的制造方法
US9219138B2 (en) * 2012-10-05 2015-12-22 Semiconductor Components Industries, Llc Semiconductor device having localized charge balance structure and method
KR101565303B1 (ko) 2012-11-27 2015-11-03 주식회사 엘지화학 수열 합성 장치 및 이를 사용한 양극 활물질의 제조방법
US8809948B1 (en) * 2012-12-21 2014-08-19 Alpha And Omega Semiconductor Incorporated Device structure and methods of making high density MOSFETs for load switch and DC-DC applications
US8951867B2 (en) 2012-12-21 2015-02-10 Alpha And Omega Semiconductor Incorporated High density trench-based power MOSFETs with self-aligned active contacts and method for making such devices
US8753935B1 (en) 2012-12-21 2014-06-17 Alpha And Omega Semiconductor Incorporated High frequency switching MOSFETs with low output capacitance using a depletable P-shield
US10629723B2 (en) * 2012-12-28 2020-04-21 Texas Instruments Incorporated Schottky power MOSFET
US9105494B2 (en) 2013-02-25 2015-08-11 Alpha and Omega Semiconductors, Incorporated Termination trench for power MOSFET applications
US9070562B2 (en) 2013-03-11 2015-06-30 Semiconductor Components Industries, Llc Circuit including a switching element, a rectifying element, and a charge storage element
US8928050B2 (en) 2013-03-11 2015-01-06 Semiconductor Components Industries, Llc Electronic device including a schottky contact
US9806158B2 (en) * 2013-08-01 2017-10-31 Taiwan Semiconductor Manufacturing Co., Ltd. HEMT-compatible lateral rectifier structure
US9263436B2 (en) * 2014-04-30 2016-02-16 Vanguard International Semiconductor Corporation Semiconductor device and method for fabricating the same
JP6300638B2 (ja) * 2014-05-26 2018-03-28 ルネサスエレクトロニクス株式会社 半導体装置
US10784372B2 (en) * 2015-04-03 2020-09-22 Magnachip Semiconductor, Ltd. Semiconductor device with high voltage field effect transistor and junction field effect transistor
KR101975630B1 (ko) * 2015-04-03 2019-08-29 매그나칩 반도체 유한회사 접합 트랜지스터와 고전압 트랜지스터 구조를 포함한 반도체 소자 및 그 제조 방법
US9768247B1 (en) 2016-05-06 2017-09-19 Semiconductor Components Industries, Llc Semiconductor device having improved superjunction trench structure and method of manufacture
US20180097073A1 (en) * 2016-10-03 2018-04-05 Flosfia Inc. Semiconductor device and semiconductor system including semiconductor device
TWI608592B (zh) 2017-01-25 2017-12-11 新唐科技股份有限公司 半導體裝置
US10475787B2 (en) * 2017-11-17 2019-11-12 Littelfuse, Inc. Asymmetric transient voltage suppressor device and methods for formation
US10446677B2 (en) * 2018-03-16 2019-10-15 Vanguard International Semiconductor Corporation Semiconductor structures and method for fabricating the same
US10438900B1 (en) * 2018-03-29 2019-10-08 Alpha And Omega Semiconductor (Cayman) Ltd. HV converter with reduced EMI
US11152505B2 (en) * 2018-06-28 2021-10-19 Texas Instruments Incorporated Drain extended transistor
TWI668838B (zh) * 2019-01-08 2019-08-11 立錡科技股份有限公司 高壓元件及其製造方法
TWI846560B (zh) * 2023-08-08 2024-06-21 新唐科技股份有限公司 封裝結構

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020000566A1 (en) * 2000-05-30 2002-01-03 Jenoe Tihanyi Semiconductor switching element with integrated schottky diode and process for producing the switching element and diode
US20060231904A1 (en) * 2005-04-18 2006-10-19 Kocon Christopher B Monolithically-integrated buck converter
US20090014791A1 (en) * 2007-07-11 2009-01-15 Great Wall Semiconductor Corporation Lateral Power MOSFET With Integrated Schottky Diode
JP2009124052A (ja) * 2007-11-16 2009-06-04 Denso Corp Ｄｃ−ｄｃコンバータ

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5365102A (en) * 1993-07-06 1994-11-15 North Carolina State University Schottky barrier rectifier with MOS trench
JP3172642B2 (ja) * 1994-11-01 2001-06-04 シャープ株式会社 半導体装置
US5973367A (en) * 1995-10-13 1999-10-26 Siliconix Incorporated Multiple gated MOSFET for use in DC-DC converter
US6998678B2 (en) * 2001-05-17 2006-02-14 Infineon Technologies Ag Semiconductor arrangement with a MOS-transistor and a parallel Schottky-diode
JP4097417B2 (ja) * 2001-10-26 2008-06-11 株式会社ルネサステクノロジ 半導体装置
US7163856B2 (en) * 2003-11-13 2007-01-16 Volterra Semiconductor Corporation Method of fabricating a lateral double-diffused mosfet (LDMOS) transistor and a conventional CMOS transistor
US8283723B2 (en) * 2005-02-11 2012-10-09 Alpha & Omega Semiconductor Limited MOS device with low injection diode
US7285822B2 (en) * 2005-02-11 2007-10-23 Alpha & Omega Semiconductor, Inc. Power MOS device
GB0520909D0 (en) * 2005-10-14 2005-11-23 Eco Semiconductors Ltd Power semiconductor devices
US7554154B2 (en) * 2006-07-28 2009-06-30 Alpha Omega Semiconductor, Ltd. Bottom source LDMOSFET structure and method
US20080246082A1 (en) * 2007-04-04 2008-10-09 Force-Mos Technology Corporation Trenched mosfets with embedded schottky in the same cell
US7750426B2 (en) * 2007-05-30 2010-07-06 Intersil Americas, Inc. Junction barrier Schottky diode with dual silicides
US7700977B2 (en) * 2007-06-21 2010-04-20 Intersil Americas Inc. Integrated circuit with a subsurface diode
KR101361788B1 (ko) * 2008-02-25 2014-02-21 알제이에스 테크놀로지, 인코포레이티드 높은 동적 범위 이미지 센서 센서티브 어레이 시스템 및 방법
US8022474B2 (en) * 2008-09-30 2011-09-20 Infineon Technologies Austria Ag Semiconductor device
US8168490B2 (en) * 2008-12-23 2012-05-01 Intersil Americas, Inc. Co-packaging approach for power converters based on planar devices, structure and method
US8362552B2 (en) * 2008-12-23 2013-01-29 Alpha And Omega Semiconductor Incorporated MOSFET device with reduced breakdown voltage
US8193583B2 (en) * 2009-04-29 2012-06-05 Intersil Americas, Inc. Monolithic output stage with vertical high-side PMOS and vertical low-side NMOS interconnected using buried metal, structure and method
US20110121387A1 (en) * 2009-11-23 2011-05-26 Francois Hebert Integrated guarded schottky diode compatible with trench-gate dmos, structure and method
US8362555B2 (en) * 2009-11-24 2013-01-29 Intersil Americas Inc. Voltage converter and systems including same
US8492225B2 (en) * 2009-12-30 2013-07-23 Intersil Americas Inc. Integrated trench guarded schottky diode compatible with powerdie, structure and method
US20110156810A1 (en) * 2009-12-30 2011-06-30 Intersil Americas Inc. Integrated dmos and schottky

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020000566A1 (en) * 2000-05-30 2002-01-03 Jenoe Tihanyi Semiconductor switching element with integrated schottky diode and process for producing the switching element and diode
US20060231904A1 (en) * 2005-04-18 2006-10-19 Kocon Christopher B Monolithically-integrated buck converter
US20090014791A1 (en) * 2007-07-11 2009-01-15 Great Wall Semiconductor Corporation Lateral Power MOSFET With Integrated Schottky Diode
JP2009124052A (ja) * 2007-11-16 2009-06-04 Denso Corp Ｄｃ−ｄｃコンバータ

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103871881A (zh) * 2012-12-14 2014-06-18 上海华虹宏力半导体制造有限公司 P型ldmos器件的沟槽及制作方法
CN103871881B (zh) * 2012-12-14 2017-04-05 上海华虹宏力半导体制造有限公司 P型ldmos器件的沟槽及制作方法
CN113410226A (zh) * 2021-06-18 2021-09-17 苏州华太电子技术有限公司 一种集成功率级及其自校准的输出电流检测方法

Also Published As

Publication number Publication date
EP2341538A3 (en) 2013-02-27
TW201145496A (en) 2011-12-16
KR20110079551A (ko) 2011-07-07
US20110156682A1 (en) 2011-06-30
EP2341538A2 (en) 2011-07-06

Similar Documents

Publication Publication Date Title
CN102169880A (zh) 具有肖特基器件的电压转换器及包括其的系统
CN102184920B (zh) 电压转换器及包括电压转换器的系统
CN103329268B (zh) 半导体器件及制造其的方法
CN103531631B (zh) 带有通过电阻器电路互联的载流区域和隔离结构的半导体器件和驱动电路、及其制作方法
US6885061B2 (en) Semiconductor device and a method of manufacturing the same
CN102376765B (zh) 半导体器件及其制作方法
TWI623083B (zh) 於共同基板上之功率裝置整合
CN101393916B (zh) 形成高电容二极管的方法及其结构
US8492225B2 (en) Integrated trench guarded schottky diode compatible with powerdie, structure and method
US20200020798A1 (en) Power mosfet with an integrated pseudo-schottky diode in source contact trench
CN101807543A (zh) 使用沟槽栅低压和ldmos高压mosfet的单管芯输出功率级、结构和方法
EP3007231B1 (en) Semiconductor device
CN108630665A (zh) 功率半导体器件
CN104599971B (zh) 用于制造竖直半导体器件的方法和竖直半导体器件
US20130056821A1 (en) Trenched power semiconductor device and fabrication method thereof
US6914270B2 (en) IGBT with PN insulation and production method
CN111370479A (zh) 沟槽栅功率器件及其制造方法
CN109346508B (zh) 具有电流路径方向控制功能的半导体结构
CN102867848A (zh) 沟槽式功率半导体元件及其制造方法
EP4432359A1 (en) Semiconductor die with a vertical device
JP2008172006A (ja) 半導体装置
JP2000315792A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20110831